KR19980063791A - 웰 격리 바이폴라 트랜지스터 - Google Patents
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Abstract
본 발명은 가로형 웰 격리 바이폴라 트랜지스터를 포함하는 집적 회로에 관한 것이다. 상기 절연웰의 상측 내부의 제 1 주변부는 베이스 접점 영역을 형성하도록 중공되고, 트랜지스터 베이스 도전형의 폴리실리콘으로 채워진다. 상기 절연웰의 상측 내부의 제 2 주변부는 에미터 접점 영역을 형성하도록 중공되고, 트랜지스터 에미터 도전형의 폴리실리콘으로 채워진다.
Description
본 발명은 집적 회로의 제조 분야에 관련된 것이다.
특히, 집적회로 분야에서, 주요 소자들은 서로 다른 것으로부터 분리되어야 하고, 다소 횡적으로 격리되어야 한다. 이러한 결과에 도달하기 위한 최근의 기술은, 다양한 주요 소자들이 열 성장(thermal growth)에 의해 형성된 두꺼운 산화물층에 의해 서로로부터 분리되는, 이른바 LOCOS 기술이라 불리우는 것이다. 이를 향상시키려는 다른 기술은, BOX 기술이라 불리우는, 이른바 웰 격리(isolation) 기술이라 불려지는 것이다. BOX 기술에서, 주요 소자들간의 간격은, 단결정 실리콘 웨이퍼의 상측 표면으로 비등방성 에칭에 의해 홈이 파여지고, 절연물, 통상적으로, 실리콘 산화물로 채워진 트렌치들로 형성되는데, 상기 상측 표면은 다양한 기술, 예를 들어앞서 형성된 질화물층상에서의 정지(stop)에 따른 화학적-기계적 연마(CMP; Chem-Mech Polishing) 기술에 의해 평탄화된다.
본 발명은 주요 소자들 사이의 격리에 관한 상기 화학적-기계적 연마 기술을 사용하는 집적 회로에 관한 것이다.
특히, 스트레이(stray) 커패시턴스의 감소와 그에 따른 트랜지스터의 동작 속도에 관련하여 최적의 성능을 가진 바이폴라 트랜지스터를 구현하는데 있다.
본 발명의 다른 목적은 액세스 저항이 감소된 바이폴라 트랜지스터를 획득하는 것이다.
본 발명의 다른 목적은 가능한한 최소형의 바이폴라 트랜지스터를 획득하는 것이다.
본 발명의 다른 목적은 집적 회로 제조 분야에서 일반적으로 사용되는 기술에 의해 이러한 바이폴라 트랜지스터를 구현하는 것이다.
도 1은 일반적인 구조를 가진 바이폴라 웰 격리 트랜지스터의 단면도를 간략하게 도시한 도면.
도 2는 도 1에 도시된 구조의 상부도의 일예를 도시한 도면.
도 3 내지 도 6은 본 발명의 실시예에 따른 바이폴라 웰 격리 트랜지스터의 연속적인 제조 단계를 표현한 단면도를 간략하게 도시한 도면.
도 7은 도 6에 도시된 구조를 정의하기 위해 사용된 마스크의 일예를 도시한 도면.
이와 같은 목적을 달성하기 위하여, 본 발명은 웰에 의해 횡으로 격리된 바이폴라 트랜지스터를 제공하는 것으로서, 절연웰의 상측 내부의 제 1 주변부는 중공(中空)되고, 트랜지스터 베이스 도전형의 폴리실리콘으로 채워지며, 절연웰의 상측 내부의 제 2 주변부는 중공되고, 트랜지스터 에미터 도전형의 폴리실리콘으로 채워진다.
본 발명의 실시예에 따르면, SiGe-형 물질층이 아일랜드와 트랜지스터 에미터 도전형인 상기 폴리실리콘 사이의 인터페이스에서 형성된다.
또한, 본 발명은 바이폴라 트랜지스터의 제조 방법을 제공하는 것으로서, 절연물로 채워진 웰로 둘러싸인 제 1 도전형의 에피텍셜층의 아일랜드를 형성하는 단계, 중공부를 형성하도록 에피텍셜층에 대해 선택적인 비등방성 에칭 방식으로 상기 웰의 상측 내부 주변의 최소한 일부분을 에칭하는 단계, 제 2 도전형의 폴리실리콘으로 상기 중공부를 채우는 단계, 상기 폴리실리콘의 상측 표면을 상기 아일랜드의 상측 표면과 동일한 레벨로 만드는 단계, 제 2 도전형의 베이스 주입제를 수행하는 단계, 및 상기 중공부에 대해 시프트된 방식으로 아일랜드의 일부분위에 제 1 도전형의 폴리실리콘의 제 2 층을 증착하는 단계를 포함한다.
본 발명의 실시예에 따르면, 절연물로 채워진 웰로 둘러싸인 제 1 도전형의 에피텍셜층의 아일랜드를 형성하는 단계, 제 1 중공부를 형성하도록 상기 웰의 상측 내부의 제 1 주변부를 에칭하는 단계, 제 2 도전형의 폴리실리콘으로 상기 제 1 중공부를 채우는 단계, 상기 제 2 도전형의 베이스 주입제를 수행하는 단계, 제 2 중공부를 형성하도록 상기 산화물 웰의 상측 내부의 제 2 주변부를 에칭하는 단계, 및 상기 제 1 도전형의 폴리실리콘으로 상기 제 2 중공부를 채우는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법을 제공한다.
본 발명의 실시예에 따르면, 상기 방법은 상기 폴리실리콘 영역의 외형 표면을 실리사이드 하는 단계를 포함한다.
이와 같은 본 발명의 목적, 특성, 및 잇점은 다음의 특정 실시예에서 첨부한 도면을 참조하여 상세히 토의될 것이며, 이에 제한되지 않는다.
상기 다양한 도면, 특히 단면도에서는, 반도체 소자들을 표현하는 부분에서 대개 그렇 듯, 여러 치수들이 비례적으로 도시되지 않았다.
도 1은 일반적인 구조를 가진 NPN-형 바이폴라 웰 격리 트랜지스터의 일예를 보여준다.
상기 트랜지스터는 N-형 에피텍셜층(2)의 아일랜드에서 형성되는데, 이는 P-형 단결정 실리콘 웨이퍼(3)위에 형성된 것이다. N+ -형 매립층(4) 이 상기 에피텍셜층과 기판 사이의 인터페이스에서 형성되고, 특히 아일랜드(1)의 아래에 확장된다. 상기 아일랜드(1)는 전체적으로 둘러싸고 있는 실리콘 산화물로 채워진 트렌치(5)에 의해 횡으로 한정된다. 상기 도면에서, 트렌치(5)는 매립층(4)의 상측 표면으로 확장된다. 이것은 경미하게 더 깊을 수도 혹은 더 얕을 수도 있다. 그러나, 이후에 보여지는 바와 같이, 이것은 매립층(4)을 통하여 완전히 실행되어서는 안되고, 대신 콜렉터와 연결되지 않을 수는 없다. P+ -형 매립층(6)은 아일랜드(1)의 측면 격리를 수행하는 웰(5)의 위치 아래에 형성된다.
아일랜드(1)는 NPN 트랜지스터의 콜렉터를 형성하고, 매립층(4)은 이것의 콜렉터 접점 복구(recovery) 영역을 형성한다. 아일랜드(1)의 상측 부분에 P-형 베이스 영역(7)이 형성되고, 가까이에 N-형 에미터 영역(8)이 형성된다. 고농도로 도핑된 P-형 주변 영역(9)은 베이스 접점 복구 영역을 형성한다. 베이스 영역(7)은, 예를 들면 붕소 주입 등에 의한 결과이다. 에미터 영역(8)은, 예를 들면 고농도로 도핑된 N-형 폴리실리콘층(11)으로부터 형성된다. 베이스 접점 복구 주변 영역(9)은, 예를 들면 고농도로 도핑된 P-형 폴리실리콘층(12)으로부터 형성된다. 예를 들어, 베이스 주입제를 수행하기 전이나 혹은 후에, 적당하게 에칭된 폴리실리콘 영역(12)이 형성되고, 그 후에, 기 알려진 어떠한 방법에 의해 평탄화된 실리콘 산화물층 (14)이 증착된다. 산화물층(14)은 아일랜드(1)의 중심에서 개방되고, 폴리실리콘(11)으로 채워진다. 이것은 또한 매립층(4)과 결합한 트렌치를 형성하기 위해 두꺼운 산화물(5)과 동시에 개방된다. 상기 트렌치는, 예를 들면, 에미터 폴리실리콘(11)으로 채워지는 것과 동시에 N+ -형 폴리실리콘(16) 으로 채워진다. 그리고 나서, 상기 접점은 통상적으로, 구성소자 (11, 12, 16)의 상측 표면위에 복구된다.
상기 트랜지스터는 많은 단점을 가진다.
- 폴리실리콘의 일부분(12)은 에피텍셜층의 아일랜드(1)에 대해 필연적으로 오정렬(misaligned) 된다.
- 상기 베이스에 대해 에미터가 중심에 위치함으로써 문제를 발생시키는데, 이것은 자기 정렬(self-alignment)을 획득하기 위해 비교적 정교한(sophisticated) 방법의 구현을 요구한다.
- 베이스 폴리실리콘층(12)은, 아일랜드(1)위에 위치결정의 허용차(tolerance)와 연관된 어떤 양에 의해 필연적으로 오버런하는데, 이것은 상기 베이스-콜렉터 커패시턴스 값에 무시할 수 없는 작용을 한다.
- 상술한 처리과정은 위치 결정 허용차와 관련된 최소 가능 치수와 최소 마스킹 치수를 필연적으로 포함한다.
도 1 에 도시된 구조의 최소 치수는, 여러 영역들이 정의된 것으로부터 마스크의 한계를 보여준 도 2 의 상부도에 일예로서 도시되었다. 아일랜드(1)는 사각형 모양으로 형성된다. 점선(12)은 폴리실리콘층(12)의 내부 및 외부 한계를 나타내고, 점선(11)은 폴리실리콘층(11)의 내부 및 외부 한계를 나타내며, 중앙의 격자는 접점 패드를 나타낸다. 마스크위의 패턴의 최소 치수가 0.25 μm (250 nm)이고, 두 개의 마스크 사이의 경계 거리가 0.15 μm (150 nm)인 기술에서, 도 2 에 도시된 상기 치수(폴리실리콘 패턴(11)은 폴리실리콘 패턴(12)에 대하여 스페이서에 의해 자기 정렬된 것으로 간주한다)가 달성된다.
- 아일랜드의 표면 영역 : 1.05 × 1.05 μm = 1.1 m2 ,
- 에미터 표면 영역 : 0.55 × 0.55 μm = 0.3 m2 ,
- 에미터 주변 길이 : 550 μm × 4 = 2.2 μm .
상기 구조에서, 아일랜드(1)의 표면 영역은 베이스-콜렉터 접합의 표면과 거의 일치한다. 상기 베이스-콜렉터 커패시턴스(트랜지스터의 가능 동작 속도를 증가시키기 위하여 감소되는 것이 바람직한)는 상기 표면 영역에 비례한다. 또한, 주어진 전류 밀도에 대한 에미터 전류를 감소시키기 위하여 상기 에미터 표면 영역도 감소되는 것이 바람직 하다. 또한, 주어진 표면 영역에 대해 에미터 주입 전압을 증가시키기 위하여 에미터의 주변길이/표면 영역 비율을 증가시키는 것이 바람직하다.
본 발명은 바이폴라 트랜지스터의 특성을 향상시키고, 바이폴라 트랜지스터의 치수를 최소한 감소시켜, 특히 트랜지스터의 작동 속도를 증가시키는데 목적이 있다.
도 3은 본 발명에 따른 트랜지스터의 일실시예에 대한 제조 공정의 중간 단계를 보여준다.
P-형 기판에 형성된 N-형 에피텍셜층(2)과, N+ 및 P+ 형의 매립층(4, 6)을 포함하는 구조는 스타팅(starting) 기초(basis)로서 사용된다. 실리콘 질화물의 얇은 층(20)으로 덮여진, 상기 에피텍셜층의 아일랜드(1)는, 산화물로 채워진 웰(5)로 둘러싸인다. 이처럼, 산화물 웰(5)의 형성 직후에 획득된 상기 구조는 스타팅 기초로서 사용된다. 그리고 나서, 지금부터 레지스트라고 불리워질 감광물층(21)이 증착되고, 상기 레지스트층은 아일랜드(1)의 상측 주변의 최소한 일부분위에서 개방된다. 상기 개방부는, 예를 들면 아일랜드(1)의 한 사이드를 따라 확장한다. 그리고 나서, 실리콘 산화물의 비등방성 에칭이 수행되는데, 이것은 실리콘 질화물(20)의 에칭과, 아일랜드(1)의 단결정 실리콘에 대해 실리콘 산화물을 에칭하기 위해, 선택적인 플라즈마 에칭을 사용함으로써 수행된다. 이처럼 중공부(22)가 형성되는데, 이것은, 단지 실리콘 산화물층의 두께의 일부분에서, 아일랜드(1) 주변의 최소한 하나의 가장자리를 따라 확장한다.
도 4에 도시된 다음의 단계에서, 레지스트층(21)이 제거되고, 폴리실리콘층이 증착되고, 다시 에칭되는데, 이는 기 알려진 어떠한 방법에 의해 중공부(22)를 채운 P-형으로 도핑된 폴리실리콘(23)의 일부분과, 아일랜드 (1)의 상측 표면의 평면에 상측 표면을 획득하기 위한 것이다. 상기 폴리실리콘의 에칭은 실리콘 질화물층(20)에서 정지하는 화학적-기계적 연마(Chem-Mech Polishing)에 의해 수행되는데, 상기 질화물층(20)은 이어지는 단계에서 압축되어 진다.
그리고 나서, 아일랜드(1)의 상측 표면에 P-형 도핑물(24)의 주입제를 획득하도록 상기 소자의 표면 전체에 P-형 도핑물의 주입을 수행한다. 상기 이온주입은 트랜지스터의 진성 베이스를 형성하기 위해 사용될 것이다.
도 5에 도시된 다음의 단계에서, 베이스 폴리실리콘 영역(23)이 형성된 곳의 반대쪽에 위치한, 아일랜드(1)의 한 사이드에 개방된 레지스트층(40)이 상기 구조위에 형성된다. 실리콘 및 실리콘 질화물에 대한 실리콘 산화물의 선택적 에칭에 의해, 두꺼운 실리콘 산화물층(5)의 두께의 일부분이, 상기 영역(23)의 반대쪽에 위치한 상기 사이드에서 에칭된다. 상기 상측 표면 및 아일랜드(1)의 한 사이드에서, 상술한 도핑물(24)보다 깊게, P-형 도핑물의 경사 주입을 수행하는 상기 레지스트층(40)의 존재는 장점을 가져온다. 아일랜드(1)에서 이와 같이 형성된 도핑물이 참조번호(42)로 나타내어 졌다.
다음 단계에서, 도 5에 도시된 결과, 중공부(21)가 P-형으로 도핑된 폴리실리콘(23)으로 채워지는 것과 같은 방법으로, 중공부(41)는 N-형으로 도핑된 폴리실리콘(43)으로 채워진다. 어니얼링(anealing)후에, 이와 같이 폴리실리콘(43)으로부터 형성된 베이스 접점 영역(32)과, 폴리실리콘(43)으로부터 형성된 에미터 영역(45)이 획득된다. 베이스층(47)은 기 언급한 측면 또는 경사 주입으로 인해 영역(45)보다 깊다.
상기 실시예에서 주어진 바와 같이, 실리콘 질화물층(20)은 좌측에 있고, 실리사이드가 수행될 수 있고, 금속 실리사이드(미도시된)는 폴리실리콘 영역(23, 43)에 자기 정렬 방식으로 형성한다. 이것은 접점 저항을 감소시킬 수 있고, 상기 실시예의 더 좋은 장점으로 작용한다.
그리고 나서, 개방부가 뚫리고, 영역(23, 43)과 매립층(4)에 대한 접점들이 만들어지는 것을 통하여 실리콘 산화물층(48)이 형성된다. 상기 방법은 소형화된 NPN-형 바이폴라 트랜지스터를 획득할 수 있다는 것을 볼 수 있을 것이다. 특히 측면 확산의 결과로부터 상기 에미터는 마스크에서 애퍼쳐(aperture)의 최소 가능 치수보다 더 작은 넓이를 가질 수 있다는 것을 알 수 있을 것이다.
본 발명은 이 기술에서 습득된 것으로부터 발생할 수 있는 다양한 대안과 변경을 가질 수 있다.
단지 일예로서, 다음의 특성을 가진 구조가 구현될 수 있다.
- 아일랜드(1)의 높이 : 0.5 m ,
- 아일랜드(1)의 넓이 : 0.4 m ,
- 영역(23, 43)의 깊이 : 0.1 및 0.2 m ,
- 영역(23, 43)의 넓이 : 0.25 m ,
- 산화물의 두께 : 0.5 m .
또한, 절연 영역(5, 28, 48)은 실리콘 산화물인 것으로 지시되었다. 동일한 기능을 가진 다른 어떤 물질 또는 물질들의 결합, 즉 실리콘에 대해 절연과 선택적으로 에칭 가능한 것들이 사용될 수 있다.
도 7은 도 6에 도시한 트랜지스터의 여러 영역들이 정의된 것으로부터 마스크의 한계를 보여준 상부도의 일예를 도시한 것이다. 아일랜드(1)의 윤곽은 참조번호(1)에 의해 나타내어진다. 베이스 및 에미터 폴리실리콘 영역(23, 43)이 위치할 상기 중공부를 개방하는 것을 의미하는 마스크는, 아일랜드(1)의 마주보는 양측 코너에 배열된다. 도 2의 경우에서 가져온 가정에 따르면, 다음의 최소 치수가 획득될 수 있다.
- 아일랜드(1)의 표면 영역 : 0.40 × 0.40 m = 0.16 m2 ,
- 에미터 주변길이 : 2 × 0.25 = 0.05 m .
그리고, 콜렉터위의 상기 에미터의 유효 표면은 존재하지 않는다.
물론, 본 발명은 상기 기술의 습득으로부터 쉽게 발생할 수 있는 다양한 대안, 변경, 및 향상을 가질 수 있을 것이다. 특히, 사용된 다양한 물질들은 동일한 기능(도핑, 전기적 특성, 선택적인 에칭...)을 가진 물질들로 대체될 수 있다.
특히, 중공부(22, 41)를 채우기 위한 물질로, 고농축으로 도핑된 폴리실리콘을 사용하는 대신에, 도핑 및 폴리실리콘의 다른 레벨의 폴리실리콘층들이 연속적으로 증착될 수 있다.
이와 같은 대안, 변경, 및 향상들은 본 발명의 부분이 될 것이고, 본 발명의 정신 및 범주안에 있을 것이다. 따라서, 앞선 설명은 단지 일예의 방법에 의한 것이며, 이로 제한되지 않는다. 본 발명은 다음에 정의되는 청구범위와 그에 상응하는 것으로써만 제한된다.
Claims (5)
- 웰(5)에 의해 측면으로 격리된 바이폴라 트랜지스터로서,절연웰의 상측 내부의 제 1 주변부는 베이스 접점 영역을 형성하도록 중공(中空)되며, 트랜지스터 베이스 도전형의 폴리실리콘(23)으로 채워지고, 절연웰의 상측 내부의 제 2 주변부는 중공되며, 트랜지스터 에미터 도전형의 폴리실리콘(43)으로 채워지는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항에 있어서,SiGe-형 물질층은 아일랜드와 트랜지스터 에미터 도전형의 폴리실리콘(43) 사이의 인터페이스에서 형성되는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 항의 바이폴라 트랜지스터를 제조하는 방법에 있어서,절연물로 채워진 웰(5)로 둘러싸인 제 1 도전형의 에피텍셜층의 아일랜드(1)를 형성하는 단계,중공부(22)를 형성하도록 에피텍셜층에 대해 선택적인 비등방성 에칭 방식으로 상기 웰의 상측 내부 주변의 최소한 일부분을 에칭하는 단계,제 2 도전형의 폴리실리콘(43)으로 상기 중공부(22)를 채우는 단계,상기 폴리실리콘(23)의 상측 표면을 상기 아일랜드의 상측 표면과 동일한 레벨로 만드는 단계,제 2 도전형의 베이스 주입제(24)를 수행하는 단계, 및상기 중공부에 대해 시프트된 방식으로 아일랜드(1)의 일부분위에 제 1 도전형의 폴리실리콘의 제 2 층(27)을 증착하는 단계를 포함하는 것을특징으로 하는 바이폴라 트랜지스터의 제조 방법.
- 제 1 항의 바이폴라 트랜지스터를 제조하는 방법에 있어서,절연물로 채워진 웰(5)로 둘러싸인 제 1 도전형의 에피텍셜층의 아일랜드(1)를 형성하는 단계,제 1 중공부(22)를 형성하도록 상기 웰의 상측 내부의 제 1 주변부를 에칭하는 단계,제 2 도전형의 폴리실리콘(23)으로 상기 제 1 중공부를 채우는 단계,상기 제 2 도전형의 베이스 주입제(24)를 수행하는 단계,제 2 중공부(41)를 형성하도록 상기 산화물 웰의 상측 내부의 제 2 주변부를 에칭하는 단계, 및상기 제 1 도전형의 폴리실리콘(43)으로 상기 제 2 중공부를 채우는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법.
- 제 4 항에 있어서,상기 폴리실리콘 영역(23, 43)의 외형 표면을 실리사이드하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법.
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