JPS60211958A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60211958A JPS60211958A JP6768084A JP6768084A JPS60211958A JP S60211958 A JPS60211958 A JP S60211958A JP 6768084 A JP6768084 A JP 6768084A JP 6768084 A JP6768084 A JP 6768084A JP S60211958 A JPS60211958 A JP S60211958A
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- Japan
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- groove
- region
- collector
- shaped groove
- shallow
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［利用分野］
この発明は、半導体技術に関し、例えば半導体装置にお
ける活性領域間の分離領域の形成に利用して有効な技術
に関する。
ける活性領域間の分離領域の形成に利用して有効な技術
に関する。
［背景技術］
現在、半導体集積回路における素子間の分離法として、
拡散層を用いた接合分離法と基板表面のＬＯＧＯ８と呼
ばれる選択酸化膜を利用した酸化膜分離法が行なわれて
いる。ところが、これらの分離法では、素子分離領域の
幅が比較的大きくされてしまい、素子を微細化して行く
に従って素子分離領域の占める割合が大きくなり、ＬＳ
、Ｉ（大規模集積回路）の高密度化を図る上での障害と
なる。
拡散層を用いた接合分離法と基板表面のＬＯＧＯ８と呼
ばれる選択酸化膜を利用した酸化膜分離法が行なわれて
いる。ところが、これらの分離法では、素子分離領域の
幅が比較的大きくされてしまい、素子を微細化して行く
に従って素子分離領域の占める割合が大きくなり、ＬＳ
、Ｉ（大規模集積回路）の高密度化を図る上での障害と
なる。
そこで、本出願人は、素子分離領域となる部分を削って
Ｕ字状の溝（以下Ｕ溝と称する）を形成し、このＵ溝の
内側に酸化膜を形成してがらＵ溝の中をポリシリコン（
多結晶シリコン）で埋めることによって素子分離領域と
するＵ溝分離法と称する分離技術を提案した（特願昭５
７−１６８３５５号）。
Ｕ字状の溝（以下Ｕ溝と称する）を形成し、このＵ溝の
内側に酸化膜を形成してがらＵ溝の中をポリシリコン（
多結晶シリコン）で埋めることによって素子分離領域と
するＵ溝分離法と称する分離技術を提案した（特願昭５
７−１６８３５５号）。
上記先願発明では、第１図′に示すように素子（トラン
ジスタ）間の分離をエピタキシャル層３と埋込層２を貫
通して基板１の表面に達するような深いＵ溝分離領域１
７ａ、１７ｂで行ない、コレクタ引出し口となる拡散層
とベース用拡散層との間の分離を、エピタキシャル層３
のみを貫通して埋込Ｎ２の表面に達するような浅いＵ溝
分離領域１７ｃで行なうようにされている。
ジスタ）間の分離をエピタキシャル層３と埋込層２を貫
通して基板１の表面に達するような深いＵ溝分離領域１
７ａ、１７ｂで行ない、コレクタ引出し口となる拡散層
とベース用拡散層との間の分離を、エピタキシャル層３
のみを貫通して埋込Ｎ２の表面に達するような浅いＵ溝
分離領域１７ｃで行なうようにされている。
しかし、上記のようなトランジスタ構造にあっては、ト
ランジスタの動作速度を向上させるためベース用拡散層
およびエミッタ用拡散層を微細化して行くほど、コレク
タ（Ｎ＋埋込層）の面積が小さくなるので、トランジス
タサイズの縮小に伴なってコレクタ抵抗が増加するとい
う不都合がある。
ランジスタの動作速度を向上させるためベース用拡散層
およびエミッタ用拡散層を微細化して行くほど、コレク
タ（Ｎ＋埋込層）の面積が小さくなるので、トランジス
タサイズの縮小に伴なってコレクタ抵抗が増加するとい
う不都合がある。
つまり、ベース用拡散層を縮小するほどベース・コレク
タ間の接合容量Ｃ１ｏが小さくなるためトランジスタの
動作速度は速くなるが、コレクタ（Ｎ１埋込層）は面積
が小さくなるほど抵抗が大きくなるため、第１図のよう
なトランジスタ構造では、接合容量ＣＴｏとコレクタ抵
抗の大きさは、互いに相反する関係にあることが分った
。
タ間の接合容量Ｃ１ｏが小さくなるためトランジスタの
動作速度は速くなるが、コレクタ（Ｎ１埋込層）は面積
が小さくなるほど抵抗が大きくなるため、第１図のよう
なトランジスタ構造では、接合容量ＣＴｏとコレクタ抵
抗の大きさは、互いに相反する関係にあることが分った
。
［発゛明の目的］
この発明の目的は、従来に比べて顕著な効果を奏する半
導体技術を提供することにある。
導体技術を提供することにある。
この発明の他の目的は、例えばＵ溝分離法が適用された
バイポーラ集積回路において、トランジスタの動作速度
を向上させることにある。
バイポーラ集積回路において、トランジスタの動作速度
を向上させることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、この発明は、例えばＵ溝分離法が適用された
バイポーラ集積回路において、トランジスタの周囲のＵ
溝分離領域を、浅い溝を内側に配置した段差を有する２
段の階段状構造として、コレクタ面積を減らさずにその
ベースおよびエミッタ領域の大きさのみ縮小させること
により、コレクタ抵抗を増加させることなく、ベース・
コレクタ間の接合容量を減少させてトランジスタの動作
速度を向上させるという上記目的を達成するものである
。
バイポーラ集積回路において、トランジスタの周囲のＵ
溝分離領域を、浅い溝を内側に配置した段差を有する２
段の階段状構造として、コレクタ面積を減らさずにその
ベースおよびエミッタ領域の大きさのみ縮小させること
により、コレクタ抵抗を増加させることなく、ベース・
コレクタ間の接合容量を減少させてトランジスタの動作
速度を向上させるという上記目的を達成するものである
。
以下図面を用いてこの発明を具体的に説明する。
［実施例］
第２図〜第４図は、本発明をバイポーラ集積回路に適用
した場合の一実施例を製造工程順に示すものである。
した場合の一実施例を製造工程順に示すものである。
この実施例では、先ず通常のバイポーラ集積回路のプロ
セスと同様にして、特に制限されないがＰ型シリコンか
らなる半導体基板１上に、酸化膜を形成してからこの酸
化膜の適当な位置に埋込み拡散用パターンの穴をあけ、
この酸化膜をマスクとしてＮ型不純物を熱拡散して部分
的にＮ＋埋込層２を形成する。そして酸化膜を除去して
から、その上に気相成長法によりＮ−型エピタキシャル
層３を成長させ、その表面に酸化膜（Ｓｉ０２膜）４と
窒化膜（Ｓｉ３Ｎ４膜）を形成する。
セスと同様にして、特に制限されないがＰ型シリコンか
らなる半導体基板１上に、酸化膜を形成してからこの酸
化膜の適当な位置に埋込み拡散用パターンの穴をあけ、
この酸化膜をマスクとしてＮ型不純物を熱拡散して部分
的にＮ＋埋込層２を形成する。そして酸化膜を除去して
から、その上に気相成長法によりＮ−型エピタキシャル
層３を成長させ、その表面に酸化膜（Ｓｉ０２膜）４と
窒化膜（Ｓｉ３Ｎ４膜）を形成する。
それから、チップ周辺等の図示しない不活性領域となる
部分の窒化膜を除去し、この窒化膜をマスクとして通常
のアイソプレーナ技術によって基板１の主面を削ってか
ら熱酸化を行ない、比較的厚いフィールド酸化膜を形成
する。これによって、不活性領域上に配設される配線の
容量を減らすことができる。しかる後、一旦窒化膜を除
去してから再び基板全体に亘って窒化膜５を形成する。
部分の窒化膜を除去し、この窒化膜をマスクとして通常
のアイソプレーナ技術によって基板１の主面を削ってか
ら熱酸化を行ない、比較的厚いフィールド酸化膜を形成
する。これによって、不活性領域上に配設される配線の
容量を減らすことができる。しかる後、一旦窒化膜を除
去してから再び基板全体に亘って窒化膜５を形成する。
次に分離領域が形成されるべき部分（バイポーラトラン
ジスタの周囲およびベース領域とコレクタ引出し口との
境界部）の窒化膜５をエツチングにより除去した後、ベ
ース周辺部およびベース領域とコレクタ引出し口との境
界部の上を第２図のごとくホトレジスト６ａ、６ｂで覆
っておいて・窒化膜５とこのホトレジストをマスクとし
て酸化膜４をウェットエツチングによって除去する。次
に６ａ、６ｂのホトレジストを除去し、窒化膜５と残っ
ている酸化膜４をマスクとしてヒトラジンエツチングを
行なって溝の入口のテーノτを形成する。次にドライエ
ツチングを行なってＮ十埋込層２まで達するようなＵ溝
７ａ、７ｂを琳成し、第２図の状態となる。
ジスタの周囲およびベース領域とコレクタ引出し口との
境界部）の窒化膜５をエツチングにより除去した後、ベ
ース周辺部およびベース領域とコレクタ引出し口との境
界部の上を第２図のごとくホトレジスト６ａ、６ｂで覆
っておいて・窒化膜５とこのホトレジストをマスクとし
て酸化膜４をウェットエツチングによって除去する。次
に６ａ、６ｂのホトレジストを除去し、窒化膜５と残っ
ている酸化膜４をマスクとしてヒトラジンエツチングを
行なって溝の入口のテーノτを形成する。次にドライエ
ツチングを行なってＮ十埋込層２まで達するようなＵ溝
７ａ、７ｂを琳成し、第２図の状態となる。
次に、窒化膜５をマスクとし酸化膜４を除去してから、
再びドライエツチングを行なって、コレクタ引出し口と
ベース領域との境界部しこ浅ｖ）Ｕ溝７ｃ＆形成すると
ともに、Ｕ溝７ａ、７ｂを更に深くする。また、Ｕ溝７
ａの内側に番ま段差を有する浅い溝７ａ″を形成し、２
段の階段状をなすようにさせる。
再びドライエツチングを行なって、コレクタ引出し口と
ベース領域との境界部しこ浅ｖ）Ｕ溝７ｃ＆形成すると
ともに、Ｕ溝７ａ、７ｂを更に深くする。また、Ｕ溝７
ａの内側に番ま段差を有する浅い溝７ａ″を形成し、２
段の階段状をなすようにさせる。
その後、熱酸化によりＵ溝７ａ、７ｂ、７ｃの内側に酸
化膜等の絶縁膜８を形成して力１ら基板全体に亘ってＣ
’ＶＤ法等により窒化膜をデボジョンしてＵ溝７ａ、７
ｂ、７’ｃ内の酸化［ｉ８の内側ｔこ窒化膜９を形成す
る。
化膜等の絶縁膜８を形成して力１ら基板全体に亘ってＣ
’ＶＤ法等により窒化膜をデボジョンしてＵ溝７ａ、７
ｂ、７’ｃ内の酸化［ｉ８の内側ｔこ窒化膜９を形成す
る。
それから基板全体にポリシリコン（多結晶シ１ノコン）
をＣＶＤ法（ケミカル・ベイノ（−・デポジション法）
により比較的厚くデポジションして、Ｕ溝７ａ、７ｂ、
７ｃ内し；ポリシリコンを充填させる。そして、基板表
面のポリシリコン層をドライエツチングにより除去して
平坦化し、Ｕ溝７ａ。
をＣＶＤ法（ケミカル・ベイノ（−・デポジション法）
により比較的厚くデポジションして、Ｕ溝７ａ、７ｂ、
７ｃ内し；ポリシリコンを充填させる。そして、基板表
面のポリシリコン層をドライエツチングにより除去して
平坦化し、Ｕ溝７ａ。
７ｂ、７ｃ内にポリシリコン１０が残るようにする。
次に、熱酸化を行なってＵ溝７ａ〜７Ｃ内のポリシリコ
ン１０の表面を酸化させてポリシリコン１０の上に酸化
膜１１を形成してから全体に窒化膜１２をデポジション
して第３図の状態となる。
ン１０の表面を酸化させてポリシリコン１０の上に酸化
膜１１を形成してから全体に窒化膜１２をデポジション
して第３図の状態となる。
第３図の状態の後は、コレクタ引出し口の上の窒化膜を
除去し、Ｎ型不純物のイオン打込みを行なってから熱拡
散させて、コレクタ引出し口となるＮ型拡散層１３を形
成する。次に、ベース領域となる部分の窒化膜を除去し
てから、基板の主面側全体にベース領域を形成するため
のＰ型不純物のイオン打込みを行なう。そして、酸化膜
４上に再び窒化膜１４を形成してから熱処理を行なって
ベース用拡散層１５を形成する。しかる後、基板主面上
のエミッタ領域となる部分の窒化膜１４を除去してから
、Ｎ型不純物のイオン打込みと熱処理を行なってエミッ
タ用拡散層１６を形成する。
除去し、Ｎ型不純物のイオン打込みを行なってから熱拡
散させて、コレクタ引出し口となるＮ型拡散層１３を形
成する。次に、ベース領域となる部分の窒化膜を除去し
てから、基板の主面側全体にベース領域を形成するため
のＰ型不純物のイオン打込みを行なう。そして、酸化膜
４上に再び窒化膜１４を形成してから熱処理を行なって
ベース用拡散層１５を形成する。しかる後、基板主面上
のエミッタ領域となる部分の窒化膜１４を除去してから
、Ｎ型不純物のイオン打込みと熱処理を行なってエミッ
タ用拡散層１６を形成する。
それから、ホトレジストをマスクにしてエツチングを行
ない、ベース、エミッタおよびコレクタの各電極部のコ
ンタクトホール１８ａ〜１８ｂを形成して第４図の状態
となる。
ない、ベース、エミッタおよびコレクタの各電極部のコ
ンタクトホール１８ａ〜１８ｂを形成して第４図の状態
となる。
第４図の後は、基板の主面側全体にアルミニウムを蒸着
してから、ホトエツチングによりアルミ電極およびアル
ミ配線を形成し、その上にＳｉＯ２膜のようなファイナ
ルパッシベーション膜を形成することにより完成状態に
される。
してから、ホトエツチングによりアルミ電極およびアル
ミ配線を形成し、その上にＳｉＯ２膜のようなファイナ
ルパッシベーション膜を形成することにより完成状態に
される。
上記実施例にように構成されたバイポーラトランジスタ
にあっては、Ｕ溝分離領域１７ａ、１７ｂ、１７ｄ、１
７ｅによって囲まれたコレクタ領域（Ｎ＋埋込層）２ａ
の大きさを従来のコレクタ領域と同じ大きさとすると、
その上に形成されるベース用拡散層１５はＵ溝分離領域
１７ａ、１７ｄおよび１７ｅに設けられた浅い溝が素子
の内側に食い込んでいる分だけ面積が小さくされる。こ
れによって、ベース用拡散層１５とコレクタ領域２ａと
の接合面積が小さくなって接合容量ＣＴ０力１力対相対
的さくなり、トランジスタの動作速度が向上される。し
かも、この場合、第５図および第６図に示すようにコレ
クタ領域２ａおよびコレクタ引出し口１３は相対的に面
積が大きいため、コレクタ抵抗は減少されることになる
。
にあっては、Ｕ溝分離領域１７ａ、１７ｂ、１７ｄ、１
７ｅによって囲まれたコレクタ領域（Ｎ＋埋込層）２ａ
の大きさを従来のコレクタ領域と同じ大きさとすると、
その上に形成されるベース用拡散層１５はＵ溝分離領域
１７ａ、１７ｄおよび１７ｅに設けられた浅い溝が素子
の内側に食い込んでいる分だけ面積が小さくされる。こ
れによって、ベース用拡散層１５とコレクタ領域２ａと
の接合面積が小さくなって接合容量ＣＴ０力１力対相対
的さくなり、トランジスタの動作速度が向上される。し
かも、この場合、第５図および第６図に示すようにコレ
クタ領域２ａおよびコレクタ引出し口１３は相対的に面
積が大きいため、コレクタ抵抗は減少されることになる
。
上記実施例の場合、Ｕ溝分離領域１７ａ、１７ｄおよび
１７ｅの内側に浅い溝の段差を形成した分だけ遊んでい
る領域が増加して高集積化の妨げになるおそれがあるよ
うにも考えられる。ところが、最近の技術では、配線に
比べて素子の微細化技術の方が進んでおり、高集積化に
とっては、素子の大きさよりも配線ピッチの方がネック
となってきている。つまり、最近技術では、素子の微細
化はもっと可能であるにもかかわらず、最小配線ピッチ
に限界があるため、配線ピッチに合わせて素子も大きく
形成しているのが現状である。
１７ｅの内側に浅い溝の段差を形成した分だけ遊んでい
る領域が増加して高集積化の妨げになるおそれがあるよ
うにも考えられる。ところが、最近の技術では、配線に
比べて素子の微細化技術の方が進んでおり、高集積化に
とっては、素子の大きさよりも配線ピッチの方がネック
となってきている。つまり、最近技術では、素子の微細
化はもっと可能であるにもかかわらず、最小配線ピッチ
に限界があるため、配線ピッチに合わせて素子も大きく
形成しているのが現状である。
従って、上記実施例を適用すれば、コレクタ領域２ａを
従来と同じ大きさにして、ベース用拡散層１５の大きさ
を従来よりもずっと小さく形成してやることができる。
従来と同じ大きさにして、ベース用拡散層１５の大きさ
を従来よりもずっと小さく形成してやることができる。
その結果、コレクタ抵抗を上げることなくベース・コレ
クタ間の結合容量ＣＴｏを減らし、トランジスタの動作
速度を上げてやることができる。
クタ間の結合容量ＣＴｏを減らし、トランジスタの動作
速度を上げてやることができる。
また、バイポーラ集積回路においては、トランジスタが
多段接続された場合１、どうしてもコレクタ抵抗を低く
押えたいトランジスタが生じることがある。そのような
トランジスタとして上記実施例の構造を利用すると極め
て有利である。ただし、集積回路内のすべてのトランジ
スタを実施例のような構造にしてもよいことはいうまで
もない。
多段接続された場合１、どうしてもコレクタ抵抗を低く
押えたいトランジスタが生じることがある。そのような
トランジスタとして上記実施例の構造を利用すると極め
て有利である。ただし、集積回路内のすべてのトランジ
スタを実施例のような構造にしてもよいことはいうまで
もない。
更に、上記実施例では、エミッタ領域となる部分へ直接
イオン打込みを行なってエミッタ用のＮ型拡散層１６を
形成しているが、エミッタ領域上の窒化膜１４と酸化膜
４を除去してから表面にポリシリコンをデポジションし
、このポリシリコンに対してＮ型不純物のイオン打込み
を行なった後、熱処理を施してポリシリコンからの不純
物拡散によってエミッタ用拡散層１６を形成するように
してもよい。
イオン打込みを行なってエミッタ用のＮ型拡散層１６を
形成しているが、エミッタ領域上の窒化膜１４と酸化膜
４を除去してから表面にポリシリコンをデポジションし
、このポリシリコンに対してＮ型不純物のイオン打込み
を行なった後、熱処理を施してポリシリコンからの不純
物拡散によってエミッタ用拡散層１６を形成するように
してもよい。
［効果コ
（１）内部に絶縁膜を介して誘電体が充填されてなるＵ
溝分離領域によって素子の活性領域間の分離が行なわれ
るようにされたバイポーラ集積回路において、トランジ
スタの周囲のＵ溝分離領域を、浅い溝を内側に配置した
段差を有する２段の階段状構造としたので、コレクタ面
積を減らさずにそのベースおよびエミッタ領域の大きさ
のみ縮小させることことができるという作用により、コ
レクタ抵抗を増加させることなく、ベース・コレクタ間
の接合容量を減少させてトランジスタの動作速度を向上
させることができるという効果がある。
溝分離領域によって素子の活性領域間の分離が行なわれ
るようにされたバイポーラ集積回路において、トランジ
スタの周囲のＵ溝分離領域を、浅い溝を内側に配置した
段差を有する２段の階段状構造としたので、コレクタ面
積を減らさずにそのベースおよびエミッタ領域の大きさ
のみ縮小させることことができるという作用により、コ
レクタ抵抗を増加させることなく、ベース・コレクタ間
の接合容量を減少させてトランジスタの動作速度を向上
させることができるという効果がある。
（２）内部に絶縁膜を介して誘電体が充填されてなるＵ
溝分離領域によって素子の活性領域間の分離が行なわれ
るようにされたバイポーラ集積回路において、トランジ
スタの周囲のＵ溝分離領域を、浅い溝を内側に配置した
段差を有する２段の階段状構造としたので、ベースおよ
びエミッタ領域の大きさに比べて、コレクタ領域の大き
さを従来よりも相対的に大きくすることができるという
作用により、コレクタ抵抗の小さなトランジスタを得る
ことができるという効果がある。
溝分離領域によって素子の活性領域間の分離が行なわれ
るようにされたバイポーラ集積回路において、トランジ
スタの周囲のＵ溝分離領域を、浅い溝を内側に配置した
段差を有する２段の階段状構造としたので、ベースおよ
びエミッタ領域の大きさに比べて、コレクタ領域の大き
さを従来よりも相対的に大きくすることができるという
作用により、コレクタ抵抗の小さなトランジスタを得る
ことができるという効果がある。
（３）ベース領域とコレクタ引出し口との間の分離が浅
いＵ溝分離領域で行なわれるようにされた半導体装置に
おいて、ベース領域周囲の段差のあるＵ溝の浅い溝の方
をベース・コレクタ引出し日間のＵ溝と同じ深さになる
ようにしたので、ベース領域周囲の段差のあるＵ溝の浅
い溝をベース・コレクタ引出し日間のＵ溝と同時に形成
することができるという作用により、プロセスを全く変
更することなく上記のようなすぐれた特性を有するトラ
ンジスタを形成することができるという効果がある。
いＵ溝分離領域で行なわれるようにされた半導体装置に
おいて、ベース領域周囲の段差のあるＵ溝の浅い溝の方
をベース・コレクタ引出し日間のＵ溝と同じ深さになる
ようにしたので、ベース領域周囲の段差のあるＵ溝の浅
い溝をベース・コレクタ引出し日間のＵ溝と同時に形成
することができるという作用により、プロセスを全く変
更することなく上記のようなすぐれた特性を有するトラ
ンジスタを形成することができるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
ベース領域とコレクタ引出し口との間の分離が浅いＵ溝
分離領域で行なわれるようにされているが、Ｕ溝分離領
域の代わりに酸化膜のような絶縁膜とこともできる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
ベース領域とコレクタ引出し口との間の分離が浅いＵ溝
分離領域で行なわれるようにされているが、Ｕ溝分離領
域の代わりに酸化膜のような絶縁膜とこともできる。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ集積回路
に適用したものについて説明したが、この発明はＵ溝分
離法が適用され、かつ段差のあるＵ溝分離領域を必要と
するすべての半導体集積回路に利用することができる。
をその背景となった利用分野であるバイポーラ集積回路
に適用したものについて説明したが、この発明はＵ溝分
離法が適用され、かつ段差のあるＵ溝分離領域を必要と
するすべての半導体集積回路に利用することができる。
第１図は、Ｕ溝分離法を適用した先願の半導体装置にお
けるバイポーラトランジスタの構成例を示す断面図、 第２図〜第４図は、本発明の一実施例を製造工程順に示
す断面図、 第５図は、第４図におけるＡ−Ａ線に沿った断面図、 第６図は、第４図におけるＢ−Ｂ線に沿った断面図であ
る。 １・・・・半導体基板、２・・・・Ｎ十埋込層、３・・
・・エピタキシャル層、４・・・・酸化膜、５，１４・
・・・窒化膜、６ａ、６ｂ・・・・ホトレジスト、７ａ
。 ７ｂ・・・・溝（Ｕ溝）、８・・・・絶縁膜（酸化膜）
９・・・・絶縁膜（窒化膜）、１０・・・・誘電体（ポ
リシリコン）、１１・・・・酸化膜、１３・・・・Ｎ型
拡散層（コレクタ引出し口）、１５．・・・・ベース用
拡散層、１６・・・・エミッタ用拡散層、１７ａ〜１７
ｅ・・・・Ｕ溝分離領域、１８ａ〜１８ｃ・・・・コン
タクトホール。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
けるバイポーラトランジスタの構成例を示す断面図、 第２図〜第４図は、本発明の一実施例を製造工程順に示
す断面図、 第５図は、第４図におけるＡ−Ａ線に沿った断面図、 第６図は、第４図におけるＢ−Ｂ線に沿った断面図であ
る。 １・・・・半導体基板、２・・・・Ｎ十埋込層、３・・
・・エピタキシャル層、４・・・・酸化膜、５，１４・
・・・窒化膜、６ａ、６ｂ・・・・ホトレジスト、７ａ
。 ７ｂ・・・・溝（Ｕ溝）、８・・・・絶縁膜（酸化膜）
９・・・・絶縁膜（窒化膜）、１０・・・・誘電体（ポ
リシリコン）、１１・・・・酸化膜、１３・・・・Ｎ型
拡散層（コレクタ引出し口）、１５．・・・・ベース用
拡散層、１６・・・・エミッタ用拡散層、１７ａ〜１７
ｅ・・・・Ｕ溝分離領域、１８ａ〜１８ｃ・・・・コン
タクトホール。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 ■、半導体基板の主面に形成される素子の活性領域間に
溝を掘って内側に絶縁膜を形成してから誘電体を充填す
ることにより分離領域が形成されてなる半導体装置にお
いて、上記溝が段差をする２段の階段状に形成され、浅
い溝の側が素子の内側の向って延長されるように形成さ
れることにより、素子のベース領域の大きさがコレクタ
領域の大きさよりも小さくなるようにされてなることを
特徴とする半導体装置。 ２、素子の外側が比較的深いＵ溝分離領域によって分離
され、素子内のベースとコレクタ引出し口との間が浅い
Ｕ溝分離領域によって分離されるようにさ九た半導体装
置において、上記素子のベース領域の外側の溝が階段状
に形成され、内側の浅い部分が上記ベース・コレクタ間
の分離用溝と同じ深さになるようにされてなることを特
徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6768084A JPS60211958A (ja) | 1984-04-06 | 1984-04-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6768084A JPS60211958A (ja) | 1984-04-06 | 1984-04-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211958A true JPS60211958A (ja) | 1985-10-24 |
Family
ID=13351951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6768084A Pending JPS60211958A (ja) | 1984-04-06 | 1984-04-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211958A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320870A (ja) * | 1986-07-15 | 1988-01-28 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US4988639A (en) * | 1988-09-28 | 1991-01-29 | Nec Corporation | Method of manufacturing semiconductor devices using trench isolation method that forms highly flat buried insulation film |
| US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
-
1984
- 1984-04-06 JP JP6768084A patent/JPS60211958A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320870A (ja) * | 1986-07-15 | 1988-01-28 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US4988639A (en) * | 1988-09-28 | 1991-01-29 | Nec Corporation | Method of manufacturing semiconductor devices using trench isolation method that forms highly flat buried insulation film |
| US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
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