JPH025428A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体技術さらには半導体集積回路の形成
に適用して特に有効な技術に関するもので、例えば半導
体集積回路におけるバイポーラトランジスタの形成に利
用して有効な技術に関する。

［従来の技術］ 最近、第５図に示すように、ベース電極引出し用のポリ
シリコン電極１２ａからの拡１枚によって外部ベース領
域１０を形成することにより、外部ベース領域１０の面
積を減少させて接合容量を減らすとともに、外部ベース
領域１０と真性ベース領域１１とをそれぞれ別々の工程
で最適の濃度に設定して形成してやることによって、Ｓ
ＳＴ　（スーパ・セルフアライメント・トランジスタ）
と呼ばれる高性能のトランジスタを形成する技術が提案
されている（株式会社工業調査会発行「電子材料」第４
９頁〜第５５頁　１９８５年１月）。

［発明が解決しようとする課題］ ところが、このようなＳＳＴ構造のトランジスタの製造
にあっては、外部ベース領域１０を形成した後真性ベー
ス領域１１を形成することになるが、外部ベース領域１
０の方が濃度が高くしかも外部ベース領域１０の形成工
程と真性ベース領域１１の形成工程との間に種々の熱処
理工程が入るため、外部ベース領域１０の方が真性ベー
ス領域１１よりも深くなってしまう。そのため、真性ベ
ース領域１１に比べて外部ベース領域１０の方がコレク
タ領域となるＮ＋埋込層２との境界に近くなる。一方、
Ｎ＋埋込Ｍ２に近づくほどＮ＋埋込層２からの沸き上が
りにより、Ｎ型不純物濃度が高くなって空乏層の拡がり
が小さくなり、ベース・コレクタ間の接合容量が大きく
なってしまう。従って、ベース・コレクタ間の接合容量
を減らしトランジスタの動作速度を速くするには、Ｎ−
型エピタキシャル層４の厚みを大きくして外部ベース領
域１０が相対的にあまり深くならないようにしてやる必
要がある。

しかしながら、上記のようにエピタキシャル層４の厚み
を大きくすると、真性ベース領域１１からＮ＋埋込層２
までの距離が長くなり、トランジスタの遮断周波数ｆｔ
（ゲインが１になるときの周波数）が低下してしまう。

つまり、縦型トランジスタでは、動作電流が大きくなる
に従って、真性ベース領域１１がＮ＋埋込層２に向かっ
て拡がっていき、実質的なベース幅が大きくなるという
性質があるため、真性ベース領域１１下のエピタキシャ
ルＭ４が厚いほどベースの拡がりが大きくなって実質的
なベース幅（実効ベース幅）が拡がってしまうのである
。

その結果、従来のＳＳＴ構造のトランジスタの製造方法
では、エピタキシャルＮ４を厚くして外部ベース領域１
０を相対的に浅くし、これによってベース・コレクタ間
の接合容量を減らしてトランジスタの動作速度を向上さ
せようとすると、真性ベース領域１１の下のエピタキシ
ャル層４が厚くなってｆＴが下がってしまう。また、エ
ピタキシャルＭ４を薄くしてｆＴを上げると、ベース・
コレクタ間の容量が増加してトランジスタの動作速度が
遅くなってしまうという問題点があった。

この発明の目的は１例えばバイポーラ集積回路に適用し
た場合に、トランジスタの動作速度およびｆＴを共に向
上させることができるような半導体技術を提供すること
にある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

即ち、本発明に係る半導体装置の製造方法は、埋込層上
に形成されたエピタキシャル層におけるエミッタ形成領
域表面に凹部を形成した後その凹部下方に真性ベース領
域を形成すると共に、その凹部内壁に付設された絶縁物
からなるサイドウオールをマクスとして凹部直下にエミ
ッタ領域を形成するようにしている。

［作用］ 上記した手段によれば、外部ベース領域と埋込層との間
のエピタキシャル層の厚みおよび真性ベース領域と埋込
層との間のエピタキシャル層の厚みを、凹部の深さを制
御することにより各々独立に決めてやることができると
いう作用によって、ベース・コレクタ間の寄生容量を減
らすことができると共に、トランジスタのｆＴの向上を
図ることができる。

［実施例コ 以下、本発明に係る半導体装置の製造方法を図面に基づ
いて説明する。

第１図は本実施例を適用して得られたバイポーラトラン
ジスタを示している。

同図において符号１はＰ型シリコンからなる半導体基板
を表わしており、この半導体基板１の主面にはＮ１型の
埋込層２が形成され、その上にはＮ−型のエピタキシャ
ル層４が形成されている。

そして、このエピタキシャル層４にはバイポーラトラン
ジスタのベース領域１０．１１およびエミツタ領域１７
となる拡散層が形成されている。ここで、エピタキシャ
ル層４の表面にはエミッタ形成領域に対応する部分に凹
部１５（第２図（Ｇ））が形成されており、その下側に
はエミッタ領域１７および真性ベース領域１１が位置し
ている。なお、凹部１５の内壁には絶縁膜からなるサイ
ドウオール３６ａが形成されている。

次に、本実施例の半導体装置の製造方法を第１図および
第２図（Ａ）〜（Ｊ）に基づいて説明する。

この実施例では、特に制限されないが、先ずＰ型シリコ
ンからなる半導体基板１上に酸化膜を形成してから、こ
の酸化膜の適当な位置に埋込拡散用パターンの穴を開け
、この酸化膜をマスクとして砒素もしくはアンチモン等
のＮ型不純物を熱拡散して部分的にＮ＋＋込層２を形成
する。

そして、上記酸化膜を除去してからチャンネルストッパ
用のＰ＋型拡散Ｎ３を形成し、その上に気相成長法によ
りＮ−型エピタキシャルＮ４を成長させ、その表面に酸
化膜（ＳｉＯ２）と窒化膜（Ｓｉ、Ｎ、）を形成する。

その後、ホトエツチングにより上記酸化膜と窒化膜を部
分的に除去し、これをマスクとして基板主面を少し削り
、熱酸化を行なって、比較的厚い素子間分離用の酸化膜
６を形成した後、窒化膜を取り除く。

それから、再び窒化膜等をマスクとしてコレクタ領域の
引上げ部となる部分にリン等のＮ型不純物の選択熱拡散
処理を行なってＮ＋型型数散層らなるコレクタ引上げ部
７を形成した後、酸化膜５と窒化膜８を全面的にデポジ
ションする。その後、バイポーラトランジスタのアクテ
ィブ領域を形成する。

以下、バイポーラトランジスタのアクティブ領域の製造
を中心に説明する。

上記のようにして窒化膜８を全面的にデポジションした
後、その表面にノンドープポリシリコン２９、酸化膜３
０および窒化膜３１を順次形成し、フォトレジストを塗
付して、光触刻法によって素子領域となる部分の上にエ
ミッタ情報を有するフォトレジスト被膜３２を形成する
。次に、このフォトレジスト３２をマスクとしてその直
下の窒化膜３１を選択的にエツチングし、上記フォトレ
ジスト被膜３２をマスクとしてボロン（Ｂ）をイオンイ
ンプランテーションする（第２図（Ａ））。

その後、フォトレジスト被膜３２を除去した後アニール
を施す。これにより、マスク外方部分がボロンドープポ
リシリコン２９ａ（ノンドープポリシリコン２９と区別
するため符号２９ａを用いる）となり、一方、マスク下
側にはそのままノンドープポリシリコン２９が残ること
になる（第１図参照）。

次いで、窒化膜３１をマスクにしてその下側の酸化膜３
０をエツチングする。このとき、第２図（Ｂ）の如くサ
イドエツチングが行なわれるようにする。その結果、マ
スクとなった窒化膜３１よりもひとまわり小さな酸化膜
３０が上記窒化膜３１の下側に残ることになる。

それからマスクとなった窒化膜３１を除去し、その下側
に位置した残部の酸化膜３０をマスクとしてヒドラジン
等によりノンドープポリシリコン２９のエツチングを行
なうことにより、その下側の窒化膜８の一部が露出して
、第２図（Ｃ）の状態になる。

その後、マスクとした上記酸化膜３０を除去してから、
露出する窒化膜８を、ノンドープポリシリコン２９とボ
ロンドープポリシリコン２９ａをマスクとしてエツチン
グした後、マスクとされたノンドープポリシリコン２９
を除去して第２図（Ｄ）の状態となる。

次いで、ノンドープポリシリコン３３を堆積させてアニ
ールを施す。すると、ボロンドープポリシリコン２９ａ
からの拡散が起こり、ノンドープポリシリコン３３はエ
ミッタ穴開口部を除いてボロンドープポリシリコン３３
ａに変じる。また、このときエピタキシャル層４内にボ
ロンの拡散が起こり、グラフトベース領域１０が形成さ
れる。

次いで、ヒドラジンを用いてノンドープポリシリコン３
３をエツチングした後、ベース引出し電極１２ｂ（第１
図）となるボロンドープポリシリコン２９ａ、３３ａを
エツチングする（第２図（Ｅ））。

その後、Ｐ型不純物であるボロンをイオンインプランテ
ーシゴンしてつなぎベースを形成する。

その後、熱酸化によってボロンドープポリシリコン１２
ｂの表面を酸化させて酸化膜３５を形成した後、これを
マスクとして開口部の内側の窒化膜８と酸化膜５をエツ
チングにより除去する（第２図（Ｆ））。

それから、ドライエツチングにより開口部１３の内側に
露出されたエピタキシャル層４の表面を適当な深さまで
削って凹部１５を形成する（第２図ＣＧ）”）。この場
合の凹部の薄さはつなぎベース部の深さよりも深くても
良い。

その後、表面を熱酸化させた後、さらにＣＶＤ法（化学
的気相成長法）によって酸化膜３６を形成する（第２図
（Ｈ））。但し、この工程は熱酸化膜またはＣＶＤ酸化
膜３６のいずれか一方でも良い。

そして、異方性のエツチングを行ない、凹部１５の内壁
に酸化膜３６からなるサイドウオール３６ａを形成する
（第２図（Ｉ））。

その後、再びポリシリコンを全面的にデポジションして
から、このポリシリコン１６ａに先ずＰ型不純物である
ボロン等打ち込んで拡散させてアニールを施して、真性
ベース領域１１を形成し。

さらに上記ボ１〕シリコン１６ａに砒素等のＮ型不純物
を打ち込んでアニールを施してエミッタ領域１７を形成
し、第２図（Ｊ）の状態となる。

その後、種々の工程を経て第１図の半導体装置が製造さ
れる。

上記実施例のような製造方法によれば、エミッタ領域１
７およびその直下の真性ベース領域１１が形成される部
分が、他の部分のエピタキシャル層４の主面よりも一段
低くなるように形成できるため、外部ベース領域１０と
Ｎ＋埋込層２との間のエピタキシャル層の厚みおよび真
性ベース領域１１とＮ＋埋込層２との間のエピタキシャ
ル層４の厚みを、凹部１５の深さを制御することにより
各々独立に決めてやることができる。

その結果、エピタキシャル層４を比較的厚く形成してお
くことによって、外部ベース領域１ｏからエピタキシャ
ル層４とＮ＋埋込層２との境界までの距離を大きくして
、ベース・コレクタ間の寄生容量を減らすことができる
とともに、凹部１５の深さを適当に設定することにより
、真性ベース領域１１からエピタキシャル層４とＮ＋埋
込＃２との境界までの距離を短くしてトランジスタのｆ
Ｔを向上させることができる。

つまり、上記のごとくＮ＋埋込層２から外部ベース領域
１０までの高さが高くなると、Ｎ＋埋込層２からの不純
物の沸き上がりによってエピタキシャル層４内の濃度が
表面から浅い位置はど薄くなるため、外部ベース領域１
０と接するエピタキシャル層４の濃度が下がり、空乏層
が拡がり易くなって接合容量が小さくなる。これによっ
て、ベース・コレクタ間の寄生容量が減少されてトラン
ジスタの動作速度が向上されるのである。

また、真性ベース領域１１の位置が低くされ、Ｎ＋埋込
層２からの高さが低くされたことにより真性ベース直下
のコレクタ濃度が高くなり、動作電流が大きくなるに従
って実質的なベース領域の拡がりが抑制されるため、電
流増加に伴うベース幅の増大が抑えられ、トランジスタ
のｆ’ｒが向上されるのである。

また、上記実施例の半導体装置の製造方法によれば、凹
部１５（第２図ＣＧ））の内側にサイドウオール３６ａ
を形成し、それをマスクとしてエミッタ領域１７を形成
するので、エミッタ領域１７を小さく形成できることに
なるので凹部１５を設けることの弊害は生じない。

第３図および第４図（Ａ）〜（Ｅ）には本発明に係る半
導体装置の製造方法の第２の実施例が示されている。

この実施例によって得られる半導体装置はコンベンショ
ナルトランジスタであって、この半導体装置では、第３
図に示すように半導体基板１の主面にＮ＋型の埋込Ｎ２
が形成され、その上にはＮ型のエピタキシャルＭ４が形
成されている。そして、このエピタキシャルＭ４にはバ
イポーラトランジスタのＰ型のベース領域１０．１１お
よびＮ型のエミッタ領域１７となる拡散層が形成されて
いる。ここで、エピタキシャル層４の表面にはエミッタ
形成領域に対応する部分に凹部１５（、第４図（Ｂ））
が形成されており、その下方にはエミッタ領域１７およ
び真性ベース領域１１が位置している。なお、凹部内壁
にはＩｆ！縁膜からなるサイドウオール３６ａが形成さ
れている。

次に、この半導体装置の製造方法を第３図および第４図
（Ａ）〜（Ｅ）を用いて説明する。

第４図（Ａ）はＮ″Ｖ型の埋込Ｍ２上に形成されたＮ−
型のエピタキシャル層４内にＰ型のベース領域１０を形
成し、エピタキシャル層４表面に形成された酸化膜４１
を形成した後の状態を示している。

この第４図（Ａ）の状態から、エミッタ穴開口のための
例えばフォトレジスト被膜４２を被着し、このフォトレ
ジスト被膜４２をマスクとしてその下側の酸化膜（Ｓｉ
Ｏ２）４１およびエミッタ形成領域のエピタキシャル層
４をドライエツチングによって削って凹部１５を形成す
る（第４図（Ｂ））。次いで、マスクとなったフォトレ
ジスト被膜４２を除去した後、第４図（Ｃ）に示すよう
に。

表面に熱酸化膜５１を形成し、さらにＣＶＤ法によって
酸化膜３６を形成する。次いで、異方性エツチングを行
い第４図（Ｄ）に示すように上記凹部１５の内側にサイ
ドウオール３６ａを形成する。

次いで、エミッタ電極用のノンドープポリシリコン１６
を堆積させ、該ポリシリコンにボロン等のＰ型不純物を
イオンインプランテーションしてアニールを施し、ベー
ス拡散を行なう。これによって真性ベース領域１１が形
成される。しかる後、砒素等のＮ型不純物をイオンイン
プランテーションしてアニールを施しエミッタ領域１７
を形成する（第４図（Ｅ））。

その後、エミッタポリシリコン１６のパターニングを行
う。その後、ベース穴開口部の形成を行ない種々の工程
を経て第３図の半導体装置を得る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、この方法はＮＰＮトランジスタに限らず、ＰＮ
Ｐトランジスタにも適用できる。

さらにＳＢＤダイオード、接合ダイオード、ＭＯＳ、Ｆ
ＥＴ、ヘテロジャンクショントランジスタ、エミッタポ
リシリコン電極のないバイポーラトランジスタ、シリサ
イドベースのバイポーラトランジスタ等のデバイスにも
本発明を適用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

即ち、埋込層上に形成されたエピタキシャル層における
エミッタ形成領域表面に凹部を形成した後その凹部下方
に真性ベース領域を形成すると共に、その凹部内壁に付
設された絶縁物からなるサイドウオールをマクスとして
凹部直下にエミッタ領域を形成するようにしているので
、外部ベース領域と埋込層との間のエピタキシャル層の
厚みおよび真性ベース領域と埋込層との間のエピタキシ
ャル層の厚みを、凹部の深さを制御することにより各々
独立に決めてやることができるという作用によって、そ
の結果、ベース・コレクタ間の寄生容量を減らすことが
できると共に、トランジスタのｆＴの向上を図ることが
できる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の第１の実
施例によって得られたバイポーラトランジスタの縦断面
図、 第２図は（Ａ）〜（Ｊ）は第１の実施例の半導体装置の
製造方法を示す工程図、 第３図は本発明に係る半導体装置の製造方法第２の実施
例によって得られたバイポーラトランジスタの縦断面図
、 第４図（Ａ）〜（Ｅ）は第２の実施例の半導体装置の製
造方法を示す工程図、 第５図は従来のバイポーラトランジスタの一例の縦断面
図である。 １・・・・半導体基板、２・・・・埋込層、４・・・・
エピタキシャル層。１０．１１・・・・ベース領域。 １５・・・・凹部、１７・・・・エミッタ領域、３６ａ
・・・・サイドワオール。 第 図 第 図 第 図 （ｃ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面に該半導体基板とは異なる導電型
   の埋込層を形成し、その上に該埋込層と同じ導電型のエ
   ピタキシャル層を形成するとともに、このエピタキシャ
   ル層にバイポーラトランジスタのベース領域およびエミ
   ッタ領域となる拡散層をそれぞれ形成するにあたり、上
   記エピタキシャル層におけるエミッタ形成領域表面に凹
   部を形成した後その凹部下方に真性ベース領域を形成す
   ると共に、上記凹部内壁に付設した絶縁物からなるサイ
   ドウォールをマスクとしてその凹部直下にエミッタ領域
   を形成するようにしたことを特徴とする半導体装置の製
   造方法。 ２、上記サイドウォールを上記真性ベース領域形成前に
   付設したことを特徴とする請求項１記載の半導体装置の
   製造方法。 ３、上記サイドウォールを熱酸化膜または化学的気相成
   長法によって形成された酸化膜により構成したことを特
   徴とする請求項１記載の半導体装置の製造方法。