JP2530784B2 - 自己整合エピタキシャル・ベ―ス・トランジスタの製造方法 - Google Patents
自己整合エピタキシャル・ベ―ス・トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、二重ポリシリコン堆積
技術を用いる非常に小さい集積バイポーラトランジスタ
の製作に関し、更に詳細には、低温エピタキシにより形
成される自己整合エピタキシャル・ベース・トランジス
タの製造方法に関する。
技術を用いる非常に小さい集積バイポーラトランジスタ
の製作に関し、更に詳細には、低温エピタキシにより形
成される自己整合エピタキシャル・ベース・トランジス
タの製造方法に関する。
【０００２】
【従来技術】半導体技術の現在の傾向は、高速低消費電
力の装置を非常に大規模に集積することに向かってい
る。これを行うには、一層浅いしかも水平方向の幾何学
的構成の少ない垂直接合構造を作ることにより装置を可
能な限り小さくすることが不可欠である。精密な浅い接
合プロファイルは、ドーパント種のイオン注入とそれに
続く熱サイクルによるアニーリングとにより達成され
る。装置の水平方向の幾何学的構成は、利用可能なリト
グラフ用具により大幅に異なる。Davidson等に与えられ
た米国特許第３，９２９，５２８号は、各種選択エッチ
ングおよび堆積の技法を使用して装置領域を画定する伝
統的な非自己整合プロセスを開示している。Davidson等
は、更に処理を進めるのに充分平面的な表面を得るのに
Ｐ+エッチストップ層の使用を目指している。しかし、D
avidson等は、Ｐ+エッチストップ層はアニーリング中に
外方拡散のため好ましくない効果を生ずることを示し、
この問題をアニーリング前に研磨またはエッチングによ
り層を完全に除去することにより解決しようとしてい
る。
力の装置を非常に大規模に集積することに向かってい
る。これを行うには、一層浅いしかも水平方向の幾何学
的構成の少ない垂直接合構造を作ることにより装置を可
能な限り小さくすることが不可欠である。精密な浅い接
合プロファイルは、ドーパント種のイオン注入とそれに
続く熱サイクルによるアニーリングとにより達成され
る。装置の水平方向の幾何学的構成は、利用可能なリト
グラフ用具により大幅に異なる。Davidson等に与えられ
た米国特許第３，９２９，５２８号は、各種選択エッチ
ングおよび堆積の技法を使用して装置領域を画定する伝
統的な非自己整合プロセスを開示している。Davidson等
は、更に処理を進めるのに充分平面的な表面を得るのに
Ｐ+エッチストップ層の使用を目指している。しかし、D
avidson等は、Ｐ+エッチストップ層はアニーリング中に
外方拡散のため好ましくない効果を生ずることを示し、
この問題をアニーリング前に研磨またはエッチングによ
り層を完全に除去することにより解決しようとしてい
る。
【０００３】所定のリソグラフィの制約内で、自己整合
プロセスを使用すれば装置の性能を大幅に改善すること
ができる。自己整合ポリシリコンベースの使用は、ポリ
シリコンベース接触へのエミッタ注入の自己位置合わせ
を可能とし、ベース接触を装置のベース区域からポリシ
リコンへ移動させ、かくして装置のベース面積を減らす
ことができるという点で強力な手法である。高性能バイ
ポーラトランジスタの伝統的な自己整合外因性ベース領
域について記している従来技術の特許の例は、米国特許
第４，３８１，９５３号、 第４，３３８，６６２号、
第４，６４１，４１６号、および第４，７０３，５５４
号である。
プロセスを使用すれば装置の性能を大幅に改善すること
ができる。自己整合ポリシリコンベースの使用は、ポリ
シリコンベース接触へのエミッタ注入の自己位置合わせ
を可能とし、ベース接触を装置のベース区域からポリシ
リコンへ移動させ、かくして装置のベース面積を減らす
ことができるという点で強力な手法である。高性能バイ
ポーラトランジスタの伝統的な自己整合外因性ベース領
域について記している従来技術の特許の例は、米国特許
第４，３８１，９５３号、 第４，３３８，６６２号、
第４，６４１，４１６号、および第４，７０３，５５４
号である。
【０００４】半導体技術における更に他の傾向は、典型
的には超高真空化学気相付着（ＵＨＶ／ＣＶＤ）プロセ
スで行われる低温エピタキシ（ＬＴＥ）の使用である。
ＬＴＥの使用は、エピタキシャル層を低温で堆積させ、
これにより浅いベースプロファイルを維持でき、またイ
オン注入法では不可能なＳｉＧｅのような化学物半導層
の堆積が可能であるという点で、非常に有利である。
的には超高真空化学気相付着（ＵＨＶ／ＣＶＤ）プロセ
スで行われる低温エピタキシ（ＬＴＥ）の使用である。
ＬＴＥの使用は、エピタキシャル層を低温で堆積させ、
これにより浅いベースプロファイルを維持でき、またイ
オン注入法では不可能なＳｉＧｅのような化学物半導層
の堆積が可能であるという点で、非常に有利である。
【０００５】数種の異なる形式の自己整合ベースプロセ
スが開発されている。一つの形式は、外因性ベースをポ
リシリコンから形成し、エミッタを注入によって作る単
独ポリシリコンプロセスである。第２は、外因性ベース
とエミッタとを共にポリシリコンから形成する２重ポリ
シリコン層プロセスである。両プロセスともその長所お
よび短所を備えており、プロセスの選択は、形成するト
ランジスタの以降の末端利用法によって決まる。
スが開発されている。一つの形式は、外因性ベースをポ
リシリコンから形成し、エミッタを注入によって作る単
独ポリシリコンプロセスである。第２は、外因性ベース
とエミッタとを共にポリシリコンから形成する２重ポリ
シリコン層プロセスである。両プロセスともその長所お
よび短所を備えており、プロセスの選択は、形成するト
ランジスタの以降の末端利用法によって決まる。
【０００６】バイポーラトランジスタの製作に当たって
は、２重ポリシリコン自己整合装置を製作するのにＬＴ
Ｅプロセスを使用するのが有利である。しかし、２重ポ
リシリコン技術にＬＴＥを使用しようとすると、堆積が
選択的でなく、自己整合装置を製作するのが困難になる
ため、問題が生ずる。エピタキシャルベース・バイポー
ラトランジスタの形成時に、外因性ベーススタックの形
成後にＬＴＥベース層の堆積を行えば、側壁後ベース法
および高圧酸化（ＨＩＰＯＸ）除去法を含む幾つかの方
法が研究されている。しかし、これらの方法は、これら
二つの方法が成功するか否かが特定の拡散および酸化の
工程によって大きく左右されるため、ＳｉＧｅベースト
ランジスタのようなヘテロ接合バイポーラトランジスタ
の形成に向かう最近の傾向には不適当である。外因性ベ
ーススタックの前にＬＴＥベース層を堆積することは、
ポリシリコンスタックをパターニングする際真性ベース
エッチストップが無いため、これまでは不可能であっ
た。したがって、最小限の変更で２重ポリシリコン自己
整合プロセス技術を使用してホモ接合ベースおよびヘテ
ロ接合ベースの両トランジスタに適するＬＴＥベースト
ランジスタを形成する方法の必要性が存在する。
は、２重ポリシリコン自己整合装置を製作するのにＬＴ
Ｅプロセスを使用するのが有利である。しかし、２重ポ
リシリコン技術にＬＴＥを使用しようとすると、堆積が
選択的でなく、自己整合装置を製作するのが困難になる
ため、問題が生ずる。エピタキシャルベース・バイポー
ラトランジスタの形成時に、外因性ベーススタックの形
成後にＬＴＥベース層の堆積を行えば、側壁後ベース法
および高圧酸化（ＨＩＰＯＸ）除去法を含む幾つかの方
法が研究されている。しかし、これらの方法は、これら
二つの方法が成功するか否かが特定の拡散および酸化の
工程によって大きく左右されるため、ＳｉＧｅベースト
ランジスタのようなヘテロ接合バイポーラトランジスタ
の形成に向かう最近の傾向には不適当である。外因性ベ
ーススタックの前にＬＴＥベース層を堆積することは、
ポリシリコンスタックをパターニングする際真性ベース
エッチストップが無いため、これまでは不可能であっ
た。したがって、最小限の変更で２重ポリシリコン自己
整合プロセス技術を使用してホモ接合ベースおよびヘテ
ロ接合ベースの両トランジスタに適するＬＴＥベースト
ランジスタを形成する方法の必要性が存在する。
【０００７】
【発明が解決しようとする課題】本発明は、低温エピタ
キシにより自己整合エピタキシャル・ベース・トランジ
スタを製造する方法を提供することを目的とする。
キシにより自己整合エピタキシャル・ベース・トランジ
スタを製造する方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、ベース層を形
成するのに低温エピタキシを使用する２重ポリシリコン
式プロセスにより自己整合エピタキシャルベーストラン
ジスタを形成する方法を目指している。本発明は、導電
性エッチストップ及びトランジスタの外因性ベースをド
ープする拡散源の両者の作用をする薄い非常に濃密にド
ープされたＬＴＥ層を利用する。薄い非常に濃密にドー
プされたＬＴＥ層は、エミッタ窓の形成時にエッチスト
ップとして作用する。導電性エッチストップ層は、エミ
ッタ窓から選択的に除去されるだけでよい。何故なら、
残りの部分は、真性ベースを外因性ベースに接触させる
導電層だからである。
成するのに低温エピタキシを使用する２重ポリシリコン
式プロセスにより自己整合エピタキシャルベーストラン
ジスタを形成する方法を目指している。本発明は、導電
性エッチストップ及びトランジスタの外因性ベースをド
ープする拡散源の両者の作用をする薄い非常に濃密にド
ープされたＬＴＥ層を利用する。薄い非常に濃密にドー
プされたＬＴＥ層は、エミッタ窓の形成時にエッチスト
ップとして作用する。導電性エッチストップ層は、エミ
ッタ窓から選択的に除去されるだけでよい。何故なら、
残りの部分は、真性ベースを外因性ベースに接触させる
導電層だからである。
【０００９】本発明の方法は、ＬＴＥにより半導体基板
上にドープ半導体のベース層を堆積し、直後にＬＴＥに
より導電性エッチストップ層を形成する半導体の非常に
薄い、非常に濃密にドープされた層を堆積することを含
む。未ドープ多結晶性半導体の層を導電性エッチストッ
プ層の上に堆積し、次いでイオン注入する。１層以上の
絶縁材料を堆積し、非常に方向性のある反応性イオンエ
ッチング（ＲＩＥ）を用いて構造をパターニングし、エ
ミッタ窓を形成する。ＲＩＥは、エッチストップ層に到
達する前に停止して未ドープの多結晶層の薄い層を残す
時間調節エッチングである。エミッタ窓に露出している
未ドープ多結晶層の残部は、水酸化カリウム（ＫＯＨ）
溶液により選択的に除去される。エッチストップ層が濃
密にドープされていることにより層がエッチングされる
のが効果的に防止される。濃密にドープされている材料
のエッチング速度は未ドープ半導体よりはるかに小さい
からである。エミッタ窓に露出している導電性エッチス
トップ層の部分を次に選択的に酸化してその層を効果的
に除去する。濃密にドープした半導体の酸化速度は濃密
にはドープされていないベース層よりはるかに速いので
酸化は選択的に行われる。その後、伝統的な２重ポリシ
リコン法を続行してエミッタ窓内に絶縁物側壁およびエ
ミッタ領域を形成する。次に構造体をアニーリングし、
その期間中、薄い濃密にドープされた層は、外因性ベー
スに対する別のドーパンド源として作用し、トランジス
タの真性ベースと外因性ベースとの間に導電性接点を残
す。自己整合エピタキシャル・ベース・トランジスタを
製造する方法は、下記の工程で行われ、本実施例に対応
する参照番号を（）に示す。（ａ）第１導電型にドープ
されているコレクタ領域（１１）を画定する浅い（１
８）、および深い（１４、１６）溝分離領域を有する基
板構造上に、第２導電型にドープされているエピタキシ
ャル半導体の真性ベース層（２２）を堆積する。（ｂ）
前記真性ベース層（２２）上に、前記真性ベース層より
薄い、第２導電型に濃密にドープされているエピタキシ
ャル半導体の導電性エッチストップ層（２４）を堆積す
る。（ｃ）前記導電性エッチストップ層（２４）上に、
未ドープのポリシリコンの 外因性ベース層（２６）を堆
積し、前記第２導電型のドーパントを前記外因性ベース
層の上面に注入する（２８）。（ｄ）前記外因性ベース
層（２６）上に絶縁層（３０、３２）を堆積する。
（ｅ）前記絶縁層（３０、３２）および前記外因性ベー
ス層（２６）の一部を垂直に貫くエミッタ窓（３４）を
形成する。（ｆ）前記エミッタ窓（３４）内部の前記外
因性ベース層（２６）の残部（３６）を選択的に除去す
る。（ｇ）前記エミッタ窓（３４）内部の前記導電性エ
ッチストップ層部分（４０）を選択的に酸化すると共
に、前記側壁によって取り囲まれた、前記真性ベース層
の表面部分を露出させる。（ｈ）前記エミッタ窓（３
４）内部に絶縁物の側壁（４２、４４）を形成する。
（ｉ）前記エミッタ窓（３４）内部に、前記第１導電型
にドープされているポリシリコン（４６）を堆積してエ
ミッタ領域を形成する。（ｊ）前記濃密にドープされて
いる導電性エッチストップ層（２４）から前記未ドープ
の外因性ベース層（２６）へ、および前記外因性ベース
層（２６）の前記上面から前記未ドープの外因性ベース
層（２６）へ前記第２導電型のドーパントを浸透させ
る。
上にドープ半導体のベース層を堆積し、直後にＬＴＥに
より導電性エッチストップ層を形成する半導体の非常に
薄い、非常に濃密にドープされた層を堆積することを含
む。未ドープ多結晶性半導体の層を導電性エッチストッ
プ層の上に堆積し、次いでイオン注入する。１層以上の
絶縁材料を堆積し、非常に方向性のある反応性イオンエ
ッチング（ＲＩＥ）を用いて構造をパターニングし、エ
ミッタ窓を形成する。ＲＩＥは、エッチストップ層に到
達する前に停止して未ドープの多結晶層の薄い層を残す
時間調節エッチングである。エミッタ窓に露出している
未ドープ多結晶層の残部は、水酸化カリウム（ＫＯＨ）
溶液により選択的に除去される。エッチストップ層が濃
密にドープされていることにより層がエッチングされる
のが効果的に防止される。濃密にドープされている材料
のエッチング速度は未ドープ半導体よりはるかに小さい
からである。エミッタ窓に露出している導電性エッチス
トップ層の部分を次に選択的に酸化してその層を効果的
に除去する。濃密にドープした半導体の酸化速度は濃密
にはドープされていないベース層よりはるかに速いので
酸化は選択的に行われる。その後、伝統的な２重ポリシ
リコン法を続行してエミッタ窓内に絶縁物側壁およびエ
ミッタ領域を形成する。次に構造体をアニーリングし、
その期間中、薄い濃密にドープされた層は、外因性ベー
スに対する別のドーパンド源として作用し、トランジス
タの真性ベースと外因性ベースとの間に導電性接点を残
す。自己整合エピタキシャル・ベース・トランジスタを
製造する方法は、下記の工程で行われ、本実施例に対応
する参照番号を（）に示す。（ａ）第１導電型にドープ
されているコレクタ領域（１１）を画定する浅い（１
８）、および深い（１４、１６）溝分離領域を有する基
板構造上に、第２導電型にドープされているエピタキシ
ャル半導体の真性ベース層（２２）を堆積する。（ｂ）
前記真性ベース層（２２）上に、前記真性ベース層より
薄い、第２導電型に濃密にドープされているエピタキシ
ャル半導体の導電性エッチストップ層（２４）を堆積す
る。（ｃ）前記導電性エッチストップ層（２４）上に、
未ドープのポリシリコンの 外因性ベース層（２６）を堆
積し、前記第２導電型のドーパントを前記外因性ベース
層の上面に注入する（２８）。（ｄ）前記外因性ベース
層（２６）上に絶縁層（３０、３２）を堆積する。
（ｅ）前記絶縁層（３０、３２）および前記外因性ベー
ス層（２６）の一部を垂直に貫くエミッタ窓（３４）を
形成する。（ｆ）前記エミッタ窓（３４）内部の前記外
因性ベース層（２６）の残部（３６）を選択的に除去す
る。（ｇ）前記エミッタ窓（３４）内部の前記導電性エ
ッチストップ層部分（４０）を選択的に酸化すると共
に、前記側壁によって取り囲まれた、前記真性ベース層
の表面部分を露出させる。（ｈ）前記エミッタ窓（３
４）内部に絶縁物の側壁（４２、４４）を形成する。
（ｉ）前記エミッタ窓（３４）内部に、前記第１導電型
にドープされているポリシリコン（４６）を堆積してエ
ミッタ領域を形成する。（ｊ）前記濃密にドープされて
いる導電性エッチストップ層（２４）から前記未ドープ
の外因性ベース層（２６）へ、および前記外因性ベース
層（２６）の前記上面から前記未ドープの外因性ベース
層（２６）へ前記第２導電型のドーパントを浸透させ
る。
【００１０】
【実施例】本発明によれば、自己整合エピタキシャル・
ベース・トランジスタが２重ポリシリコン半導体プロセ
ス技術を用いて形成される。図面を参照して、図１〜図
１０を本発明の自己整合エピタキシャル・ベース・トラ
ンジスタの製作の各種工程と関連して説明することにす
る。プロセスをＮＰＮトランジスタの形成と関連して説
明することにするが、本発明の特徴はＰＮＰトランジス
タの形成にも適応することができることを理解すべきで
ある。フォトレジスト材料を塗布し、露光し、現像して
層をマスクする所要パターンを形成することに関連する
伝統的な各種プロセスをここでは特別に説明しないが当
技術では周知であることも理解すべきである。その上、
本発明は、既知であり且つＬＴＥが５００から７００℃
の間の温度範囲で、好ましくは５５０〜６５０℃の範囲
で行われるエピタキシャルプロセスであることを示す以
外にここでは特別に説明しない低温エピタキシ（ＬＴ
Ｅ）および低圧化学気相付着（ＬＰＣＶＤ）のようなエ
ピタキシャル堆積技法の最近の進歩を利用することを考
えている。その他に、本発明は半導体材料としてシリコ
ンを使用することによっても説明されるが、他の適切な
半導体材料を利用することができる。更に、米国特許第
４，３８１，９５３号に述べられているような伝統的な
２重ポリシリコン処理技術をも参照することにする。加
えて、本発明の図解実施例の形成に際して層の種々な厚
さについて述べるが、厚さは相対的なものであり、本発
明の方法により形成されるトランジスタの用途によって
決まることを理解すべきである。
ベース・トランジスタが２重ポリシリコン半導体プロセ
ス技術を用いて形成される。図面を参照して、図１〜図
１０を本発明の自己整合エピタキシャル・ベース・トラ
ンジスタの製作の各種工程と関連して説明することにす
る。プロセスをＮＰＮトランジスタの形成と関連して説
明することにするが、本発明の特徴はＰＮＰトランジス
タの形成にも適応することができることを理解すべきで
ある。フォトレジスト材料を塗布し、露光し、現像して
層をマスクする所要パターンを形成することに関連する
伝統的な各種プロセスをここでは特別に説明しないが当
技術では周知であることも理解すべきである。その上、
本発明は、既知であり且つＬＴＥが５００から７００℃
の間の温度範囲で、好ましくは５５０〜６５０℃の範囲
で行われるエピタキシャルプロセスであることを示す以
外にここでは特別に説明しない低温エピタキシ（ＬＴ
Ｅ）および低圧化学気相付着（ＬＰＣＶＤ）のようなエ
ピタキシャル堆積技法の最近の進歩を利用することを考
えている。その他に、本発明は半導体材料としてシリコ
ンを使用することによっても説明されるが、他の適切な
半導体材料を利用することができる。更に、米国特許第
４，３８１，９５３号に述べられているような伝統的な
２重ポリシリコン処理技術をも参照することにする。加
えて、本発明の図解実施例の形成に際して層の種々な厚
さについて述べるが、厚さは相対的なものであり、本発
明の方法により形成されるトランジスタの用途によって
決まることを理解すべきである。
【００１１】図１を参照すると、単結晶シリコンのＰ型
基板１０を示してあるが、基板１０には、濃密にドープ
されたＮ型サブコレクタ領域１２を形成する。不純物は
適切なＮ型不純物ならどんなものでもよく（たとえば砒
素）、どんな適切な手法、たとえば、拡散またはイオン
注入、によっても基板に導入することができる。軽くド
ープされたＮ型シリコンの層を層１２の上に堆積してコ
レクタ領域１１を形成する。伝統的な周知の処理技法を
用いて深い溝分離領域１４および１６、および浅い溝分
離領域１８を形成する。深い溝分離領域を使用して形成
する領域をウェーハ上の他の装置から分離し、一方浅い
溝分離領域を使用してコレクタ到達貫通領域をトランジ
スタのベース領域から分離する。図１に示す構造は、実
質上平面の表面を備えており、これが本発明の方法の出
発点である。
基板１０を示してあるが、基板１０には、濃密にドープ
されたＮ型サブコレクタ領域１２を形成する。不純物は
適切なＮ型不純物ならどんなものでもよく（たとえば砒
素）、どんな適切な手法、たとえば、拡散またはイオン
注入、によっても基板に導入することができる。軽くド
ープされたＮ型シリコンの層を層１２の上に堆積してコ
レクタ領域１１を形成する。伝統的な周知の処理技法を
用いて深い溝分離領域１４および１６、および浅い溝分
離領域１８を形成する。深い溝分離領域を使用して形成
する領域をウェーハ上の他の装置から分離し、一方浅い
溝分離領域を使用してコレクタ到達貫通領域をトランジ
スタのベース領域から分離する。図１に示す構造は、実
質上平面の表面を備えており、これが本発明の方法の出
発点である。
【００１２】図２に示すように、シリコンのベース層２
２は、ＵＨＶ／ＣＶＤにより表面２０の上にエピタキシ
ャル的に堆積される。周知のとおり、シリコン領域１２
の上では単結晶シリコンが形成され、分離領域の上には
多結晶シリコンが形成される。ベース層２２は、そのま
まＰ型にドープされ、典型的には１０17〜１０19ｃｍ-3
の範囲にある。層２２は、低温エピタキシ（ＬＴＥ）プ
ロセスを用いて堆積される。層２２の堆積に続いて直ち
にポリシリコン２４の非常に薄い濃密にドープされた
（Ｐ++）層をＬＴＥにより堆積する。層２４は、典型的
にはキャリア濃度１０21ｃｍ-3以上に堆積される。層２
２は５０ｎｍの厚さの範囲に堆積することができ、層２
４は１０ないし２０ｎｍの厚さの範囲に堆積することが
できる。層２２および２４の堆積は、層２２が所要の厚
さに達してからドーパントのレベルを突然に上げる単一
堆積プロセスで行うことができる。
２は、ＵＨＶ／ＣＶＤにより表面２０の上にエピタキシ
ャル的に堆積される。周知のとおり、シリコン領域１２
の上では単結晶シリコンが形成され、分離領域の上には
多結晶シリコンが形成される。ベース層２２は、そのま
まＰ型にドープされ、典型的には１０17〜１０19ｃｍ-3
の範囲にある。層２２は、低温エピタキシ（ＬＴＥ）プ
ロセスを用いて堆積される。層２２の堆積に続いて直ち
にポリシリコン２４の非常に薄い濃密にドープされた
（Ｐ++）層をＬＴＥにより堆積する。層２４は、典型的
にはキャリア濃度１０21ｃｍ-3以上に堆積される。層２
２は５０ｎｍの厚さの範囲に堆積することができ、層２
４は１０ないし２０ｎｍの厚さの範囲に堆積することが
できる。層２２および２４の堆積は、層２２が所要の厚
さに達してからドーパントのレベルを突然に上げる単一
堆積プロセスで行うことができる。
【００１３】図３に示すように、未ドープポリシリコン
２６の層が典型的にはＬＰＣＶＤによりエピタキシャル
的に堆積される。層２６の厚さは典型的には約１８０ｎ
ｍの範囲にある。層２６には既知の注入の技法を用いて
硼素イオンが注入される。硼素の注入を２８で示してあ
る。
２６の層が典型的にはＬＰＣＶＤによりエピタキシャル
的に堆積される。層２６の厚さは典型的には約１８０ｎ
ｍの範囲にある。層２６には既知の注入の技法を用いて
硼素イオンが注入される。硼素の注入を２８で示してあ
る。
【００１４】次に、１層以上の絶縁材料を層２６の上に
堆積する。図４に示すように、典型的には酸化物３０の
第１の層を層２８の上に堆積してから窒化物の層３２を
堆積する。層３０および３２は、周知の湿式または乾式
の堆積プロセスのいずれによっても堆積することができ
る。層３０は典型的には１００ｎｍの厚さの範囲とする
ことができ、層３２は、典型的には８０ｎｍの厚さの範
囲とすることができる。
堆積する。図４に示すように、典型的には酸化物３０の
第１の層を層２８の上に堆積してから窒化物の層３２を
堆積する。層３０および３２は、周知の湿式または乾式
の堆積プロセスのいずれによっても堆積することができ
る。層３０は典型的には１００ｎｍの厚さの範囲とする
ことができ、層３２は、典型的には８０ｎｍの厚さの範
囲とすることができる。
【００１５】その後、ウェーハを典型的には非常に方向
性のある反応性イオンエッチング（ＲＩＥ）を用いてパ
ターニングして図５に示すようにエミッタ窓３４を形成
する。この工程中ベース層２２をエッチングしてはなら
ず、したがってエッチングは、層２６の中へのエッチン
グの深さが層２４の上方数十ナノメートルになるように
時間調節されている。層２６のこの残りの部分３６は、
エッチストップ許容差となるので、最悪の場合層２４の
一部がエッチングされることになるが、層２２はエッチ
されない。
性のある反応性イオンエッチング（ＲＩＥ）を用いてパ
ターニングして図５に示すようにエミッタ窓３４を形成
する。この工程中ベース層２２をエッチングしてはなら
ず、したがってエッチングは、層２６の中へのエッチン
グの深さが層２４の上方数十ナノメートルになるように
時間調節されている。層２６のこの残りの部分３６は、
エッチストップ許容差となるので、最悪の場合層２４の
一部がエッチングされることになるが、層２２はエッチ
されない。
【００１６】図６は、非常に薄い窒化物層３８を層３
２、およびエミッタ窓３４の側壁および下壁の上に連続
して堆積する随意選択の工程を示す。薄い窒化物層３８
は、トランジスタを更に処理する間エミッタ窓の側壁の
完全性を保存するように働く。窒化物層３８の厚さは、
５ないし１００ｎｍの範囲ならどこにあってもよい。上
に述べたとおり、この工程は随意選択のものであり、ト
ランジスタの特定の用途のために極端な正確さが必要な
場合にのみ必要となる。
２、およびエミッタ窓３４の側壁および下壁の上に連続
して堆積する随意選択の工程を示す。薄い窒化物層３８
は、トランジスタを更に処理する間エミッタ窓の側壁の
完全性を保存するように働く。窒化物層３８の厚さは、
５ないし１００ｎｍの範囲ならどこにあってもよい。上
に述べたとおり、この工程は随意選択のものであり、ト
ランジスタの特定の用途のために極端な正確さが必要な
場合にのみ必要となる。
【００１７】図７を参照すると、エミッタ窓を形成して
から、層２６のエッチストップ許容差領域３６が水酸化
カリウム（ＫＯＨ）溶液エッチングにより選択的に除去
されている。ＫＯＨエッチングは、未ドープポリシリコ
ンのエッチング速度は濃密にドープされたシリコンより
はるかに大きいので層２４がＫＯＨ溶液によって選択的
にエッチングされることはないという層２４のエッチン
グ選択性を活用している。
から、層２６のエッチストップ許容差領域３６が水酸化
カリウム（ＫＯＨ）溶液エッチングにより選択的に除去
されている。ＫＯＨエッチングは、未ドープポリシリコ
ンのエッチング速度は濃密にドープされたシリコンより
はるかに大きいので層２４がＫＯＨ溶液によって選択的
にエッチングされることはないという層２４のエッチン
グ選択性を活用している。
【００１８】本発明の方法による次の工程では、図８に
示すように、エミッタ窓３４の直下の層２４の部分４０
を熱酸化により酸化して選択的に除去する。部分４０
は、濃密にドープされた層の酸化速度が大きくなってい
るため選択的に酸化することができる。濃密にドープさ
れた層２４は少なくドープされたシリコン層２２より約
１０倍速く酸化される。酸化によるエミッタ窓３４の下
の層２４の効果的な除去により層２４が層２６の下に残
る。層２６はトランジスタの外因性ベースを形成し、以
下に更に説明するように、層２４の残り部分は、トラン
ジスタの外因性ベースと真性ベースとの間の導電接触と
して、また外因性ベースの付加ドーパント源として働
く。Ｐ型ドーパントの部分も熱酸化工程中層２６の中に
拡散する。
示すように、エミッタ窓３４の直下の層２４の部分４０
を熱酸化により酸化して選択的に除去する。部分４０
は、濃密にドープされた層の酸化速度が大きくなってい
るため選択的に酸化することができる。濃密にドープさ
れた層２４は少なくドープされたシリコン層２２より約
１０倍速く酸化される。酸化によるエミッタ窓３４の下
の層２４の効果的な除去により層２４が層２６の下に残
る。層２６はトランジスタの外因性ベースを形成し、以
下に更に説明するように、層２４の残り部分は、トラン
ジスタの外因性ベースと真性ベースとの間の導電接触と
して、また外因性ベースの付加ドーパント源として働
く。Ｐ型ドーパントの部分も熱酸化工程中層２６の中に
拡散する。
【００１９】この点で、伝統的な２重ポリシリコン処理
技法を使用して酸化物側壁４２および窒化物側壁４４を
形成し、Ｎ型ドープポリシリコン領域４６を堆積する。
先に述べたとおり、周知のフォトリソグラフィ式マスキ
ングおよびエッチングの工程を利用して側壁およびエミ
ッタ領域を形成するのでここでは説明する必要がない。
次に図９のようにウェーハに熱サイクルを加えてベース
層２２の一部分にエミッタ領域４８を外方拡散させ、硼
素注入２８を層２６全体に浸透させ、砒素をエミッタ領
域に浸透させる。この熱サイクルの期間中、層２４のＰ
++ドーパントは層２６にも浸透するので付加的Ｐ+源と
して働く。
技法を使用して酸化物側壁４２および窒化物側壁４４を
形成し、Ｎ型ドープポリシリコン領域４６を堆積する。
先に述べたとおり、周知のフォトリソグラフィ式マスキ
ングおよびエッチングの工程を利用して側壁およびエミ
ッタ領域を形成するのでここでは説明する必要がない。
次に図９のようにウェーハに熱サイクルを加えてベース
層２２の一部分にエミッタ領域４８を外方拡散させ、硼
素注入２８を層２６全体に浸透させ、砒素をエミッタ領
域に浸透させる。この熱サイクルの期間中、層２４のＰ
++ドーパントは層２６にも浸透するので付加的Ｐ+源と
して働く。
【００２０】図１０に示すように、その後で、伝統的な
フォトリソグラフィ式マスキングおよびエッチングの工
程を利用してベース５４との金属接点５０およびコレク
タ５６との金属接点５２を形成する。このようにして、
ＮＰＮトランジスタが、自己整合エピタキシャル外因性
ベース２６、およびエミッタ４８とコレクタ５６との間
にはさまれた真性ベース５４を備えて形成される。層２
４は、真性ベース５４と外因性ベース２６との間の導電
接点として働く。
フォトリソグラフィ式マスキングおよびエッチングの工
程を利用してベース５４との金属接点５０およびコレク
タ５６との金属接点５２を形成する。このようにして、
ＮＰＮトランジスタが、自己整合エピタキシャル外因性
ベース２６、およびエミッタ４８とコレクタ５６との間
にはさまれた真性ベース５４を備えて形成される。層２
４は、真性ベース５４と外因性ベース２６との間の導電
接点として働く。
【００２１】図１０に示すトランジスタを形成するにあ
たり、浅い分離領域１８の縁に充分な硼素ドーピングを
供給しなければならないことを理解するべきである。外
因性ベーススタックの形成前に非選択的エピタキシャル
ベース層を堆積すれば、分離領域の隅に良好なドーピン
グ行われ、漏れ径路のできる可能性が除去される。濃密
にドープされた層２４により、外因性ベース２６と真性
ベース５４との間により良好なリンクが設けられるた
め、エミッタ開口に対する被覆層は実質上必要ない。そ
れ故、活性デバイスの全面積は、エミッタ窓の最小寸
法、および最悪の場合の被覆層を足した面積に限定する
ことができる。２重ポリシリコンプロセスと非選択的Ｌ
ＴＥベースとの使用を組み合わせているため、エミッタ
開口側壁の内縁と分離領域の内縁との間の水平間隔であ
る最悪の場合の被覆層は、０．２μｍ程度の低さにする
ことができる。エミッタ開口は、側壁の幅によって最小
寸法よりだんだんと小さくすることができる。
たり、浅い分離領域１８の縁に充分な硼素ドーピングを
供給しなければならないことを理解するべきである。外
因性ベーススタックの形成前に非選択的エピタキシャル
ベース層を堆積すれば、分離領域の隅に良好なドーピン
グ行われ、漏れ径路のできる可能性が除去される。濃密
にドープされた層２４により、外因性ベース２６と真性
ベース５４との間により良好なリンクが設けられるた
め、エミッタ開口に対する被覆層は実質上必要ない。そ
れ故、活性デバイスの全面積は、エミッタ窓の最小寸
法、および最悪の場合の被覆層を足した面積に限定する
ことができる。２重ポリシリコンプロセスと非選択的Ｌ
ＴＥベースとの使用を組み合わせているため、エミッタ
開口側壁の内縁と分離領域の内縁との間の水平間隔であ
る最悪の場合の被覆層は、０．２μｍ程度の低さにする
ことができる。エミッタ開口は、側壁の幅によって最小
寸法よりだんだんと小さくすることができる。
【００２２】
【発明の効果】本発明は、非常に濃密にドープしたＬＴ
Ｅの二つの特有の性質、すなわち、ＫＯＨ溶液のエッチ
ング選択性、および非常に低温で増大する酸化速度を利
用する導電性エッチストップを提供する。本発明により
極小の大きさの自己整合２重ポリシリコントランジスタ
の製作ができる。加えて、本発明は、ベース層２２とし
てシリコン・ゲルマニウム（ＳｉＧｅ）の化合物半導体
を利用するヘテロ接合バイポーラトランジスタの形成に
良く適している。これはＳｉＧｅの堆積に適している非
選択的エピタキシャルベース層のＬＴＥによる早期堆積
により可能になっている。コレクタ層１２は、シリコン
であり、エミッタ領域４６は、ポリシリコンであり、こ
れによりヘテロ接合バイポーラトランジスタが形成され
る。
Ｅの二つの特有の性質、すなわち、ＫＯＨ溶液のエッチ
ング選択性、および非常に低温で増大する酸化速度を利
用する導電性エッチストップを提供する。本発明により
極小の大きさの自己整合２重ポリシリコントランジスタ
の製作ができる。加えて、本発明は、ベース層２２とし
てシリコン・ゲルマニウム（ＳｉＧｅ）の化合物半導体
を利用するヘテロ接合バイポーラトランジスタの形成に
良く適している。これはＳｉＧｅの堆積に適している非
選択的エピタキシャルベース層のＬＴＥによる早期堆積
により可能になっている。コレクタ層１２は、シリコン
であり、エミッタ領域４６は、ポリシリコンであり、こ
れによりヘテロ接合バイポーラトランジスタが形成され
る。
【図１】濃密にドープされたＮ型サブコレクタ領域１２
を有する単結晶シリコンの基板１０を示す。
を有する単結晶シリコンの基板１０を示す。
【図２】表面２０の上にエピタキシャル的に堆積された
ベース層２２を有する図１の構造体の断面を示す。
ベース層２２を有する図１の構造体の断面を示す。
【図３】ＬＰＣＶＤによってエピタキシャル的にドープ
された未ドープポリシリコンの層２６を有する図２の構
造体の断面を示す。
された未ドープポリシリコンの層２６を有する図２の構
造体の断面を示す。
【図４】層２８の上に堆積された酸化物層３０、およ
び、更にその上に堆積された窒化物層３２を有する図３
の構造体の断面を示す。
び、更にその上に堆積された窒化物層３２を有する図３
の構造体の断面を示す。
【図５】反応性イオンエッチングにより形成されたエミ
ッタ窓３４を有する図４の構造体の断面を示す。
ッタ窓３４を有する図４の構造体の断面を示す。
【図６】層３２、およびエミッタ窓３４の側壁および下
壁の上に堆積された非常に薄い窒化物層を有する図５の
構造体の断面を示す。
壁の上に堆積された非常に薄い窒化物層を有する図５の
構造体の断面を示す。
【図７】層２６のエッチストップ許容差領域３６を選択
的に除去したところを示す。
的に除去したところを示す。
【図８】エミッタ窓３４の直下の層２４の一部４０を除
去したところを示す。
去したところを示す。
【図９】酸化物側壁４２および窒化物側壁４４を形成
し、Ｎドープポリシリコンのエミッタ領域４６を堆積す
るところを示す。
し、Ｎドープポリシリコンのエミッタ領域４６を堆積す
るところを示す。
【図１０】ベース５４との金属接触５０およびコレクタ
５６との金属接点５２を有する本発明に従う構造体を示
す。
５６との金属接点５２を有する本発明に従う構造体を示
す。
１０ .... 単結晶シリコンのＰ型基板 １２ .... コレクタ層 ２４ .... 濃密にドープされた層 ２６，５６ .... 外因性ベース ３１ .... 酸化物層 ３２ .... 窒化物の層 ３４ .... エミッタ窓 ３６ .... エッチストップ許容差領域 ３８ .... 薄い窒化物層 ４６ .... エミッタ領域 ４８ .... エミッタ ５４ .... 真性ベース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲイリー・リー・パツトン アメリカ合衆国ニユーヨーク州ポーキー プシエ、セニツク・ヒルズ・ドライブ47 番地 (72)発明者 ジヨハンヌ・マリア・コルネリス・スト ーク アメリカ合衆国ニユーヨーク州ヨークタ ウン・ヘイツ、スプリンガースト・スト リート2728番地 (56)参考文献 特開 平４−263435（ＪＰ，Ａ) 米国特許4381953（ＵＳ，Ａ)
Claims (3)
- 【請求項１】自己整合エピタキシャル・ベース・トラン
ジスタを製造する方法において、 （ａ）第１導電型にドープされているコレクタ領域を画
定する浅い、および深い溝分離領域を有する基板構造上
に、第２導電型にドープされているエピタキシャル半導
体の真性ベース層を堆積する工程と、 （ｂ）前記真性ベース層上に、前記真性ベース層より薄
い、第２導電型に濃密にドープされているエピタキシャ
ル半導体の導電性エッチストップ層を堆積する工程と、 （ｃ）前記導電性エッチストップ層上に、未ドープのポ
リシリコンの外因性ベース層を堆積し、前記第２導電型
のドーパントを前記外因性ベース層の上面に注入する工
程と、 （ｄ）前記外因性ベース層上に絶縁層を堆積する工程
と、 （ｅ）前記絶縁層および前記外因性ベース層の一部を垂
直に貫くエミッタ窓を形成する工程と、 （ｆ）前記エミッタ窓内部の前記外因性ベース層の残部
を選択的に除去する工程と、 （ｇ）前記エミッタ窓内部の前記導電性エッチストップ
層部分を選択的に酸化して除去する工程と、 （ｈ）前記エミッタ窓内部に絶縁物の側壁を形成すると
共に、前記側壁によって取り囲まれた、前記真性ベース
層の表面部分を露出させる工程と、 （ｉ）前記エミッタ窓内部に前記第１導電型にドープさ
れているポリシリコンを堆積してエミッタ領域を形成す
る工程と、（ｊ）前記濃密にドープされている導電性エッチストッ
プ層から前記未ドープの外因性ベース層へ、および前記
外因性ベース層の前記上面から前記未ドープの外因性ベ
ース層へ前記第２導電型のドーパントを浸透させる工程
と、 から成ることを特徴とする方法。 - 【請求項２】前記真性ベース層はシリコンゲルマニウム
から形成され、前記導電性エッチストップ層および前記
外因性ベース層はシリコンから形成されていることを特
徴とする請求項１の方法。 - 【請求項３】前記真性ベース層はシリコンであり、超高
真空化学気相付着を用いて低温エピタキシにより堆積さ
れることを特徴とする請求項１の方法。
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