KR100449948B1 - 콘택저항을 감소시킨 콘택플러그 형성방법 - Google Patents

콘택저항을 감소시킨 콘택플러그 형성방법 Download PDF

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Abstract

본 발명은 콘택저항을 감소시킨 반도체 소자의 콘택플러그 형성방법에 관한 것으로, 이를 위한 본 발명은 실리콘 기판상에 층간절연막이 오픈되어 형성된 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 형성된 자연산화막을 제거하는 단계; 압력이 10-9내지 10-6Torr 인 고진공의 제1 반응기에서 상기 콘택홀 내부의 실리콘 기판 표면에 단결정 실리콘을 에피택셜 성장시키는 단계; 및 제2 반응기에서 상기 콘택홀 내부를 폴리실리콘으로 매립하는 단계를 포함하여 이루어진다.

Description

콘택저항을 감소시킨 콘택플러그 형성방법{Method for fabricating contact plug with low contact resistance}

본 발명은 반도체 소자의 콘택플러그 형성방법에 관한 것으로 특히, 콘택저항을 감소시킨 콘택플러그 형성방법에 관한 것이다.

일반적으로, 반도체 소자가 고집적화, 축소화 및 고속화 되어감에 따라 콘택 공정 마진의 확보가 시급한 문제로 대두되고 있으며, 또한 정보의 신속한 처리를 위해 신호 전달 속도가 빠른 소자가 요구되고 있다. 반도체 소자에 있어서 하부 도전층과 상부 도전층을 전기적으로 연결시켜 주기 위하여 콘택홀을 형성하는데, 소자의 고집적화로 콘택홀의 크기는 점점 줄어듬에 따라 콘택홀을 양호하게 매립시키는 방안으로 랜딩 플러그 콘택을 형성하는 방법을 적용하고 있다. 랜딩플러그(landing plug) 콘택이란 워드라인 정의후 비트라인 콘택과 전하저장전극 콘택 부분에 플러그 폴리실리콘을 형성하고, 비트라인 형성후 전하저장전극을 형성하는 것으로서, 자기정렬콘택 (Self Alignment Contact : SAC)공정의 일종이다.

또한, 고속 소자를 구현시키기 위해 워드 라인,비트 라인, 캐패시터, 금속배선 등과 같은 반도체 소자에 적용되는 도전층을 전기 전도도가 우수한 금속을 사용하여 형성하고 있는 추세이며, 현재 반도체 소자는 점점 더 미세화 소형화되어 가는 추세이며, 메모리 소자를 예로 들면, 1개의 트랜지스터와 1개의 캐패시터로 구성된 디램(DRAM)의 경우 현재에는 256 메가(Mega)급이나 1 기가(Mega) 급 디램이 양산단계에 근접하고 있다.

이와 같이 메모리 소자나 일반 논리소자의 집적도가 높아지는 추세에서, 회로 선폭이 0.13㎛ 이하인 고밀도 소자에서는 셀(cell) 사이즈가 축소될수록, 콘택 사이즈와 접합깊이(junction depth)가 감소함에 따라 소자의 전기적인 특성확보를 위한 콘택 저항을 확보하는데 어려움이 따른다.

도1a 내지 도1d은 종래의 콘택플러그 형성방법을 도시한 도면으로 이를 참조하여 설명하면, 먼저 도1a에는 기판(10) 상에 게이트 절연막(11), 게이트전극(12) 및 소오스/드레인 접합(15)을 구비하는 트랜지스터를 형성하고 층간절연막을 증착한 상태가 도시되어 있다. 물론, 통상의 방법대로 게이트전극(12)의 상부에는 캡핑절연막(13)이 형성되어 있고 그 측벽에는 스페이서 절연막(14)이 형성되어 있다.

게이트전극(12)은 금속, 폴리실리콘 또는 이들이 적층된 형태의 도전체, 그리고 확산방지막 등으로 구성된 통상의 구조를 가지고 있으며 층간절연막으로는 여러종류의 산화막이 사용될 수 있는 바, 예를들면, BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass), USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass) 등이 사용된다.

이와 같이 층간절연막(16)을 형성한 이후에, 화학기계연마(ChemicalMechanical Polishing : CMP)를 수행하거나 층간절연막을 플로우(flow)시켜 층간절연막(16)의 표면을 평탄화한다. 다음으로 도1b에 도시된 바와 같이 콘택마스크(미도시)를 이용한 식각공정을 진행하여 랜딩플러그 콘택홀(17)을 형성한다. 콘택홀 형성을 위한 식각공정에서는 콘택홀이 확실하게 형성되어 반도체 기판이 노출되도록 30% 정도의 과도 식각공정을 적용한다.

콘택홀을 형성한 이후에 콘택홀 내에 존재하는 자연산화막을 제거하기 위한 세정공정을 진행한다. 세정공정은 완충산화막식각제 (Buffer Oxide Echant : BOE), HF 용액또는 HF 기체 등을 이용하여 수행된다.

다음으로 도1c에 도시된 바와같이 층간절연막(16) 상부를 포함한 콘택홀(17) 내부를 폴리실리콘으로 매립하는 공정을 수행한다.

현재, 폴리실리콘 플러그 공정은 대부분 배치(batch)타입의 장비에서 실시되거나 또는 싱글챔버(single chamber)타입의 장비에서 실시된다. 배치타입의 장비를 이용하여 콘택플러그를 형성할 경우에는, 실리콘 박막의 스텝커버리지(step coverage) 특성은 우수하나 장비구조상 인-시츄(in-situ) 세정이 불가능하다.

따라서, 폴리실리콘 플러그 공정이 일반적인 배치타입 (batch type)의 장비에서 실시될 경우에는, 한번에 수백장 씩의 웨이퍼가 장비에 로딩(loading)된 뒤에 폴리실리콘을 증착하는데, 이때 배치타입 장비에 웨이퍼가 로딩되는 시간동안 콘택홀의 내부가 대기에 노출되어 자연산화막이 재성장되는 문제가 있었다.

즉, 전술한 바와 같이 콘택홀 식각 후, BOE, HF 용액 또는 HF 기체 등으로 자연산화막을 제거하는 세정공정을 진행하였다 하더라도, 웨이퍼를 배치타입 장비에 로딩하는 동안에 자연산화막이 콘택홀 내부에서 재성장하여 콘택저항을 증가시키는 요인으로 작용한다.

이러한 단점을 보완하기 위하여 인-시츄 세정기능이 있는 싱글챔버타입의 장비를 배치타입 장비와 함께 이용하여 폴리실리콘 플러그공정에 적용하는 방법이 제안되었다.

이 방법에서는 BOE, HF, HF vapor 등으로 자연산화막을 제거하는 세정공정 이후에, 싱글챔버타입 장비로 웨이퍼를 이동하여 인-시츄 세정을 실시하고 1차로 실리콘 박막을 콘택홀 내에 증착한다. 이후에 배치타입 장비를 이용하여 2차로 실리콘박막을 증착하여 콘택홀을 매립함으로써 폴리실리콘 플러그 공정이 수행된다.

전술한 싱글챔버타입 장비에서 수행되는 인-시츄 세정은 수소베이크 공정 또는 급속열처리를 이용하는데, 이와 같은 인-시츄 세정을 폴리실리콘 플러그 공정에 적용함으로써 자연산화막의 성장을 억제하였다.

하지만, 이와같이 수소베이크나 급속열처리와 같은 인-시츄 세정공정을 도입하는 경우에는 자연산화막의 성장억제에는 어느정도 효과가 있으나, 싱글챔버타입의 장비와 일반적인 배치타입 장비을 차례로 사용하여 폴리실리콘을 증착하여야 하고, 또한 싱글챔버타입의 장비에서 인-시츄 세정공정도 진행하여야 하는 등 공정이 복잡해지는 단점이 있었다. 또한, 인-시츄 세정에 사용되는 수소베이크나 급속열처리는 모두 고온공정이므로 트랜지스터의 특성을 열화시킬 가능성이 매우 높은 단점이 있었다.

본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 공정의 단순화를이룸과 동시에 자연산화막 형성을 억제하여 콘택저항을 감소시킨 콘택플러그 형성방법을 제공함을 그 목적으로 한다.

도1a 내지 도1d는 종래기술에 따른 콘택플러그 형성방법을 보인 단면도,

도2a 내지 도2d는 본 발명에 따른 콘택플러그 형성방법을 보인 단면도.

도3은 반도체 기판과 콘택홀의 단면을 찍은 투과전자현미경 사진,

도4a 내지 도4c는 도3의 각부분에 대한 회절 패턴을 도시한 도면.

*도면의 주요부분에 대한 부호의 설명*

20 : 기판

21 : 게이트 절연막

22 : 게이트 전극

23 : 캡핑절연막

24 : 스페이서

25 : 소오스/드레인 접합

26 : 층간절연막

27 :콘택홀

28 : 에피택셜성장 단결정 실리콘

29 : 폴리실리콘

30 : 폴리실리콘

상기한 목적을 달성하기 위한 본 발명은, 실리콘 기판상에 층간절연막이 오픈되어 형성된 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 형성된 자연산화막을 제거하는 단계; 압력이 10-9내지 10-6Torr 인 고진공의 제1 반응기에서 상기 콘택홀 내부의 실리콘 기판 표면에 단결정 실리콘을 에피택셜 성장시키는 단계; 및 제2 반응기에서 상기 콘택홀 내부를 폴리실리콘으로 매립하는 단계를 포함하여 이루어진다.

본 발명은 반도체 제품의 고밀도화에 따른 콘택 사이즈의 미세화로 인해 높아진 콘택 저항을 감소시킨 콘택플러그 및 그 형성방법에 관한 것으로, 인-시츄 세정없이 고진공 시스템 (High Vacuum System)을 이용하여 콘택홀 내부에 단결정 실리콘 플러그를 1차로 에피택셜 성장시킨 후, 일반적인 배치타입 장비를 이용하여 2차 폴리실리콘 플러그를 형성하고 화학기계연마 또는 에치백 공정을 이용하여 콘택플러그를 완성하는 콘택플러그 형성방법에 관한 것이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.

도2a 내지 도2d는 본 발명의 일실시예에 따른 콘택플러그 형성방법을 도시한 도면으로 이를 참조하여 설명하면, 콘택홀을 형성하기까지의 공정은 종래기술과 동일하다.

즉, 도2a에는 기판(20) 상에 게이트 절연막(21), 게이트전극(22) 및 소오스/드레인 접합(25)을 구비하는 트랜지스터를 형성하고 층간절연막을 증착한 상태가 도시되어 있다. 물론 통상의 방법대로 게이트전극(22)의 상부에는 캡핑절연막(23)이 형성되어 있고 그 측벽에는 스페이서 절연막(24)이 형성되어 있다.

스페이서(24)는 게이트 전극(22)을 포함하는 반도체 기판상에 질화막 등을 증착하고 전면에치백공정을 수행하여 게이트 전극의 측벽에 형성되는데 이때, 스페이서 형성을 위한 전면 에치백공정시 바람직하게는 30% 정도의 과도식각을 진행하여 반도체 기판(20)의 표면이 확실히 노출되도록 한다.

게이트전극(22)은 금속, 폴리실리콘 또는 이들이 적층된 형태의 도전체, 그리고 확산방지막 등으로 구성된 통상의 구조를 가지고 있으며 층간절연막으로는 여러종류의 산화막이 사용될 수 있는 바, 예를들면, BPSG(Boron Phosphorus Silicate Glass), SOG(Spin On Glass), USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass) 등이 사용된다.

이와 같이 층간절연막(26)을 형성한 이후에, 화학기계연마 (Chemical Mechanical Polishing : CMP)를 수행하거나 층간절연막(26)을 플로우(flow)시켜 층간절연막(26)의 표면을 평탄화한다.

다음으로 콘택 마스크(미도시)를 이용한 식각공정을 진행하여 랜딩플러그 콘택홀(27)을 형성하고 세정공정을 통해 콘택홀 내부에 형성된 자연산화막을 제거한다. 콘택홀 형성을 위한 식각공정에서는 반도체 기판의 표면이 확실하게 노출되도록 바람직하게 30% 정도의 과도 식각공정을 적용한다.

콘택홀 형성을 위한 식각공정 이후에, 자연산화막을 제거하기 위한 세정공정이 수행되는데, 본 발명에서는 수소베이크나 급속열처리 같은 인시츄 세정공정을 수행하지 않고 일반적인 세정공정만을 수행한다. 즉, BOE, HF 용액 또는 HF 기체 등을 이용한 일반적인 세정공정으로 콘택홀 내부의 자연산화막을 제거한다.

이와같이 식각공정과 세정공정이 진행된 웨이퍼는 고진공 시스템으로 이동하여 다음 공정에 사용된다. 이때, 세정공정 이후에 대략 2시간 이내로 고진공 시스템으로 이동하게 되면 자연산화막의 성장은 미미하다.

다음으로, 도2b에 도시된 바와 같이 고진공시스템을 이용하여 콘택홀의 바닥부분에 단결정실리콘(28)을 에피택셜 성장시킨다. 콘택홀의 바닥은 실리콘 기판(20)과 접촉되는 부분이므로 단결정실리콘이(28) 에피택셜 성장되지만, 콘택홀의 측벽부분은 질화막 등으로 구성된 스페이서(24)와 산화막 등으로 구성된 층간절연막 (26)에 접하고 있기 때문에 단결정실리콘이 아닌 폴리실리콘(29)이 형성된다.

고진공 시스템을 이용하는 이유는, 반응챔버 내의 환경이 고진공일 경우, 자연산화막의 성장이 억제되며 또한 불순물이 적은 상태에서 단결정실리콘이 용이하게 에피택셜 성장되기 때문이다. 본 발명의 일실시예에서는 챔버의 압력이 10-9내지 10-6Torr 인 고진공상태를 이용한다.

에피택셜 성장된 단결정실리콘(28)은 콘택홀의 바닥으로부터 50 ∼ 200Å의 두께를 갖도록 형성되며, SiH4또는 Si2H6와 같이 Si를 포함하는 가스를 소스가스로 사용하여 550 ∼ 800℃의 온도에서 에피택셜 성장시킨다. 에피택셜 성장된 단결정실리콘(28)은 도핑하지 않은 상태로 사용할 수도 있으며, He, N2, Ar 과 같은 불활성기체에 희석된 PH3가스를 도판트(dopant)로 하여 도핑할 수도 있다.

본 발명에 사용된 고진공 시스템은 고성능의 펌프가 부착되어 반응챔버 내의 압력이 10-6torr 이하인 장비를 말하는 것으로, 싱글챔버타입의 장비일 수도 있고 배치타입의 장비일 수도 있다. 하지만 대부분 싱글챔버 타입의 장비에 이러한 펌프가 부착되어 고진공시스템으로 사용되는 바, 본 발명에서는 고진공 시스템을 고성능 펌프가 부착된 싱글타입의 장비로 한정하지 않는다.

본 발명에서는 고진공 시스템내에서 에피택셜 성장된 단결정실리콘이 자연산화막의 성장을 억제하므로, 종래와 같은 인시츄 세정공정이 필요하지 않다. 즉, 수소베이크 공정이나 급속열처리 공정이 생략되어도 트랜지스터의 특성열화를 방지할 수 있으며 또한 공정의 복잡화를 방지할 수 있다.

도3은 콘택홀의 바닥부분에 단결정실리콘을 에피택셜 성장시킨 후에, 콘택홀과 실리콘 기판의 단면을 찍은 투과전자현미경 사진인데, 도3의 단면에서 ① 부분은 콘택홀 바닥의 윗부분을 나타내고 ② 부분은 실리콘 기판과 콘택홀의 바닥이 접하는 부분을 나타내며 ③ 부분은 실리콘 기판부분을 나타낸다.

도4a 내지 도4c는 도3에 도시된 ①, ②, ③ 각부분에 대한 SAD (Selected Area Diffraction) 패턴을 도시한 도면이다. 실리콘 기판부분의 회절패턴인 도4c와 콘택홀의 바닥과 실리콘기판이 접하는 부분의 회절패턴인 도4b를 참조해 보면, 두 회절패턴 모두 규칙적인 회절패턴을 보이고 있음을 알수 있다.

이는, 실리콘 기판의 실리콘결정과 에피택셜 성장된 단결정실리콘이 같은 결정방향을 가지고 있음을 나타내며, 실리콘기판과 에피택셜 성장된 단결정실리콘 사이에 자연산화막을 비롯한 이물질의 존재가 미미하다는 것을 의미한다.

도4a는 콘택홀 바닥 윗부분의 회절패턴을 보인 도면으로, 에피택셜 성장된 단결정실리콘만이 존재하므로 도4b 또는 도4c와 같이 규칙적인 회절패턴을 보이고 있음을 알수 있다.

만일 콘택홀의 측벽부분에 대한 SAD 패턴을 측정한다면, 도4a 내지 도4c에 도시된 바와 달리, 불규칙적인 회절 패턴을 나타낼 것이다. 이는 콘택홀의 측벽부분에는 단결정 실리콘이 아닌 폴리실리콘이 형성되어 있기 때문이다.

이와 같이, 반도체 기판과 접촉하는 콘택홀 바닥부분에는 단결정실리콘을 에피택셜 성장시키고 콘택홀의 측벽에는 폴리실리콘을 소정두께 형성한 이후에, 도2c에 도시된 바와 같이 일반적인 배치타입 장비를 이용하여 폴리실리콘 플러그(30)를 형성하여 콘택홀을 매립한다.

일반적인 배치타입 장비를 이용하여 폴리실리콘 플러그(30)를 형성하는 경우에는, 480 ∼ 620℃의 온도, 0.2 ∼ 1.5 Torr의 압력에서 실리콘을 포함하는 가스를 소스가스로 하여 1500 ∼ 3000Å의 두께를 갖는 폴리실리콘 플러그(30)를 형성한다.

이후에, 폴리실리콘 플러그(30)의 저항을 낮추기 위해 후속 도핑공정을 수행하는데, He, N2또는 Ar 같은 불활성기체에 희석시킨 PH3가스를 도판트로 하여 인(P)의 농도가 1.0 ×1020∼ 3.0 ×1020atoms/cc 의 농도를 갖도록 도핑공정을 수행한다.

이와 같이 층간절연막(26) 상부와 콘택홀 내부를 포함한 전체구조상에 폴리실리콘 플러그(30)를 증착한 이후에, 층간절연막(26)의 표면이 노출될때 까지 화학기계연마나 전면에치백공정을 수행하여 도2d에 도시된 바와 같은 콘택플러그를 완성한다.

화학기계연마를 수행하는 경우에는, pH 6 ∼ 11 에서 50 ∼ 300㎚ 크기의 실리카, 알루미나 또는 세리아 등의 연마제를 사용하여 화학기계연마를 수행한다.

이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

본 발명을 적용하여 반도체 소자의 콘택플러그를 형성하면, 공정의 단순화와 동시에 자연산화막으로 인한 콘택저항의 증가를 방지하여 콘택저항을 감소시킨 콘택플러그를 형성할 수 있어 소자의 신뢰성을 증가시키는 효과가 있다.

Claims (13)

  1. 삭제
  2. 실리콘 기판 상에 층간절연막이 오픈되어 형성된 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 형성된 자연산화막을 제거하는 단계;
    압력이 10-9내지 10-6Torr 인 고진공의 제1 반응기에서 상기 콘택홀 내부의 실리콘 기판 표면에 단결정 실리콘을 에피택셜 성장시키는 단계; 및
    제2 반응기에서 상기 콘택홀 내부를 폴리실리콘으로 매립하는 단계
    를 포함하는 반도체 소자의 콘택플러그 제조방법.
  3. 제2항에 있어서,
    상기 제1 반응기는 싱글타입 또는 배치타입의 장비인 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
  4. 제2항에 있어서,
    상기 제2 반응기에서 상기 콘택홀 내부를 폴리실리콘으로 매립하는 단계는,
    0.2 ∼ 1.5 Torr 의 압력을 갖는 배치타입의 장비에서 화학기상증착법으로 수행되는 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
  5. 제2항에 있어서,
    상기 실리콘을 에피택셜 성장시키는 단계는 SiH4또는 Si2H6가스를 소스가스로 사용하는 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
  6. 제2항에 있어서,
    상기 에피택셜 성장된 실리콘의 두께는 50 ∼ 200Å 인 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
  7. 제2항에 있어서,
    상기 실리콘을 에피택셜 성장시키는 단계는 550 ∼ 800℃ 에서 수행되는 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
  8. 제2항에 있어서,
    상기 실리콘을 에피택셜 성장시키는 단계는 상기 에피택셜 성장된 실리콘을 n형으로 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
  9. 제8항에 있어서,
    상기 실리콘을 n형으로 도핑하는 단계는 불활성기체와 PH3가스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
  10. 제2항에 있어서,
    상기 콘택홀 내부를 폴리실리콘으로 매립하는 단계에서 폴리실리콘의 두께는 1500 ∼ 3000Å 인 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
  11. 제2항에 있어서,
    상기 콘택홀 내부를 폴리실리콘으로 매립하는 단계는 상기 폴리실리콘을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
  12. 제11항에 있어서,
    상기 폴리실리콘을 도핑하는 단계는 불활성가스와 PH3가스를 사용하며, 인의 농도가 1.0 ×1020∼ 3.0 ×1020atoms/cc 인 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
  13. 제2항에 있어서,
    상기 자연산화막을 제거하는 단계는 BOE, HF 또는 HF vapor 를 이용한 세정공정을 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 제조방법.
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