KR0139805B1 - 단일 실리콘 자기-정합 트랜지스터 및 이의 제조 방법 - Google Patents

단일 실리콘 자기-정합 트랜지스터 및 이의 제조 방법

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KR0139805B1
KR0139805B1 KR1019890008877A KR890008877A KR0139805B1 KR 0139805 B1 KR0139805 B1 KR 0139805B1 KR 1019890008877 A KR1019890008877 A KR 1019890008877A KR 890008877 A KR890008877 A KR 890008877A KR 0139805 B1 KR0139805 B1 KR 0139805B1
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Abstract

내용 없음

Description

단일 폴리실리콘 자기-정합 트랜지스터 및 이의 제조 방법
제1도는 제1처리 공정 단계후의 본 발명의 트랜지스터의 제1 실시예의 단면도.
제2도는 제2처리 공정 단계후의 본 발명의 트랜지스터의 제1 실시예의 단면도.
제3도는 제3처리 공정 단계후의 본 발명의 트랜지스터의 제1 실시예의 단면도.
제4도는 제4처리 공정 단계후의 본 발명의 트랜지스터의 제1 실시예의 단면도.
제5도는 제5처리 공정 단계후의 본 발명의 트랜지스터의 제1 실시예의 단면도.
제6도는 제1처리 공정 단계후의 본 발명의 트랜지스터의 제2 실시예의 단면도.
제7도는 제2처리 공정 단계후의 본 발명의 트랜지스터의 제2 실시예의 단면도.
제8도는 제3처리 공정 단계후의 본 발명의 트랜지스터의 제2 실시예의 단면도.
제9도는 제4처리 공정 단계후의 본 발명의 트랜지스터의 제2 실시예의 단면도.
제10도는 제5처리 공정 단계후의 본 발명의 제2 실시예의 단면도.
*도면의 주요 부분에 대한 부호의 설명
10 : N+매입층 12 : 반도체 기판
14 : N-에피택셜층 16 : 필드 산화물 영역
18 : P-베이스 영역 20 : 폴리실리콘층
22 : 유전체층 26 : 질화물 측벽 영역
32 : 포토레지스트층 34 : 에미터 접촉부
36 : 베이스 접촉부 38 : 포토레지스트 마스크
42 : P형 확산 영역 50 : P-베이스
52 : N-외인성층 54 : 필드 산화물 영역
56 : N+ 매입층 62 : 도프층
70 : 산화물 마스크
본 발명은 집적 회로에 관한 것으로, 특히 단일 폴리실리콘 자기-정합 트랜지스터 구조물에 관한 것이다.
최근에는, 자기-정합 기술을 이용하여 바이폴라 트랜지스터를 형성하는 방법이 개발되었다. 한가지 이러한 방법은 1986. 11. 9자로 출원되고 본 명세서내에서 참고 문헌으로 사용된 A Polysilicon Self-Aligned Bipolar Device and Process of Manufacturing the Same이란 명칭의 미합중국 특허 출원 제932,752호에 기술되어 있다. 쌍극(double-poly) 자기-정합(self-aligned) 트랜지스터는 베이스 접촉부를 형성하기 위해 제1 폴리실리콘층 및 에미터 접촉부를 형성하도록 위해 제2 폴리실리콘을 이용한다.
단일 폴리실리콘층 트랜지스터가 개발되었지만, 이 처리 공정으로는 완전히 자기-정합시키지 못한다. 자기-정합 공정은 베이스 에미터 접촉부사이의 스페이싱을 최소화되게 할 수 있으므로, 베이스 저항을 최소화시키고, 콜렉터-베이스 접합 면적을 감소시킨다. 접합 면적을 감소시킴으로써, 디바이스의 기생 캐패시턴스가 감소된다.
최근에, 트랜지스터는 단일 폴리실리콘층이 베이스 및 에미터 접속용으로 사용되는 것이 개발되었다. 그러나, 베이스와 에미터 접촉부사이의 스페이싱은 포토마스크 (photomask)에 의해 정해진다. 그러므로, 접촉부들 사이의 스페이싱은 사진 석판 처리 공정의 능력에 의해 제한된다.
그러므로, 베이스와 에미터 접촉부사이의 분리 상태가 최소화되게 단일 폴리실리콘 자기-정합 트랜지스터 구조물을 형성하는 방법이 더욱 필요하다.
본 발명에 따르면, 단일 폴리실콘층을 갖고 있는 자기-정합 트랜지스터를 형성하는 방법이 제공된다. 본 발명의 제1 실시예내에서, 폴리실리콘층은 베이스 영역상에 형성된다. 유전체층은 폴리실리콘층상에 형성되고, 윈도우는 이내에서 에칭된다. 질화물 스페이서(spacer)는 윈도우의 측벽상에 형성되고, 제1 전도 형태의 도펀트는 윈도우를 통해 이밑의 폴리실리콘에 이식된다. 그 다음, 산화물 영역은 열 LOCOS 처리 공정을 이용하여 질화물 스페이서들 사이에서 성장된다. 유전체 및 산화물층은 접촉 영역을 형성하는 에칭중에 마스크로서 이용된다. 산화물 층 하부에 형성된 에미터 접촉부는 포토레지스트로 마스크되고, 유전체층하부에 형성된 베이스 접촉부는 제2 전도 형태의 도펀트로 이식된다. 에미터 및 외인성 (extrinsic) 베이스 영역을 형성하기 위해 베이스 및 에미터 접촉부로 부터 베이스 영역내로 도펀트를 확산시키기 위해 어닐(anneal)이 수행된다.
본 발명은 에미터 접촉부들사이의 스페이스가 질화물 스페이스의 폭 마이너스 산화물 영역에 의한 하부 침강 정도로 작게 될 수 있다는 기술적인 장점을 제공한다. 이 거리는 종래 기술을 이용하여 1.0㎛정도로 작게될 수 있다. 그러므로, 에미터 영역은 디바이스의 베이스 저항을 감소시키는 외인성 베이스에 근접해서 자기-정합될 수 있다. 더욱이, 베이스-콜렉터 접합 영역은 최소화될 수 있으므로, 디바이스의 기생 캐패시턴스를 감소시킬 수 있다.
본 발명의 제2실시예내에서, 폴리실리콘층은 베이스 영역상에 형성되고, 폴리실리콘층의 상부면은 저(low)에너지에서 제1 전도 형태의 도펀트로 이식된다. 유전체층은 이 위에 형성된다. 유전체층 및 에미터 접촉부를 정하는 상승(elevated) 부분이 남아 있는 폴리실리콘층의 도프된 부분상에서 에칭이 수행된다. 폴리실리콘층은 제2 전도 형태의 도펀트로 이식되고, 도펀트가 비교적 얇은 LOCOS 산화물층을 관통하지만, 상승 부분상의 두꺼운 유전체 부분은 관통하지 못한다. 그후에, 질화물 스페이서가 제거되고, 폴리실리콘이 에칭되어, 에미터 및 베이스 접촉부를 발생시킨다. 에미터 및 베이스 접촉부로 부터의 도펀트는 에미터 및 외인성 베이스 영역을 형성하기 위해 베이스 영역내로 확산된다.
또한, 본 발명의 제2 실시예는 단일 폴리실리콘 처리 공정으로 자기-정합 방식의 기술적 장점을 제공하므로, 단일 폴리실리콘 처리 공정이 감소된 기생 캐패시턴스 및 베이스 저항을 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 장점 및 실시예에 대해서 상세하게 설명하겠다.
본 발명의 양호한 실시예는 동일한 부분에 동일한 참조 번호를 붙인 제1도 내지 제10도를 참조하면 쉽게 이해된다.
제1도에는 제1 처리 공정 단계후의 본 발명의 트랜지스터의 제1 실시예의 단면도가 도시되어 있다. 설명하기 위해서, NPN 트랜지스터에 대해서만 설명하겠으나, 이 기술을 다른 트랜지스터에도 이용될 수 있다. N+매입층(10)은 반도체 기판(12)상에 형성된다. N-에피텍셜층(14)는 N+매입층(10)의 상부에 형성된다. 전형적으로, 필드 산화물 영역(16)은 베이스 영역을 정하기 위해 LOCOS(실리콘의 국부 산화) 처리 공정에 의해 N-에피택셜층(14)내에 형성된다. P-베이스 영역(18)은 P형 도펀트를 N-에피택셜층(14)내로 확산시킴으로써 N-에피택셜층 (14)내에 형성된다. 폴리실리콘층(20)은 피착에 의해 P-베이스 영역(18) 및 필드 산화물 영역(16)상에 형성된다. 유전체층(22)는 폴리실리콘 층(20)상에 형성된다. 전형적으로, 유전체층(22)는 산화물층(SiO2), 질화물층(Si3N4) 또는 이의 화합물로 구성된다. 유전체층(22)는 하부 폴리실콘층(20)을 노출시킨 유전체층(22)내에 윈도우(24)를 형성하기 위해 마스크 및 에칭된다. 질화물 측벽 영역(26)은 질화물을 적합하게 피착한 다음 비등방성 에칭을 이용하여 유전체층(22)의 측벽(27)상에 형성된다. N+ 영역(28)은 비소(As)와 같은 N형 도펀트를 이용하여 폴리실리콘층(20)내에 이식된다.
제2도에는 제2 처리 공정 단계후의 본 발명의 제1 실시예의 단면도가 도시되어 있다. 산화물층(30)은 폴리실리콘층(20)의 LOCOS 산화에 의해 형성된다. 산화물층(30)은 폴리실리콘층(20)이 질화물 측벽 영역(26)밑의 약간 침강된 부분과 함께 노출되는 경우에만 성장된다. 그 다음, 질화물 측벽 영역(26)은 선택적인 에칭 처리 공정 방법을 이용하여 제거한다. 포토레지스트층(32)는 유전체층(22)상에 배치되고, 에칭은 유전체층(22)상에서 수행된다. 그다음에는, 포토레지스트층(32)가 제거된다.
제3도에는 제3 처리 공정 단계후의 본 발명의 재1 실시예의 단면도가 도시되어 있다. 에칭이 유전체층(22) 및 산화물층(30)의 나머지 부분에 의해 마스크된 바와 같이 폴리실리콘층(20) 상에서 수행된다. 그 다음, 유전체 및 산화물층 (22 및 30)은 실리콘을 선택적으로 에칭시킴으로써 제거된다. 폴리실리콘 에칭은 3개의 폴리실리콘 영역, 즉 에미터 접촉부(34) 및 2개의 베이스 접촉부(36)을 발생시킨다. 에미터 접촉부(34)는 제1도에 관련하여 수행된 비소 이식에 의해 N+도핑을 갖고 있다.
제4도에는 제4 처리 공정 단계후의 본 발명의 제1 실시예의 단면도가 도시되어 있다. 포토레지스트 마스크(38)은 베이스 접촉부(36)을 노출시킴으로써 에미터 접촉부(34)상에 형성된다. 베이스 접촉부(36)은 붕소와 같은 P형 도펀트로 이용된다. 후속적으로, 포토레지스트 마스크가 제거된다.
제5도에는 제5 처리 공정 단계후의 본 발명의 제1 실시예의 단면도가 도시되어 있다. 얇은 산화물층(40)은 집적 회로상에 형성되어 있다. 얇은 산화물층(40)은 집적 회로상에 형성된다. 베이스 링크(link) 이식은 에미터 및 베이스 접촉부(34 및 36)을 각각 형성할 때 과에칭의 경우에 베이스(18)과 연속하는 P형 확산영역(42)를 형성하기 위해 베이스 접촉부(36)과 에미터 접촉부(34)사이에서 수행된다.
그다음에, 두꺼운 산화물층은 집적 회로의 표면상에 피착된다. 두꺼운 산화물층은 에미터 및 베이스 접촉부의 상부 표면을 노출시키기 위해 에칭 백(etch back)되므로, 에미터와 베이스 접촉부 사이의 산화물 영역(44)만 남게 된다. 어닐링 싸이클은 에미터(46) 및 외인성 베이스 영역(48)을 각각 형성하기 위해 에미터 및 베이스 접촉부(34 및 36)으로 부터 도펀트를 확산시킨다. 후속적으로, 에미터 및 베이스 접촉부(34 및 36)은 폴리실리콘의 저항을 감소시키기 위해 규산화된다.
본 발명의 실시예는 단일 폴리실리콘층 처리 공정시에 자기-정합 에미터 및 베이스 영역을 형성하는 기술적 장점을 제공한다. 에미터 접촉부(34)와 베이스 접촉부(36) 사이의 스페이스는 종래의 사진 석판 처리 공정보다 적은 크기로 정확하게 조정될 수있는 질화물 스페이서에 의해 정해진다.
제6도 내지 제10도는 본 발명의 제2 실시예의 형태를 도시한 것이다. 제6도에는 제1 처리 공정 단계후의 본 발명의 제2 실시예가 도시되어 있다. P-베이스(50)은 필드 산화물 영역(54)에 의해 N-에피택셜층(52)내에 정해진다. 에피택셜층(52)는 기판(58)상에 형성된 N+매입층(56)상에 배치된다. 폴리실리콘층(60)은 피착에 의해 베이스(50) 및 산화물 영역(54)상에 형성된다. 저에너지 비소 이식이 폴리실콘층(60)의 상부 영역내에 도프층(62)를 형성하는데 이용된다. 유전체층(64)는 도프층(62)상에 형성된다. 전형적으로, 유전체층(64)는 산화물층 또는 질화물층을 포함한다.
제7도에는 제2처리 공정 단계후의 본 발명의 제2 실시예가 도시되어 있다. 유전체층(64)는 에미터 영역을 정하기 위해 마스크된다. 상승 부분(66)을 형성하기 위해 유전체층(64) 및 도프층(62)상에서 에칭이 수행된다. 질화물 스페이서(68)은 컨포멀(conformal) 피착후 비등방성 에칭 백에 의해 상승 부분의 측벽상에 형성된다.
제8도는 제3처리 공정 단계후의 본 발명의 제2 실시예가 도시되어 있다. 폴리실리콘층(60)은 산화물층(70)을 형성하기 위해 저온 LOCOS 처리 공정을 이용하여 산화된다. 붕소 이식은 P+ 영역(72)를 형성하기 위해 산화물층(70)을 통해 폴리실리콘층(60)내로 수행된다. N+영역(74)는 도프층(62)로 부터 폴리실리콘 층(60)내로의 도펀트 확산에 의해 형성된다.
제9도에는 제4 처리 공정 단계후의 본 발명의 제2 실시예가 도시되어 있다. 질화물 스페이서(68)은 떨어져 나가고, 산화물층(70)은 폴리실리콘층(60) 상에 산화물 마스크를 정하기 위해 마스크 및 에칭된다. 산화물 마스크(70)은 이 밑의 폴리실리콘층(60)내에 베이스 접촉부를 정한다.
제10도에는 제5처리 공정 단계후의 본 발명의 제2 실시예가 도시되어 있다. 베이스 접촉 영역(76) 및 에미터 접촉 영역(78)을 발생시키는 폴리실리콘층(60)을 통해 비등방성 에칭이 수행된다. 산화물층(70) 및 유전체층(64)을 제거한 후에, 얇은 산화물층(80)이 베이스 링크 영역(82)를 형성하는 제5도에 관련하여 기술한 바와 같이 노출된 폴리실리콘층상에서 수행되고, 베이스 링크 이식이 수행된다. 산화물 영역(84)는 집적 회로의 표면상에 산화물층을 피착시키고, 비등방성 에칭 백을 수행함으로써 형성된다. 그 다음, 에미터(86) 및 외인성 베이스 영역(88)이 어닐 스텝중에 P-베이스(50)내에 형성된다. 규소 영역(90)은 저항을 감소시키기 위해 베이스 및 에미터 접촉부(76 및 78)의 노출된 부분상에 형성된다.
본 발명의 제2 실시예는 제1 실시예와 동일한 장점을 갖는다. 베이스와 에미터 접촉부사이에 스페이싱이 있으므로, 에미터(86)과 외인성 베이스 영역(88) 사이의 스페이싱은 산화물층(70)에 의한 침강보다 적게 질화물 스페이서(68)의 폭만큼 작게 형성될 수 있다. 이 스페이싱은 종래의 사진 석판 기술을 이용하여 정확하게 조정될 수 있다.
지금까지, 본 발명에 대해서 상세하게 기술하였지만, 본 발명은 첨부된 청구 범위내에서 변경, 대체 및 변화를 실행할 수 있다.

Claims (18)

  1. 자기-정합 트랜지스터를 제조하는 방법에 있어서, 반도체 표면에 베이스 영역을 형성하는 스텝, 베이스 영역상에 물질층을 형성하는 스텝, 물질층을 도핑하는 스텝, 에미터 영역을 정하기 위해 물질층상에 제1 마스킹을 형성하는 스텝, 제1 마스킹의 측벽상에 스페이서 영역을 형성하는 스텝, 제1 마스킹층 또는 측벽 영역하부에 있지 않은 물질층 부분의 상부에 제2 마스킹층을 형성하는 스텝, 스페이서 영역을 제거하는 스텝, 제1 또는 제2 마스킹층에 의해 덮혀지지 않은 물질층 부분을 제거하는 스텝, 및 물질층으로 부터 베이스 영역내로 도펀트를 확산시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 물질층을 형성하는 스텝이 베이스 영역상에 폴리실리콘층을 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 제1 마스킹층을 형성하는 스텝이, 물질층 상부에 있는 제1 마스킹 층을 형성하는 스텝, 및 에미터가 요구되는 베이스 영역상부에 있는 제1 마스킹층의 일부분을 제거하는 스텝을 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 물질층을 도핑하는 스텝이 제1 마스킹층의 제거된 부분하부에 있는 물질층 영역을 도핑하는 스텝을 포함하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 제1 마스킹층을 형성하는 스텝이, 물질층 상부에 있는 제1 마스킹 층을 형성하는 스텝, 및 에미터가 요구되는 베이스 영역 상부에 있지 않은 제1 마스킹층 부분을 제거하는 스텝을 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 물질층을 도핑하는 스텝이 마스킹층을 형성하기 전에 물질층의 상부 표면을 도핑하는 스텝을 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 제1 마스킹층의 제거된 부분 하부에 있는 물질층의 상부 표면 부분을 제거하는 스텝을 포함하는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 스페이서 영역을 형성하는 스텝이, 물질층 및 제1 마스킹층 상에 컨포멀 질화물층을 형성하는 스텝, 및 질화물층을 비등방성 에칭시키는 스텝을 포함하는 것을 특징으로 하는 방법
  9. 제2항에 있어서, 제2 마스킹층을 형성하는 스텝이 물질층을 열적으로 산화시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  10. 자기-정합 트랜지스터를 형성하는 방법에 있어서, 반도체 표면에 베이스 영역을 형성하는 스텝, 베이스 영역상에 있는 물질층을 형성하는 스텝, 물질층을 노출시키고 베이스 영역내에 에미터를 정하는 윈도우를 갖는 물질층상부에 있는 제1 마스킹층을 형성하는 스텝, 윈도우의 측벽상에 스페이서 영역을 형성하는 스텝, 정해진 에미터상부에 있는 물질층의 일부분을 도핑하는 스텝, 제1 마스킹층 또는 스페이서 영역에 의해 덮혀지지 않은 물질층 부분상에 제2 마스킹층을 형성하는 스텝, 스페이서 영역을 제거하는 스텝, 제1 또는 제2 마스킹층에 의해 덮혀지지 않은 물질층 부분을 제거하는 스텝, 및 물질층으로 부터 베이스 영역내로 도펀트를 확산시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 물질층을 도핑하는 스텝이 윈도우를 통해 물질층내로 도펀트를 이식시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 물질층내에 베이스 접촉 영역을 정하기 위해 제1 마스킹층 부분을 제거하는 스텝을 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 베이스 접촉 영역을 도핑하는 스텝을 포함하는 것을 특징으로 하는 방법.
  14. 자기-정합 트랜지스터를 형성하는 방법에 있어서, 반도체 표면내에 베이스 영역을 형성하는 스텝, 베이스 영역상에 물질층을 형성하는 스텝, 물질층의 상부 표면을 도핑하는 스텝, 물질층상부에 있고, 베이스 영역내에 에미터를 정하는 제1 마스킹 층을 형성하는 스텝, 제1 마스크에 의해 덮혀지지 않은 상부 표면 부분을 제거하는 스텝, 제1 마스크에 인접하여 스페이서 영역을 형성하는 스텝, 제1마스킹층 또는 스페이서 영역에 의해 덮혀지지 않은 물질층 부분상부에 있는 제2 마스크를 형성하는 스텝, 스페이서 영역을 제거하는 스텝, 제1 또는 제2 마스킹층에 의해 덮혀 지지 않은 물질층 부분을 제거하는 스텝, 및 물질층으로 부터 베이스 영역내로 도펀트를 확산시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 스페이서 영역을 형성하는 스텝이, 제1 마스크내의 물질층상에 컨포멀 질화물층을 형성하는 스텝, 및 질화물층을 비등방성 에칭시키는 스텝 을 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 제2 마스크를 형성하는 스텝이 제1 마스킹 영역 또는 스페이서 영역에 의해 덮혀지지 않은 물질층 부분을 열적으로 산화시키는 스텝을 포함하는 것을 특징으로 하는 방법.
  17. 제14항에 있어서, 베이스 접촉 영역을 정하기 위해 제2 마스크 부분을 제거하는 스텝을 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 베이스 접촉 영역을 도핑하는 스텝을 포함하는 것을 특징으로 하는 방법.
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