JPS61214567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61214567A JPS61214567A JP5441785A JP5441785A JPS61214567A JP S61214567 A JPS61214567 A JP S61214567A JP 5441785 A JP5441785 A JP 5441785A JP 5441785 A JP5441785 A JP 5441785A JP S61214567 A JPS61214567 A JP S61214567A
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- base
- emitter
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- implanted
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバイポーラトランジスタの拡散層をシャロー化
する方法に関するもので、特に自己整合技術を用いたト
ランジスタを高速化するために好適な方法である。
する方法に関するもので、特に自己整合技術を用いたト
ランジスタを高速化するために好適な方法である。
トランジスタを高速化するためには接合をシャロー化し
て遮断周波数を上げると同時にベース抵抗を下げる必要
があり、特開昭５８−１６８２７６号を始め種々の方法
が検討されている。自己整合トランジスタではベース抵
抗が低下できるが、ベース不純物を絶縁膜を通して打込
む場合が多く、シャロー化を困難にしている。
て遮断周波数を上げると同時にベース抵抗を下げる必要
があり、特開昭５８−１６８２７６号を始め種々の方法
が検討されている。自己整合トランジスタではベース抵
抗が低下できるが、ベース不純物を絶縁膜を通して打込
む場合が多く、シャロー化を困難にしている。
本発明の目的はエミッタに近接してベースコンタクトが
形成できる自己整合トランジスタの特徴を利用して、ベ
ース不純物の打込量を低減することにより、シャロー化
し高速化する方法を提供することにある。
形成できる自己整合トランジスタの特徴を利用して、ベ
ース不純物の打込量を低減することにより、シャロー化
し高速化する方法を提供することにある。
従来構造のトランジスタは第１図に示すようにエミッタ
１とベースコンタクト２の間隔が配線ピッチにより決定
されるため、接近させることが困難で、ベース層の横方
向の抵抗がベース抵抗に含まれる。すなわち、ベース抵
抗はエミッタ直下の真性ベース抵抗とこの横方向の外部
ベース抵抗４の和になる。このためシャロー化する場合
にはこの外部ベース抵抗４の増加を防ぐためにベース不
鈍物の打込量を増す方法が一般に取られてきた。
１とベースコンタクト２の間隔が配線ピッチにより決定
されるため、接近させることが困難で、ベース層の横方
向の抵抗がベース抵抗に含まれる。すなわち、ベース抵
抗はエミッタ直下の真性ベース抵抗とこの横方向の外部
ベース抵抗４の和になる。このためシャロー化する場合
にはこの外部ベース抵抗４の増加を防ぐためにベース不
鈍物の打込量を増す方法が一般に取られてきた。
これに対し本発明は自己整合トランジスタでは第２図に
示すようにベースコンタクト２がエミッタ１に近接して
形成できる°ため、ベース不純物の打込により形成する
ベース層がエミッタ直下の真性ベース領域だけであるこ
とに注目し、従来とは逆に不純物の打込量を低減してシ
ャロー化する方法である。
示すようにベースコンタクト２がエミッタ１に近接して
形成できる°ため、ベース不純物の打込により形成する
ベース層がエミッタ直下の真性ベース領域だけであるこ
とに注目し、従来とは逆に不純物の打込量を低減してシ
ャロー化する方法である。
以下、本発明の一実施例を説明する。第３図は自己整合
技術によるトランジスタの形成工程の一例で、ベースお
よびエミッタ領域の形成方法を中心に説明する。
技術によるトランジスタの形成工程の一例で、ベースお
よびエミッタ領域の形成方法を中心に説明する。
第３図（ａ）はシリコン基板１１の表面に酸化膜１２を
形成後、その上に窒化珪素膜１３．多結晶シリコン層４
を重ねて被着し、多結晶シリコン層１４にボロンを高濃
度に拡散する。多結晶シリコン層４の表面を酸化し、酸
化膜１５を形成後、その上に第２の窒化珪素膜１６を被
着する６次にホトエツチング技術により、エミッタ形成
領域の第２の窒化珪素膜１６と酸化膜１５およびその下
の多結晶シリコン層１４をエツチングする０次に同図（
ｂ）に示すようにエミッタ領域の周囲に露出した多結晶
シリコン層１４の側面を酸化し、酸化膜１７を形成する
。この状態でベース層を形成するためのボロンを打込む
必要があるが、酸化膜１２と窒化珪素膜１３を通して打
込まなければならないために高い加速電圧が必要で、打
込んだ不純物の分布が大きくなり、浅い接合形成を困難
にしている。このために従来１〜２ Ｘ １０”Ｃ１１
−２打込まれていた不純物量をここでは４ Ｘ １０１
３ａｍ−”に低減し、ベース層１８を形成した。
形成後、その上に窒化珪素膜１３．多結晶シリコン層４
を重ねて被着し、多結晶シリコン層１４にボロンを高濃
度に拡散する。多結晶シリコン層４の表面を酸化し、酸
化膜１５を形成後、その上に第２の窒化珪素膜１６を被
着する６次にホトエツチング技術により、エミッタ形成
領域の第２の窒化珪素膜１６と酸化膜１５およびその下
の多結晶シリコン層１４をエツチングする０次に同図（
ｂ）に示すようにエミッタ領域の周囲に露出した多結晶
シリコン層１４の側面を酸化し、酸化膜１７を形成する
。この状態でベース層を形成するためのボロンを打込む
必要があるが、酸化膜１２と窒化珪素膜１３を通して打
込まなければならないために高い加速電圧が必要で、打
込んだ不純物の分布が大きくなり、浅い接合形成を困難
にしている。このために従来１〜２ Ｘ １０”Ｃ１１
−２打込まれていた不純物量をここでは４ Ｘ １０１
３ａｍ−”に低減し、ベース層１８を形成した。
ベース不純物を打込んだ後、第２の多結晶シリコン！！
１９を被着し、エミッタ領域を完全におおうようにエミ
ッタマスクよりひと回り大きなパターンを用いてホトエ
ツチングする（同図ｂ）１次に第２の窒化珪素膜１６を
除去し、その下の酸化膜１５を除去し、多結晶シリコン
の側面の酸化膜１７を除去する。その後、多結晶シリコ
ンの間に露出した窒化珪素膜１２をエツチングすると同
図（ｃ）の構造が得られる。
１９を被着し、エミッタ領域を完全におおうようにエミ
ッタマスクよりひと回り大きなパターンを用いてホトエ
ツチングする（同図ｂ）１次に第２の窒化珪素膜１６を
除去し、その下の酸化膜１５を除去し、多結晶シリコン
の側面の酸化膜１７を除去する。その後、多結晶シリコ
ンの間に露出した窒化珪素膜１２をエツチングすると同
図（ｃ）の構造が得られる。
ベースコンタクトとなる領域の窒化珪素膜をエツチング
後、エミッタ領域の第２の多結晶シリコン層１９をヒド
ラジンを用いた選択エツチング技術を用いて除去する０
次に露出した酸化膜１２をエツチングするとベースコン
タクト領域２が形成できる。その後、第３の多結晶シリ
コン層２０を被着し、熱処理を行なうとボロンを拡散し
た多結晶シリコン層１４からその上に被着した第３の多
結晶シリコン層２０にボロンが拡散する（同図ｄ）、エ
ミッタ領域の窒化珪素膜１３に到達する条件でボロンを
横方向拡散した後、ヒドラジンを用いた選択エツチング
技術により、ボロンが含まれない多結晶シリコン層２０
をエツチングするとエミッタ領域の多結晶シリコン層だ
けを選択的に除去することができる０次に多結晶シリコ
ン層２０の表面を酸化し、酸化膜２０を形成後、エミッ
タ領域の窒化珪素膜１３とその下の酸化膜１２をエツチ
ングしてエミツタ層１を形成すればトランジスタが形成
できる（同図ｅ）、なお、グラフトベース層２２はボロ
ンの横方向拡散およびエミッタの拡散時に多結晶シリコ
ンからボロンが拡散し。
後、エミッタ領域の第２の多結晶シリコン層１９をヒド
ラジンを用いた選択エツチング技術を用いて除去する０
次に露出した酸化膜１２をエツチングするとベースコン
タクト領域２が形成できる。その後、第３の多結晶シリ
コン層２０を被着し、熱処理を行なうとボロンを拡散し
た多結晶シリコン層１４からその上に被着した第３の多
結晶シリコン層２０にボロンが拡散する（同図ｄ）、エ
ミッタ領域の窒化珪素膜１３に到達する条件でボロンを
横方向拡散した後、ヒドラジンを用いた選択エツチング
技術により、ボロンが含まれない多結晶シリコン層２０
をエツチングするとエミッタ領域の多結晶シリコン層だ
けを選択的に除去することができる０次に多結晶シリコ
ン層２０の表面を酸化し、酸化膜２０を形成後、エミッ
タ領域の窒化珪素膜１３とその下の酸化膜１２をエツチ
ングしてエミツタ層１を形成すればトランジスタが形成
できる（同図ｅ）、なお、グラフトベース層２２はボロ
ンの横方向拡散およびエミッタの拡散時に多結晶シリコ
ンからボロンが拡散し。
形成される。
ベース不純物の打込み工程は第３図（ｅ）のエミッタ領
域の絶縁膜をエツチングした後に行なう方法を考えられ
るが、この場合にはベースコンタクト領域から形成した
ゲラブトベース層とエミッタ領域から形成したベース層
との接続が問題になる。この問題はシャロー化するにし
たがって拡散層の横方向への広がりも減少するために重
要で、シャロー化を困難にしている。
域の絶縁膜をエツチングした後に行なう方法を考えられ
るが、この場合にはベースコンタクト領域から形成した
ゲラブトベース層とエミッタ領域から形成したベース層
との接続が問題になる。この問題はシャロー化するにし
たがって拡散層の横方向への広がりも減少するために重
要で、シャロー化を困難にしている。
第４図は第３図の工程にしたがってベース不純物をＩ
Ｘ １０”ａｍ−”打込んだ場合の拡散層の不純物濃度
の分布である。この打込量は従来プロセスの標準的な値
で、ベース層の抵抗は６００Ω／ロ程度である。この打
込条件で１００〜１５０の電流増幅率を得るためには１
０００℃ｔ４０ｍｉｎのエミッタ拡散が必要で、この熱
処理によりベース層は０．４６μｍの深さまで拡散する
。したがって、第３図に示した工程でｌ Ｘ １０１４
ｃ■−２のベース不純物を打込んだ場合にはそれより浅
いベース層を形成することは困難である。
Ｘ １０”ａｍ−”打込んだ場合の拡散層の不純物濃度
の分布である。この打込量は従来プロセスの標準的な値
で、ベース層の抵抗は６００Ω／ロ程度である。この打
込条件で１００〜１５０の電流増幅率を得るためには１
０００℃ｔ４０ｍｉｎのエミッタ拡散が必要で、この熱
処理によりベース層は０．４６μｍの深さまで拡散する
。したがって、第３図に示した工程でｌ Ｘ １０１４
ｃ■−２のベース不純物を打込んだ場合にはそれより浅
いベース層を形成することは困難である。
第５図はエミッタ深さが０．２５μｍになるような１０
００℃、２０ｍ１ｎの拡散を行なった場合のエミッタお
よびベース層の不純物分布である。ベース不純物の打込
みは第４図と同様に５０ｎｍの酸化膜上に５０ｎｍの窒
化珪素膜を被着した状態で５０ＫｅＶでボロン打込んだ
場合で、打込量は７×１０”ｃ＋ｓ−”、 ５ Ｘ １
０”ｃ＋ｓ−”、 ４ Ｘ １０１３ｃｍ−”の場合で
ある。熱処理時間が一定の場合には打込量が少ない程ベ
ース層が浅くなり、シャロー化できることを示している
。
００℃、２０ｍ１ｎの拡散を行なった場合のエミッタお
よびベース層の不純物分布である。ベース不純物の打込
みは第４図と同様に５０ｎｍの酸化膜上に５０ｎｍの窒
化珪素膜を被着した状態で５０ＫｅＶでボロン打込んだ
場合で、打込量は７×１０”ｃ＋ｓ−”、 ５ Ｘ １
０”ｃ＋ｓ−”、 ４ Ｘ １０１３ｃｍ−”の場合で
ある。熱処理時間が一定の場合には打込量が少ない程ベ
ース層が浅くなり、シャロー化できることを示している
。
この条件で試作したトランジスタの電流増幅率は７ Ｘ
１０”ｃｍ−”が６０，５Ｘ１０″２ｃ１３が９０゜
４ Ｘ １０”ａｍ−”が１３０になる。したがって。
１０”ｃｍ−”が６０，５Ｘ１０″２ｃ１３が９０゜
４ Ｘ １０”ａｍ−”が１３０になる。したがって。
１００〜１５０の一般的な電流増幅率を得るためのベー
ス不純物の打込量は４ Ｘ １０”ｃ■−３で、この場
合のベース深さは０．３６μｍになる。ベース不純物の
打込量を従来のｌ Ｘ １０”ｃｍ−”から４×１０”
ｃｍ−”に低減することにより、ベース層深さを０．４
６μｍから０．３６μｍにシャロー化することができた
。
ス不純物の打込量は４ Ｘ １０”ｃ■−３で、この場
合のベース深さは０．３６μｍになる。ベース不純物の
打込量を従来のｌ Ｘ １０”ｃｍ−”から４×１０”
ｃｍ−”に低減することにより、ベース層深さを０．４
６μｍから０．３６μｍにシャロー化することができた
。
この方法により、更にシャロー化することも可能で、第
６図に示すようにエミッタ拡散を９００’Ｃ，４５ｍ１
ｎ に短縮し、エミッタ深さを０．０７μｍにした場合
のベース不純物の打込量を検討すると３ Ｘ １０”ａ
ｍ−”では多過ぎて電流増幅率が小さい。
６図に示すようにエミッタ拡散を９００’Ｃ，４５ｍ１
ｎ に短縮し、エミッタ深さを０．０７μｍにした場合
のベース不純物の打込量を検討すると３ Ｘ １０”ａ
ｍ−”では多過ぎて電流増幅率が小さい。
また− ３ Ｘ １０”ｃｍ−”では少な過ぎてベース
耐圧が得られない、したがって、この条件では１×ＩＱ
１３ｃ鳳−２程度が最適となる。なお、この場合のベ
ース層の不純物分布は測定が困難なために打込み直後の
分布の計算値であるが、不純物の濃度差が′ 少ないと
同時にエミッタ拡散の温度が低いためにベース層の拡散
はあまり進まず、ベース深さは０．２μｍ以下になるも
のと考えられる。
耐圧が得られない、したがって、この条件では１×ＩＱ
１３ｃ鳳−２程度が最適となる。なお、この場合のベ
ース層の不純物分布は測定が困難なために打込み直後の
分布の計算値であるが、不純物の濃度差が′ 少ないと
同時にエミッタ拡散の温度が低いためにベース層の拡散
はあまり進まず、ベース深さは０．２μｍ以下になるも
のと考えられる。
本発明によればベース不純物の打込量を低減することに
より簡単にシャロー化することができ。
より簡単にシャロー化することができ。
トランジスタを高速化することが可能である。また、エ
ミッタの拡散条件を一定にして、ベース不純物の打込量
を変えることにより、電流増幅率の最適化が簡単にでき
ると同時に不純物の打込みに起因する結晶欠陥め発生確
率が低減するため１本質的に高いトランジスタ歩留が期
待でき、超高速ＬＳＩなどでその効果は大きい、なお１
本発明はエミッタに近接してベースコンタクト領域が形
成できる構造であれば良く、特に実施例に示した工程に
従う必要がないことはいうまだもない。
ミッタの拡散条件を一定にして、ベース不純物の打込量
を変えることにより、電流増幅率の最適化が簡単にでき
ると同時に不純物の打込みに起因する結晶欠陥め発生確
率が低減するため１本質的に高いトランジスタ歩留が期
待でき、超高速ＬＳＩなどでその効果は大きい、なお１
本発明はエミッタに近接してベースコンタクト領域が形
成できる構造であれば良く、特に実施例に示した工程に
従う必要がないことはいうまだもない。
第１ＷＩは従来構造のトランジスタの断面図、第２図は
自己整合型トランジスタの断面図、第３図は本発明の一
実施例を示す工程説明図、第４図〜第６図は不純物分布
図である。 １・・・エミツタ層、２・・・ベースコンタクト、３・
・・ポリシリコンのベース電極、４・・・外部ベース抵
抗、１２．１５，１７．２１・・・酸化膜、１３．１６
・・・窒、化珪素膜、１４，１９，２０・・・多結晶シ
リコン￥：Ｊ ３ 回 ｖＪ４−口 ｙＡ５ 口 １ 日
自己整合型トランジスタの断面図、第３図は本発明の一
実施例を示す工程説明図、第４図〜第６図は不純物分布
図である。 １・・・エミツタ層、２・・・ベースコンタクト、３・
・・ポリシリコンのベース電極、４・・・外部ベース抵
抗、１２．１５，１７．２１・・・酸化膜、１３．１６
・・・窒、化珪素膜、１４，１９，２０・・・多結晶シ
リコン￥：Ｊ ３ 回 ｖＪ４−口 ｙＡ５ 口 １ 日
Claims (1)
- 【特許請求の範囲】 １、エミッタ領域に近接してベース層の引出し電極が形
成できる構造のトランジスタにおいて、ベース不純物の
打込量をエミッタ深さに見合つて低減したことを特徴と
する半導体装置の製造方法。 ２、上記構造においてベース不純物の打込量を４×１０
＾１＾３ｃｍ＾−＾２以下にしたことを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5441785A JPS61214567A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5441785A JPS61214567A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214567A true JPS61214567A (ja) | 1986-09-24 |
Family
ID=12970124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5441785A Pending JPS61214567A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839305A (en) * | 1988-06-28 | 1989-06-13 | Texas Instruments Incorporated | Method of making single polysilicon self-aligned transistor |
-
1985
- 1985-03-20 JP JP5441785A patent/JPS61214567A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839305A (en) * | 1988-06-28 | 1989-06-13 | Texas Instruments Incorporated | Method of making single polysilicon self-aligned transistor |
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