JPS5886768A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5886768A JPS5886768A JP18437681A JP18437681A JPS5886768A JP S5886768 A JPS5886768 A JP S5886768A JP 18437681 A JP18437681 A JP 18437681A JP 18437681 A JP18437681 A JP 18437681A JP S5886768 A JPS5886768 A JP S5886768A
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Classifications
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法、詳しくはバイポーラ
・トランジスタの製造方法に関するものである。
・トランジスタの製造方法に関するものである。
従来のバイポーラ・トランジスタの製造方法を、ｎｐｎ
型を例にとシ第１図を参照して説明する。
型を例にとシ第１図を参照して説明する。
第１図（２）において、１はコレクタとなるｎ型のシリ
コン基板であシ、まず、このシリコン基板１０表面にシ
リコン酸化膜２を形成した後、活性領域（トランジスタ
を形成する領域）３における前記シリコン酸化膜２をエ
ツチング除去する。
コン基板であシ、まず、このシリコン基板１０表面にシ
リコン酸化膜２を形成した後、活性領域（トランジスタ
を形成する領域）３における前記シリコン酸化膜２をエ
ツチング除去する。
次に、前記シリコン酸化膜２が除去された部分より、シ
リコン基板１と反対導電型のがロンなどの不純物を拡散
することによシ、第１図の）に示すようにＰ型拡散層（
ベース）４をシリコン基板ｌに形成する。なお、拡散を
酸化雰囲気で行うことによυ、ＰＷ拡散層４の表面はシ
リコン酸化膜５で覆われることになる。
リコン基板１と反対導電型のがロンなどの不純物を拡散
することによシ、第１図の）に示すようにＰ型拡散層（
ベース）４をシリコン基板ｌに形成する。なお、拡散を
酸化雰囲気で行うことによυ、ＰＷ拡散層４の表面はシ
リコン酸化膜５で覆われることになる。
次に、そのシリコン酸化膜５の一部を除去して。
第１図働に示すように開口部６を形成する。そして、そ
の開口部６から、シリコン基板１と同−導電型の不純物
を拡散することによシ、第１図（６）に示すように、ｎ
型拡散層（エミッタ）７をＰ型拡散層４内に形成する。
の開口部６から、シリコン基板１と同−導電型の不純物
を拡散することによシ、第１図（６）に示すように、ｎ
型拡散層（エミッタ）７をＰ型拡散層４内に形成する。
最後に、シリコン酸化膜５に穴を開けて、Ｐ型拡散層４
に接触するベース電極８を形成するとともに、ｎ型拡散
層７の表面にエミッタ電極９を形成し、さらにシリコン
基板１の裏面にコレクタ電極１０を形成する。この工程
は前記第１図（２）に示されている。
に接触するベース電極８を形成するとともに、ｎ型拡散
層７の表面にエミッタ電極９を形成し、さらにシリコン
基板１の裏面にコレクタ電極１０を形成する。この工程
は前記第１図（２）に示されている。
しかるに２以上のような従来の方法では、不安定な拡散
工程が２に必景であるため、工程も複雑となり、安定な
トランジスタ構造を得ることが困離であった。
工程が２に必景であるため、工程も複雑となり、安定な
トランジスタ構造を得ることが困離であった。
この発明は上記の点に鑑みなされたもので、簡略な工程
により高精度のバイポーラ・トランジスタを安定に製作
することのできる半導体装置の製造方法を提供すること
を目的とする。
により高精度のバイポーラ・トランジスタを安定に製作
することのできる半導体装置の製造方法を提供すること
を目的とする。
以下この発明の実施例をｍｎｐｎＷを例にとシ第２図を
参照して説明する。
参照して説明する。
第２図囚において、１１はコレクタとなるｎｆｆ１のシ
リコン基板（半導体基板）であシ、まず、このシリコン
基板１１の表面にシリコン酸化膜（第１の膜）１２を形
成する。このシリコン基板化ａｔｚは、後のイオン打込
み工程においてシリコン基板１１に不純物が導入されな
いような充分な厚みを吃って形成される。しかる後、同
じく第２図（ト）に示すように、活性領域１３における
シリコン酸化膜１２をエツチング除去する。
リコン基板（半導体基板）であシ、まず、このシリコン
基板１１の表面にシリコン酸化膜（第１の膜）１２を形
成する。このシリコン基板化ａｔｚは、後のイオン打込
み工程においてシリコン基板１１に不純物が導入されな
いような充分な厚みを吃って形成される。しかる後、同
じく第２図（ト）に示すように、活性領域１３における
シリコン酸化膜１２をエツチング除去する。
次に、その活性領域１３における露出したシリコン基板
１１の表面に、第２図（６）に示すようにシリコン酸化
膜（第２の膜）１４を形成する。このシリコン酸化膜１
４社、後のイオン打込み工程において、打込まれた不純
物の濃度が、そのシリコン酸化膜１４とシリコン基板１
１の界面よ）若干シリコン基板１１側で最大となるよう
な膜厚をもって形成される。しかる後、同じく第２図の
）に示すように、エミッタ形成領域１５におけるシリコ
ン酸化膜１４をエツチング除去する。
１１の表面に、第２図（６）に示すようにシリコン酸化
膜（第２の膜）１４を形成する。このシリコン酸化膜１
４社、後のイオン打込み工程において、打込まれた不純
物の濃度が、そのシリコン酸化膜１４とシリコン基板１
１の界面よ）若干シリコン基板１１側で最大となるよう
な膜厚をもって形成される。しかる後、同じく第２図の
）に示すように、エミッタ形成領域１５におけるシリコ
ン酸化膜１４をエツチング除去する。
次に、シリコン基板１１の導電型と反対導電型の不純物
、たとえばメロン（ロ）のイ芒ン打込みを、第２図（Ｑ
に示すように、シリコン基板１１の全面に対して行う。
、たとえばメロン（ロ）のイ芒ン打込みを、第２図（Ｑ
に示すように、シリコン基板１１の全面に対して行う。
この場合、打込みは、前記エミッタ形成領域１５におい
て、シリコン基板１１０表面部ではその導電型が変わら
ず、所望の深さでシリコン基板１１の導電型が変わるよ
うなエネルギおよびドーズ量で行う、これにより、シリ
コン基板１１内には、エミッタ形成領域１５においては
所望の深さに、またシリコン酸化膜１４の下においては
、そのシリコン酸化膜１４の存在によシ、そのシリコン
酸化膜１４の直下に連続して反転層（ペース）１６が、
同じく第２図（Ｑに示すように形成される。一方、エミ
ッタ形成領域１５におけるシリコン基板１１の表面部は
導電製力；変わらず。
て、シリコン基板１１０表面部ではその導電型が変わら
ず、所望の深さでシリコン基板１１の導電型が変わるよ
うなエネルギおよびドーズ量で行う、これにより、シリ
コン基板１１内には、エミッタ形成領域１５においては
所望の深さに、またシリコン酸化膜１４の下においては
、そのシリコン酸化膜１４の存在によシ、そのシリコン
酸化膜１４の直下に連続して反転層（ペース）１６が、
同じく第２図（Ｑに示すように形成される。一方、エミ
ッタ形成領域１５におけるシリコン基板１１の表面部は
導電製力；変わらず。
この部分がエミッタ領域１７となる。
最後に、シリコン酸化膜１４に穴を開けて、反転層１６
と接触するベース電極１８を形成するとともに、エミッ
タ領域１７０表面にエミッタ電極１９を形成し、さらに
シリコン基板１１の裏面にコレクタ電極２０を形成する
。この工程は第２図Ｏ）に示されている。
と接触するベース電極１８を形成するとともに、エミッ
タ領域１７０表面にエミッタ電極１９を形成し、さらに
シリコン基板１１の裏面にコレクタ電極２０を形成する
。この工程は第２図Ｏ）に示されている。
第３図は、ボロンを１５０ＫｅＶ、ｌＸｌ０”γｄでイ
オン打込みを行った時の、ＩＭＡ（イオン・マイクロ・
アナライザ）で調べた深さグロファイルを示している。
オン打込みを行った時の、ＩＭＡ（イオン・マイクロ・
アナライザ）で調べた深さグロファイルを示している。
なお、このイオン打込み後、一般にはアニールを行うが
、このアニールは、打込まれたがロンのグロファイルを
変えない、低温アニールやＣＷアニールとする。したが
って、たとえばシリコン基板１１の濃度を５ Ｘ １
ｏ′ｙｃｃとし、シリコン酸化膜１２．１４の膜厚をそ
れぞれ１．２μ溝、ｏ、２５ｘｔｎとすることによシ、
第２図（Ｑに示すようなトランジスタ構造を作ること〃
；できる。
、このアニールは、打込まれたがロンのグロファイルを
変えない、低温アニールやＣＷアニールとする。したが
って、たとえばシリコン基板１１の濃度を５ Ｘ １
ｏ′ｙｃｃとし、シリコン酸化膜１２．１４の膜厚をそ
れぞれ１．２μ溝、ｏ、２５ｘｔｎとすることによシ、
第２図（Ｑに示すようなトランジスタ構造を作ること〃
；できる。
なお、実施例はｎｐｎ型を例にと〕説明したが、同様に
してｐｎｐ型のノ々イポーラ・トランジスタを製造する
こともできる。
してｐｎｐ型のノ々イポーラ・トランジスタを製造する
こともできる。
以上の実施例から明らかなように、この発明の半導体装
置の製造方法においては、一度のイオン打込み工程によ
シパイポーラ・トランジスタ構造を作る。したがって、
簡略な工程によシ高精度のバイポーラ−トランジスタを
安定に製作するととができる、この発明の方法は、バイ
ポーラＬＳＩの製作に利用する仁とができる。
置の製造方法においては、一度のイオン打込み工程によ
シパイポーラ・トランジスタ構造を作る。したがって、
簡略な工程によシ高精度のバイポーラ−トランジスタを
安定に製作するととができる、この発明の方法は、バイ
ポーラＬＳＩの製作に利用する仁とができる。
第１図は従来のバイポーラ・トラン・ジスタの製造方法
を示す断面図、第２図はこの発明の半導体装置の製造方
法の実施例を示す断面図、第３図はボロンをイオン打込
みした場合の深さプロファイルを示す図である。 １１・・・シリコン基板％ １２・・・どリコン酸化膜
。 １４・・・シリコン酸化膜、１５・・・エミッタ形成領
域、１６・・・反転層、１７・・・エミッタ領域。 第２図
を示す断面図、第２図はこの発明の半導体装置の製造方
法の実施例を示す断面図、第３図はボロンをイオン打込
みした場合の深さプロファイルを示す図である。 １１・・・シリコン基板％ １２・・・どリコン酸化膜
。 １４・・・シリコン酸化膜、１５・・・エミッタ形成領
域、１６・・・反転層、１７・・・エミッタ領域。 第２図
Claims (1)
- 【特許請求の範囲】 コレクタとなる半導体基板の表面所定の領域に。 後のイオン打込みにおいて半導体基板に不純物が導入さ
れないような充分な厚みを有する第１の膜を形成する工
程と、後のイオン打込みにおいて、打込まれた不純物の
濃度が、膜と半導体基板界面よシ若千半導体基板側で最
大となるような膜厚を有する第２の膜を：前記半導体基
板の露出表面にエミッタ形成領域を除いて形成する工程
と、前記半導体基板の導電型と反対導電製の不純物を、
前記エミッタ形成領域において半導体基板の表面部では
その導電製が変わらず、所望の深さで半導体基板の導電
型が変わるようなエネルギおよびドーズ量で、前記半導
体基板の全面に対してイオン打込みする工程とを具備し
てなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18437681A JPS5886768A (ja) | 1981-11-19 | 1981-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18437681A JPS5886768A (ja) | 1981-11-19 | 1981-11-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5886768A true JPS5886768A (ja) | 1983-05-24 |
Family
ID=16152119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18437681A Pending JPS5886768A (ja) | 1981-11-19 | 1981-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4968635A (en) * | 1987-09-18 | 1990-11-06 | Kabushiki Kasiha Toshiba | Method of forming emitter of a bipolar transistor in monocrystallized film |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130374A (ja) * | 1974-03-30 | 1975-10-15 |
-
1981
- 1981-11-19 JP JP18437681A patent/JPS5886768A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130374A (ja) * | 1974-03-30 | 1975-10-15 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4968635A (en) * | 1987-09-18 | 1990-11-06 | Kabushiki Kasiha Toshiba | Method of forming emitter of a bipolar transistor in monocrystallized film |
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