JPH0479336A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0479336A JPH0479336A JP19452390A JP19452390A JPH0479336A JP H0479336 A JPH0479336 A JP H0479336A JP 19452390 A JP19452390 A JP 19452390A JP 19452390 A JP19452390 A JP 19452390A JP H0479336 A JPH0479336 A JP H0479336A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 61
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＬ Ｄ Ｄ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）構造
を有する半導体装置の製造方法に関する。
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）構造
を有する半導体装置の製造方法に関する。
従来のＬＤＤ構造を持つ半導体装置の製造方法は、まず
、第２図（ａ）に示す様に、フィールド酸化膜３を設け
て素子形成領域を区画したｎ型シリコン基板４の表面に
ゲート酸化膜２を設け、ゲート酸化膜２の上に多結晶シ
リコン等からなるゲート電ｇ！１を選択的に形成する。
、第２図（ａ）に示す様に、フィールド酸化膜３を設け
て素子形成領域を区画したｎ型シリコン基板４の表面に
ゲート酸化膜２を設け、ゲート酸化膜２の上に多結晶シ
リコン等からなるゲート電ｇ！１を選択的に形成する。
次に、第２図（ｂ）に示すように、素子形成領域以外の
領域をフォトレジスト膜やＡ、Ｒ膜等のイオン注入用マ
スク層９を用いてカバーし、ゲート電極１及びフィール
ド酸化膜３をマスクとして、ホウ素イオンを低ドーズ量
でイオン注入し、セルファラインでｐ−型拡散領域１４
を形成する。
領域をフォトレジスト膜やＡ、Ｒ膜等のイオン注入用マ
スク層９を用いてカバーし、ゲート電極１及びフィール
ド酸化膜３をマスクとして、ホウ素イオンを低ドーズ量
でイオン注入し、セルファラインでｐ−型拡散領域１４
を形成する。
次に、第２図（ｃ）に示すように、マスク層９を除去し
た後ゲート電極１を含む表面全体に酸化シリコン膜１０
を０，２〜０．３μｍの厚さに堆積する。
た後ゲート電極１を含む表面全体に酸化シリコン膜１０
を０，２〜０．３μｍの厚さに堆積する。
次に、第２図（ｄ）に示すように、酸化シリコン膜１０
をエッチバックしてゲート電極１の側面にのみ酸化シリ
コン膜を残してサイドウオール１１を形成する。
をエッチバックしてゲート電極１の側面にのみ酸化シリ
コン膜を残してサイドウオール１１を形成する。
次に、第２図（ｅ）に示すように、イオン注入時のシリ
コン基板の表面損傷を防ぐなめ全面に薄い酸化シリコン
ｒ！１Ａ１２を形成する。次に、素子形成領域以外の領
域をフォトレジスト膜やＡ、１％等のイオン注入用マス
ク層１３を用いてカバーし、ゲート電極１及びサイドウ
オール１１及びフィールド酸化膜３をマスクとしてホウ
素イオンを高ドーズ量でイオン注入し、セルファライン
でｐ“型拡散領域１５を形成し、ＬＤＤ構造のｐ型ＭＯ
Ｓトランジスタを構成する。
コン基板の表面損傷を防ぐなめ全面に薄い酸化シリコン
ｒ！１Ａ１２を形成する。次に、素子形成領域以外の領
域をフォトレジスト膜やＡ、１％等のイオン注入用マス
ク層１３を用いてカバーし、ゲート電極１及びサイドウ
オール１１及びフィールド酸化膜３をマスクとしてホウ
素イオンを高ドーズ量でイオン注入し、セルファライン
でｐ“型拡散領域１５を形成し、ＬＤＤ構造のｐ型ＭＯ
Ｓトランジスタを構成する。
この従来の半導体装置の製造方法は、ゲート電極の側面
にサイドウオールを形成する前後の夫々にイオン注入を
必要とし、例えば、ｐ型ＭＯＳトランジスタのみを形成
する場合は、目合せ、露光工程を２回、イオン注入工程
か２回必要である。
にサイドウオールを形成する前後の夫々にイオン注入を
必要とし、例えば、ｐ型ＭＯＳトランジスタのみを形成
する場合は、目合せ、露光工程を２回、イオン注入工程
か２回必要である。
さらにＣＭＯ８）ランジスタを形成する場合は、目合せ
露光工程が４回、イオン注入工程が４０必要であり、製
造方法か複雑な為、製造時間も長くかかり歩留りを下げ
る原因にもなっている。
露光工程が４回、イオン注入工程が４０必要であり、製
造方法か複雑な為、製造時間も長くかかり歩留りを下げ
る原因にもなっている。
本発明の半導体集積回路の製造方法は、−導電型半導体
基板の主表面に選択的にフィールド酸化膜を設けて素子
形成領域を区画し前記素子形成領域の表面にゲート酸化
膜を形成する工程と、前記ゲート酸化膜の上に選択的に
ゲート電極を形成し前記ゲート電極を含む表面にシリカ
膜を形成する工程と、前記シリカ膜をエッチバックして
前記ゲート電極の側面にのみ前記半導体基板の表面に対
して傾斜したシリカ膜を残す工程と、前期ゲート電極及
び前期フィールド酸化膜をマスクとして逆導電型の不純
物をイオン注入し前記半導体基板の表面にゲート電極に
隣接する前記シリカ膜の厚さが薄くなるのに従って低濃
度から高濃度に連続的に変化する拡散領域を形成する工
程とを含んで構成される。
基板の主表面に選択的にフィールド酸化膜を設けて素子
形成領域を区画し前記素子形成領域の表面にゲート酸化
膜を形成する工程と、前記ゲート酸化膜の上に選択的に
ゲート電極を形成し前記ゲート電極を含む表面にシリカ
膜を形成する工程と、前記シリカ膜をエッチバックして
前記ゲート電極の側面にのみ前記半導体基板の表面に対
して傾斜したシリカ膜を残す工程と、前期ゲート電極及
び前期フィールド酸化膜をマスクとして逆導電型の不純
物をイオン注入し前記半導体基板の表面にゲート電極に
隣接する前記シリカ膜の厚さが薄くなるのに従って低濃
度から高濃度に連続的に変化する拡散領域を形成する工
程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、従来と同様にフィー
ルド酸化膜３によって区画された素子形成領域を有する
ｎ型シリコン基板４の表面にゲート酸化膜２を形成し、
ゲート酸化膜２の上に選択的にゲート電極１を形成する
。
ルド酸化膜３によって区画された素子形成領域を有する
ｎ型シリコン基板４の表面にゲート酸化膜２を形成し、
ゲート酸化膜２の上に選択的にゲート電極１を形成する
。
次に、第１図（ｂ）に示すように、スピン塗布法により
シリコン化合物を主体とする溶液を全面に塗布し、約３
００℃で焼成してシリカ膜５を形成する。
シリコン化合物を主体とする溶液を全面に塗布し、約３
００℃で焼成してシリカ膜５を形成する。
次に、第１図（ｃ）に示すように、全面をエッチバック
してゲート電極１の側面に接した領域にシリコン基板４
の表面に対して傾斜した表面を有するシリカ膜を残し、
シリカ残膜６を形成する。
してゲート電極１の側面に接した領域にシリコン基板４
の表面に対して傾斜した表面を有するシリカ膜を残し、
シリカ残膜６を形成する。
次に、第１図（ｄ）に示すように、イオン注入時のシリ
コン基板表面の損傷を防ぐため全面に薄い酸化シリコン
膜１２を堆積し、素子形成領域以外をカバーする。次に
、フォトレジスト膜又はＡＩ膜等のイオン注入用マスク
層９を形成し、ケート電極１とフィールド酸化膜３をマ
スクとして、ホウ素イオンをイオン注入して拡散領域を
形成する。
コン基板表面の損傷を防ぐため全面に薄い酸化シリコン
膜１２を堆積し、素子形成領域以外をカバーする。次に
、フォトレジスト膜又はＡＩ膜等のイオン注入用マスク
層９を形成し、ケート電極１とフィールド酸化膜３をマ
スクとして、ホウ素イオンをイオン注入して拡散領域を
形成する。
ここで、シリカ残膜６が注入イオンのエネルギーを下げ
かつイオンをとり込むが、エッチバックの際のシリカ残
膜６はゲート電極１の側面に接する部分では厚く残るが
、ゲート電極から離れるほどシリカ残膜６も薄くなる。
かつイオンをとり込むが、エッチバックの際のシリカ残
膜６はゲート電極１の側面に接する部分では厚く残るが
、ゲート電極から離れるほどシリカ残膜６も薄くなる。
この上からイオン注入すると、シリカ残膜６の無い領域
は均一な不純物濃度の高いｐ１型拡散領域８が形成され
る。しかしシリカ残膜６のある領域は、膜厚が厚くなる
にしたがいイオン注入されるイオンのエネルギが弱めら
れ、またシリカ残膜６中にもイオンが取り込まれる為に
ゲート電極に近すくほど不純物濃度が連続的に低くなる
ｐ−型拡散領域７が形成される。以上の様に、ゲート電
極形成後に目合せ露光１回、イオン注入１回でＬＤＤ構
造を持つｐ型ＭＯ３）ランジスタが形成される。その後
、従来技術であるＡｆｆｌ配線層等を用いて各トランジ
スタを接続する事により半導体集積回路が形成できる。
は均一な不純物濃度の高いｐ１型拡散領域８が形成され
る。しかしシリカ残膜６のある領域は、膜厚が厚くなる
にしたがいイオン注入されるイオンのエネルギが弱めら
れ、またシリカ残膜６中にもイオンが取り込まれる為に
ゲート電極に近すくほど不純物濃度が連続的に低くなる
ｐ−型拡散領域７が形成される。以上の様に、ゲート電
極形成後に目合せ露光１回、イオン注入１回でＬＤＤ構
造を持つｐ型ＭＯ３）ランジスタが形成される。その後
、従来技術であるＡｆｆｌ配線層等を用いて各トランジ
スタを接続する事により半導体集積回路が形成できる。
またＣＭＯ３）ランジスタを形成する場合は、上述した
実施例に加えてｐ型ＭＯ８）ランジスタと同様にｎ型Ｍ
Ｏ３）ランジスタを形成する為に従来からのフォトレジ
スト技術を用いてｎ型ＭＯＳトランジスタを形成する領
域以外の領域をフォトレジスト膜又はＡＡＭの様なイオ
ン注入用のマスク層でカバーし、リン、ヒ素等をイオン
注入する工程を加える事により実現される。その際目合
せ露光は計２回、イオン注入も計２回でＣＭＯＳトラン
ジスタが形成できる。
実施例に加えてｐ型ＭＯ８）ランジスタと同様にｎ型Ｍ
Ｏ３）ランジスタを形成する為に従来からのフォトレジ
スト技術を用いてｎ型ＭＯＳトランジスタを形成する領
域以外の領域をフォトレジスト膜又はＡＡＭの様なイオ
ン注入用のマスク層でカバーし、リン、ヒ素等をイオン
注入する工程を加える事により実現される。その際目合
せ露光は計２回、イオン注入も計２回でＣＭＯＳトラン
ジスタが形成できる。
以上説明した様に本発明は、ＭＯＳトランジスタのＬＤ
Ｄ構造の形成に際し、イオン注入及び目合せ露光の回数
を減らすことがてき、たとえば、ＣＭＯＳトランジスタ
の場合、従来のゲートを極形成後イオン注入４回、目合
せ露光４回であったものを本発明によりイオン注入２回
、目合せ露光２回に減らす事ができるので、製造日数、
費用の大幅削減ができるという効果を有する。
Ｄ構造の形成に際し、イオン注入及び目合せ露光の回数
を減らすことがてき、たとえば、ＣＭＯＳトランジスタ
の場合、従来のゲートを極形成後イオン注入４回、目合
せ露光４回であったものを本発明によりイオン注入２回
、目合せ露光２回に減らす事ができるので、製造日数、
費用の大幅削減ができるという効果を有する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｅ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・ゲート電極、２・・・ゲート酸化膜、３・・・
フィールド酸化膜、４・・・ｎ型シリコン基板、５・・
・シリカ膜、６・・・シリカ残膜、７，１４・・・ｐ−
型拡散領域、８．１５・・・ｐ”型拡散領域、９・・・
マスク層、１０・・・酸化シリコン膜、１１・・・サイ
ドウオール、１２・・・酸化シリコン膜、１３・・・マ
スク層、１４・・・ｐ−型拡散領域、１５・・・ｐ＋型
拡散領域。
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｅ）は従来の半導体装置の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・ゲート電極、２・・・ゲート酸化膜、３・・・
フィールド酸化膜、４・・・ｎ型シリコン基板、５・・
・シリカ膜、６・・・シリカ残膜、７，１４・・・ｐ−
型拡散領域、８．１５・・・ｐ”型拡散領域、９・・・
マスク層、１０・・・酸化シリコン膜、１１・・・サイ
ドウオール、１２・・・酸化シリコン膜、１３・・・マ
スク層、１４・・・ｐ−型拡散領域、１５・・・ｐ＋型
拡散領域。
Claims (1)
- 一導電型半導体基板の主表面に選択的にフィールド酸
化膜を設けて素子形成領域を区画し前記素子形成領域の
表面にゲート酸化膜を形成する工程と、前記ゲート酸化
膜の上に選択的にゲート電極を形成し前記ゲート電極を
含む表面にシリカ膜を形成する工程と、前記シリカ膜を
エッチバックして前記ゲート電極の側面にのみ前記半導
体基板の表面に対して傾斜したシリカ膜を残す工程と、
前期ゲート電極及び前期フィールド酸化膜をマスクとし
て逆導電型の不純物をイオン注入し前記半導体基板の表
面にゲート電極に隣接する前記シリカ膜の厚さが薄くな
るのに従って低濃度から高濃度に連続的に変化する拡散
領域を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19452390A JPH0479336A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19452390A JPH0479336A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479336A true JPH0479336A (ja) | 1992-03-12 |
Family
ID=16325951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19452390A Pending JPH0479336A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479336A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751019A (en) * | 1994-12-06 | 1998-05-12 | Varian Associates, Inc. | Method and structure for reducing short circuits between overlapping conductors |
| WO1999030361A1 (en) * | 1997-12-09 | 1999-06-17 | Advanced Micro Devices, Inc. | Spacer formation for precise salicide formation |
| US5937302A (en) * | 1997-01-08 | 1999-08-10 | Advanced Micro Devices, Inc. | Method of forming lightly doped drain region and heavily doping a gate using a single implant step |
-
1990
- 1990-07-23 JP JP19452390A patent/JPH0479336A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751019A (en) * | 1994-12-06 | 1998-05-12 | Varian Associates, Inc. | Method and structure for reducing short circuits between overlapping conductors |
| US5937302A (en) * | 1997-01-08 | 1999-08-10 | Advanced Micro Devices, Inc. | Method of forming lightly doped drain region and heavily doping a gate using a single implant step |
| WO1999030361A1 (en) * | 1997-12-09 | 1999-06-17 | Advanced Micro Devices, Inc. | Spacer formation for precise salicide formation |
| US6323561B1 (en) | 1997-12-09 | 2001-11-27 | Advanced Micro Devices, Inc. | Spacer formation for precise salicide formation |
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