JPS62190862A - 相補型ｍｏｓ集積回路の製造方法 - Google Patents
相補型ｍｏｓ集積回路の製造方法Info
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- JPS62190862A JPS62190862A JP61034686A JP3468686A JPS62190862A JP S62190862 A JPS62190862 A JP S62190862A JP 61034686 A JP61034686 A JP 61034686A JP 3468686 A JP3468686 A JP 3468686A JP S62190862 A JPS62190862 A JP S62190862A
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- JP
- Japan
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- region
- gate electrode
- impurity
- type
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は相補型ＭＯ３集積回路特にＬＤＤ構造（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造）の相補型ＭＯ
３集積回路の製造方法に関する。
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造）の相補型ＭＯ
３集積回路の製造方法に関する。
従来の技術
ＭＯＳ型集積回路における最近のトランジスタゲート長
の短縮、ゲート酸化膜厚の薄膜化の進展により、ドレイ
ン近傍の電界集中部におけるゲート酸化膜へのホットエ
レクトロンの注入に起因するトランジスタ諸特性の劣化
、いわゆるホットエレクトロン効果はより深刻となりつ
つある。これに対する有効な対策として、ゲート電極端
部において、ドレイン不純物濃度を低くした、ＬＤＤ構
造（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ構造）が
提案されている。図２をもって従来方法によるＬＤＤ構
造のＮチャンネルＭＯＳトランジスタの製造方法を述べ
る。図２（ａ）のように、Ｐ型シリコン基板１の上にゲ
ート酸化膜２およびゲート電極３を形成した後、ゲート
電極３を自己整合マスクとして、Ｎ型不純物４を低濃度
に注入して、低不純物濃度のソース、ドレイン層５を形
成する。次に図２（ｂ）のようにゲート電極３の両端の
側面に側壁６を例えばエッチバック法等で形成し、次い
で図２（Ｃ）のように、Ｎ型不純物７を高濃度に注入し
て、高不純物濃度のソース、ドレイン層８を形成する。
の短縮、ゲート酸化膜厚の薄膜化の進展により、ドレイ
ン近傍の電界集中部におけるゲート酸化膜へのホットエ
レクトロンの注入に起因するトランジスタ諸特性の劣化
、いわゆるホットエレクトロン効果はより深刻となりつ
つある。これに対する有効な対策として、ゲート電極端
部において、ドレイン不純物濃度を低くした、ＬＤＤ構
造（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ構造）が
提案されている。図２をもって従来方法によるＬＤＤ構
造のＮチャンネルＭＯＳトランジスタの製造方法を述べ
る。図２（ａ）のように、Ｐ型シリコン基板１の上にゲ
ート酸化膜２およびゲート電極３を形成した後、ゲート
電極３を自己整合マスクとして、Ｎ型不純物４を低濃度
に注入して、低不純物濃度のソース、ドレイン層５を形
成する。次に図２（ｂ）のようにゲート電極３の両端の
側面に側壁６を例えばエッチバック法等で形成し、次い
で図２（Ｃ）のように、Ｎ型不純物７を高濃度に注入し
て、高不純物濃度のソース、ドレイン層８を形成する。
このとき側壁６の下には、高濃度のＮ型不純物は注入さ
れず、ここにＬＤＤ構造が形成される。
れず、ここにＬＤＤ構造が形成される。
発明が解決しようとする問題点
このような従来のＬＤＤ構造の形成方法は、−導電型の
ＭＯＳ）ランジスタのみを有する、有えばＮＭＯＳプロ
セスには極めて簡便、有効な方法であるが、この方法を
二種類の導電型のトランジスタを有する相補型ＭＯＳ集
積回路に適用する際には、フォトマスク工程回数が増加
するという問題点がある。すなわち、いま例えば相補型
ＭＯ３集積回路で、ＮチャンネルトランジスタにＬＤＤ
構造を適用する場合には、ゲート電極の側壁をＣＶＤ法
で形成する関係上、温度上昇によりフォトレジスト膜が
分解するため図２（ａ）の低濃度Ｎ型不純物イオン注入
工程および図２（Ｃ）の高濃度Ｎ型不純物イオン注入の
両工程の実施時には、Ｐチャンネルトランジスタを形成
する領域にこれらＮ型不純物イオンが注入されるのを防
ぐために、Ｐチャンネル領域にフォトマスク工程を合計
２回実施する必要がある。すなわち相補型ＭＯ３集積回
路において、ＮチャンネルトランジスタをＬＤＤ構造に
するだめには、通常の相補型ＭＯＳ集積回路を製造する
場合にくらべてフォトマスク回数が１回増加する。もし
ＰチャンネルトランジスタもＬＤＤ構造にするなら、同
様の理由によりフォトマスク回数はさらに１回増加する
。従来のＬＤＤ構造形成方法を相補型ＭＯＳ集積回路に
適用すると、このように工程後”雑化の問題が発生する
。
ＭＯＳ）ランジスタのみを有する、有えばＮＭＯＳプロ
セスには極めて簡便、有効な方法であるが、この方法を
二種類の導電型のトランジスタを有する相補型ＭＯＳ集
積回路に適用する際には、フォトマスク工程回数が増加
するという問題点がある。すなわち、いま例えば相補型
ＭＯ３集積回路で、ＮチャンネルトランジスタにＬＤＤ
構造を適用する場合には、ゲート電極の側壁をＣＶＤ法
で形成する関係上、温度上昇によりフォトレジスト膜が
分解するため図２（ａ）の低濃度Ｎ型不純物イオン注入
工程および図２（Ｃ）の高濃度Ｎ型不純物イオン注入の
両工程の実施時には、Ｐチャンネルトランジスタを形成
する領域にこれらＮ型不純物イオンが注入されるのを防
ぐために、Ｐチャンネル領域にフォトマスク工程を合計
２回実施する必要がある。すなわち相補型ＭＯ３集積回
路において、ＮチャンネルトランジスタをＬＤＤ構造に
するだめには、通常の相補型ＭＯＳ集積回路を製造する
場合にくらべてフォトマスク回数が１回増加する。もし
ＰチャンネルトランジスタもＬＤＤ構造にするなら、同
様の理由によりフォトマスク回数はさらに１回増加する
。従来のＬＤＤ構造形成方法を相補型ＭＯＳ集積回路に
適用すると、このように工程後”雑化の問題が発生する
。
問題点を解決するための手段
前記問題点を解決するため本発明は、−導電型の半導体
基板の所定の領域に前記半導体基板と逆導電型のウェル
を形成する第１の工程と、前記ウェル上及び前記ウェル
以外の前記半導体基板上の所定の領域に夫々ゲート絶縁
膜とゲート電極とを選択的に順次積層する第２の工程と
、前記両ゲート電極の両端に前記ゲート電極と異種材料
からなる側壁を形成する第３の工程と、前記ウェル上又
は前記ウェル以外の前記半導体基板上の何れか一方にフ
ォトレジスト膜を被着する第４の工程と、前記フォトレ
ジスト膜とフォトレジスト膜の被着しない半導体基板の
第１の領域上のゲート電極と其の側壁とをマスクにして
、前記第１の領域と逆導電型の第１の不純物を高濃度に
注入する第５の工程と、前記第１の域帯止の前記ゲート
電極の側壁を除去する第６の工程と、前記フォトレジス
ト膜と前記第１の領域上のゲート電極とをマスクにして
、前記第１の領域と逆導電型の第２の不純物を低濃度に
注入する第７の工程とを含み、前記フォトレジスト膜を
除去し、前記第１の領域にフォトレジスト膜を被着後、
前記第６乃至第７の工程を繰り返す事を特徴とする相補
型ＭＯＳ集積回路の製造方法を提供する。
基板の所定の領域に前記半導体基板と逆導電型のウェル
を形成する第１の工程と、前記ウェル上及び前記ウェル
以外の前記半導体基板上の所定の領域に夫々ゲート絶縁
膜とゲート電極とを選択的に順次積層する第２の工程と
、前記両ゲート電極の両端に前記ゲート電極と異種材料
からなる側壁を形成する第３の工程と、前記ウェル上又
は前記ウェル以外の前記半導体基板上の何れか一方にフ
ォトレジスト膜を被着する第４の工程と、前記フォトレ
ジスト膜とフォトレジスト膜の被着しない半導体基板の
第１の領域上のゲート電極と其の側壁とをマスクにして
、前記第１の領域と逆導電型の第１の不純物を高濃度に
注入する第５の工程と、前記第１の域帯止の前記ゲート
電極の側壁を除去する第６の工程と、前記フォトレジス
ト膜と前記第１の領域上のゲート電極とをマスクにして
、前記第１の領域と逆導電型の第２の不純物を低濃度に
注入する第７の工程とを含み、前記フォトレジスト膜を
除去し、前記第１の領域にフォトレジスト膜を被着後、
前記第６乃至第７の工程を繰り返す事を特徴とする相補
型ＭＯＳ集積回路の製造方法を提供する。
作 用
本発明は、ＬＤＤ構造形成方法を相補型ＭＯ３集積回路
の製造に適用した場合に生じるＣＶＤ法によるゲート側
壁部の形成時の温度上昇によるフォトレジスト膜の分解
の問題を解消する。従って、フォトマスク形成工程回数
を増加させる事無しに、ＬＤＤ構造の相補型ＭＯ３集積
回路の製造が可能となる。
の製造に適用した場合に生じるＣＶＤ法によるゲート側
壁部の形成時の温度上昇によるフォトレジスト膜の分解
の問題を解消する。従って、フォトマスク形成工程回数
を増加させる事無しに、ＬＤＤ構造の相補型ＭＯ３集積
回路の製造が可能となる。
実施例
本発明の実施例を第１図（ａ）〜（ｄ）の工程順断面図
を用いて説明する。
を用いて説明する。
本実施例では、ＮチャンネルＭＯ３）ランジスタのみを
ＬＤＤ構造にする場合を示す。まず第１図（、）のよう
に、Ｎ型シリコン基板１およびＰ型つェル領域り′上に
通常のＭＯ３集積回路製造方法により、ゲート酸化膜２
およびゲート電極３を形成した後、ＬＰＧＶＤ二酸化シ
リコン膜のエッチバック法により二酸化シリコン側壁ｅ
をゲート電極３の両端の側面に形成する。次に第１図（
ｂ）のように、フォトリソグラフィー法によりＰチャン
ネルトランジスタ領域上にフォトレジスト９を形成し、
Ｎ型不純物７（ヒ素イオン）を約５Ｘ１０ ｃｍ
だけ注入して、高濃度のＮ型不純物層（ソース・ドレイ
ン拡散層）８を形成する。次に第１図（Ｃ）のようにフ
ォトレジスト９をマスクとして、弗酸系エツチング液を
用いたウェットエツチング法により、露呈したＮチャン
ネルトランジスタ領域の側壁６を除去する。次に第１図
（ｄ）のように、フォトレジスト９をマスクとして、Ｎ
型不純物４（リンイオン）を約ｌＸ１０ｍ だけ注入
して、低濃度のＮ型不純物層（ＬＤＤ層）６を形成する
。次いでフォトレジスト９を除去した後、以下は通常の
相補型ＭＯＳ集積回路製造方法により作製する。
ＬＤＤ構造にする場合を示す。まず第１図（、）のよう
に、Ｎ型シリコン基板１およびＰ型つェル領域り′上に
通常のＭＯ３集積回路製造方法により、ゲート酸化膜２
およびゲート電極３を形成した後、ＬＰＧＶＤ二酸化シ
リコン膜のエッチバック法により二酸化シリコン側壁ｅ
をゲート電極３の両端の側面に形成する。次に第１図（
ｂ）のように、フォトリソグラフィー法によりＰチャン
ネルトランジスタ領域上にフォトレジスト９を形成し、
Ｎ型不純物７（ヒ素イオン）を約５Ｘ１０ ｃｍ
だけ注入して、高濃度のＮ型不純物層（ソース・ドレイ
ン拡散層）８を形成する。次に第１図（Ｃ）のようにフ
ォトレジスト９をマスクとして、弗酸系エツチング液を
用いたウェットエツチング法により、露呈したＮチャン
ネルトランジスタ領域の側壁６を除去する。次に第１図
（ｄ）のように、フォトレジスト９をマスクとして、Ｎ
型不純物４（リンイオン）を約ｌＸ１０ｍ だけ注入
して、低濃度のＮ型不純物層（ＬＤＤ層）６を形成する
。次いでフォトレジスト９を除去した後、以下は通常の
相補型ＭＯＳ集積回路製造方法により作製する。
ＰチャンネルトランジスタをＬＤＤ構造にする場合も上
記実施例と同様の方法による。
記実施例と同様の方法による。
発明の効果
本発明により、フォトマスク工程回数を増加させること
なく、相補型ＭＯＳ集積回路のトランジスタをＬＤＤ構
造化し、ホットエレクトロン効果を低減することができ
た。
なく、相補型ＭＯＳ集積回路のトランジスタをＬＤＤ構
造化し、ホットエレクトロン効果を低減することができ
た。
第１図（、）〜（ｄ）は本発明の実施例の工程断面図、
第２図（、）〜（Ｃ）は従来例の工程断面図である。 １・・−・・・シリコン基板、１／ ＝−、、・Ｐ型ウ
ェル領域、２・・・・・・ゲート酸化膜、３・・・・・
・ゲート電極、４・・・・・・Ｎ型不純物イオン、６・
・・・・・低不純物濃度のソース。 ドレイン層、６・・・・・・ゲート電極の側壁、７・・
・・・・Ｎ型不純物イオン、８・・・・・・高不純物濃
度のソース。 ドレイン層、９・・・・・・フォトレジスト。
第２図（、）〜（Ｃ）は従来例の工程断面図である。 １・・−・・・シリコン基板、１／ ＝−、、・Ｐ型ウ
ェル領域、２・・・・・・ゲート酸化膜、３・・・・・
・ゲート電極、４・・・・・・Ｎ型不純物イオン、６・
・・・・・低不純物濃度のソース。 ドレイン層、６・・・・・・ゲート電極の側壁、７・・
・・・・Ｎ型不純物イオン、８・・・・・・高不純物濃
度のソース。 ドレイン層、９・・・・・・フォトレジスト。
Claims (1)
- 一導電型の半導体基板の所定の領域に前記半導体基板と
逆導電型のウェルを形成する第１の工程と、前記ウェル
上及び前記ウェル以外の前記半導体基板上の所定の領域
に夫々ゲート絶縁膜とゲート電極とを選択的に順次積層
する第２の工程と、前記両ゲート電極の両端に前記ゲー
ト電極と異種材料からなる側壁を形成する第３の工程と
、前記ウェル上又は前記ウェル以外の前記半導体基板上
の何れか一方にフォトレジスト膜を被着する第４の工程
と、前記フォトレジスト膜とフォトレジスト膜の被着し
ない半導体基板の第１の領域上のゲート電極と其の側壁
とをマスクにして、前記第１の領域と逆導電型の第１の
不純物を高濃度に注入する第５の工程と、前記第１の領
域上の前記ゲート電極の側壁を除去する第６の工程と、
前記フォトレジスト膜と前記第１の領域上のゲート電極
とをマスクにして、前記第１の領域と逆導電型の第２の
不純物を低濃度に注入する第７の工程とを含み、前記フ
ォトレジスト膜を除去し、前記第１の領域にフォトレジ
スト膜を被着後、前記第５乃至第７の工程を繰り返す事
を特徴とする相補型ＭＯＳ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034686A JPS62190862A (ja) | 1986-02-18 | 1986-02-18 | 相補型ｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034686A JPS62190862A (ja) | 1986-02-18 | 1986-02-18 | 相補型ｍｏｓ集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190862A true JPS62190862A (ja) | 1987-08-21 |
Family
ID=12421279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034686A Pending JPS62190862A (ja) | 1986-02-18 | 1986-02-18 | 相補型ｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190862A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162761A (ja) * | 1988-08-24 | 1990-06-22 | Inmos Ltd | Ｍｏｓｆｅｔの製造方法 |
| US5766991A (en) * | 1990-05-11 | 1998-06-16 | U.S. Philips Corporation | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain |
| KR20010093055A (ko) * | 2000-03-23 | 2001-10-27 | 마찌다 가쯔히꼬 | 반도체장치의 제조방법 및 반도체장치 |
| WO2015037438A1 (ja) * | 2013-09-11 | 2015-03-19 | 日本碍子株式会社 | 集合電池用容器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193371A (ja) * | 1984-03-15 | 1985-10-01 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-02-18 JP JP61034686A patent/JPS62190862A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193371A (ja) * | 1984-03-15 | 1985-10-01 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02162761A (ja) * | 1988-08-24 | 1990-06-22 | Inmos Ltd | Ｍｏｓｆｅｔの製造方法 |
| US5766991A (en) * | 1990-05-11 | 1998-06-16 | U.S. Philips Corporation | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain |
| KR20010093055A (ko) * | 2000-03-23 | 2001-10-27 | 마찌다 가쯔히꼬 | 반도체장치의 제조방법 및 반도체장치 |
| WO2015037438A1 (ja) * | 2013-09-11 | 2015-03-19 | 日本碍子株式会社 | 集合電池用容器 |
| JPWO2015037438A1 (ja) * | 2013-09-11 | 2017-03-02 | 日本碍子株式会社 | 集合電池用容器 |
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