KR100282984B1 - 산화질소막을이용한스플릿게이트구조의시모스트랜지스터및그제조방법 - Google Patents

Abstract

스플릿 게이트 구조의 CMOS 트랜지스터를 제조하는 방법에 있어서 반도체 기판 위에 형성되어 있는 완충 산화막과 질화막을 패터닝하여 반도체 기판을 노출시킨 후 필드 산화막을 성장시키고, 완충 산화막 하부의 반도체 기판에 필드 산화막을 경계로 나누어진 N형 우물 및 P형 우물을 형성하고 질소를 주입한다. 이 때, 주입되는 질소의 농도는 N형 우물과 P형 우물간에 서로 다르게 하여 후에 형성되는 두 게이트 절연막의 특성을 달리한다. 다음, 완충 산화막을 제거하고, 질소 산화막을 성장시켜 게이트 절연막을 형성하고, 게이트 절연막 위에 게이트 전극을 형성한다.

여기서, 주입되는 질소의 농도는 필요에 따라 N형 우물에 주입되는 질소의 농도가 P형 우물에 주입되는 질소의 농도보다 더 높을 수도 있고, 반대로 P형 우물에 주입되는 질소의 농도가 N형 우물 주입되는 질소의 농도보다 더 높을 수도 있다. 주입되는 질소의 양은 1×10¹²개/㎠에서 1×10¹⁶개/㎠ 사이에서 변화시킬 수 있다.

Description

산화 질소막을 이용한 스플릿 게이트 구조의 시모스 트랜지스터 및 그 제조 방법

이 발명은 스플릿 게이트(split gate) 구조의 CMOS 트랜지스터를 제조하는 방법에 관한 것으로서, 더 자세하게는 질소 산화막(oxynitride)을 게이트 절연막으로 사용하고, 질소 산화막에 포함되는 질소 농도를 달리하여 스플릿 게이트 구조를 이루는 CMOS 트랜지스터의 제조 방법에 관한 것이다.

스플릿 게이트 구조라 하면, CMOS 트랜지스터의 소비 전력 절감과 효율 향상을 위해 NMOS 트랜지스터와 PMOS 트랜지스터의 구동 전압을 다르게 하는 것을 말한다. 이처럼 NMOS와 PMOS 트랜지스터의 구동 전압이 다르면 각각의 게이트 절연막의 절연 특성도 달라져야 하는데, 게이트 절연막의 절연 특성을 달리하기 위하여 종래에는 게이트 절연막의 두께를 달리하는 방법을 사용하고 있다.

이제, 도면을 참고하여 종래의 스플릿 게이트 구조의 CMOS 트랜지스터의 제조 방법에 대하여 설명한다.

도 1a 내지 도 1h는 종래의 기술에 의하여 스플릿 게이트 구조의 CMOS 트랜지스터를 제조하는 공정을 나타내는 단면도이다.

먼저, P형으로 도핑된 규소 기판(10)에 완충 산화막(pad oxide)(210, 220)을 성장시키고 완충 산화막(210, 220) 위에 질화규소(Si₃N₄)막(30)을 적층한다. 다음, 감광제 도포, 노광, 현상 및 완충 산화막(210, 220)과 질화규소막(30)의 식각을 통하여 채널이 형성될 두 부분만을 남기고 질화규소막과 완충 산화막을 제거한 후, 필드 산화막(field oxide)(40)을 성장시킨다. 질화규소막(30)이 필드 산화막(40)의 성장을 방해하므로 채널이 형성될 두 부분에는 필드 산화막(40)이 성장되지 않는다. 이렇게 하여 도 1a에 나타낸 바와 같은 구조가 된다.

다음, 도 1b와 같이, 감광제(510)를 도포하고, 노광, 현상하여 P채널이 형성될 부분 상부의 감광제를 제거하여 완충 산화막(210)을 노출시킨 후, 이온을 주입하여 N형 우물(well)(610)을 형성한다.

다시, 도1c와 같이, 감광제(520)를 도포하고, 노광, 현상하여 N채널이 형성될 부분 상부의 감광제를 제거하여 완충 산화막(220)을 노출시킨 후, 이온을 주입하여 P형 우물(well)(620)을 형성한다.

이어서, 감광제(520)를 모두 제거하고, 식각을 통해 완충 산화막(210, 220)을 깎아 내면, 도 1d와 같은 구조가 된다.

다음, 도 1e와 같이, 산화규소막을 성장시켜 게이트 절연막(810, 820)을 형성한다. 완충 산화막(210, 220)을 제거하고 새로이 산화규소막을 성장시켜 게이트 절연막(810, 820)을 형성하는 이유는 이온 주입 등의 공정을 거치면서 완충 산화막(210, 220)이 손상되어 절연 특성이 악화되어 게이트 절연막으로 사용하기에 부적절하기 때문이다.

다음 단계로, 도 1f에 나타낸 바와 같이, 기판(10) 전면에 감광제(530)를 도포하고 노광한 후 현상하여 P형 혹은 N형 우물(620) 상부의 게이트 절연막(820)만을 노출시키고, 식각하여 노출되어 있는 게이트 절연막(820)을 깎아 낸다.

다음, 도 1g와 같이, 감광제(530)를 모두 제거하고, 기판(10) 전면에 걸쳐 다시 산화막(100)을 성장시킨다. 이렇게 하면, P형 우물(620) 상부의 게이트 절연막(820)보다 N형 우물(610) 상부의 게이트 절연막(810)이 더 두꺼워 진다.

이와 같은 게이트 절연막의 두께 조절은 반대의 경우도 가능하다(즉, P형이 더 두꺼움).

다음, 도 1h와 같이, 다결정 규소를 적층하고 패터닝(patterning)하여 두 개의 게이트 전극(910, 920)을 형성한다.

이후, N채널 및 P채널의 소스 및 드레인을 형성하고, 절연막을 적층하고, 절연막에 접촉구를 뚫어 N채널 및 P채널의 소스 및 드레인을 노출시키고, 금속 배선을 형성하는 등의 과정을 거쳐 스플릿 게이트 구조의 CMOS 트랜지스터를 형성한다.

이처럼 NMOS와 PMOS 트랜지스터의 게이트 절연막의 두께를 달리하기 위하여는 감광제 도포, 마스크 정렬, 노광, 현상, 식각 및 산화막 성장 등의 여러 공정이 추가로 필요하게 되어 생산성이 떨어지게 된다.

이 발명이 이루고자 하는 기술적 과제는 스플릿 게이트 구조의 CMOS 트랜지스터의 제조 공정을 단순화하는 것이다.

도 1a 내지 도 1h는 종래의 기술에 의하여 스플릿 게이트 구조의 CMOS(complemetary metal oxide silicon) 트랜지스터를 제조하는 공정을 나타내는 단면도이고,

도 2는 본 발명의 실시예에 따른 스플릿 게이트 구조의 CMOS 트랜지스터의 단면도이다.

도 3a 내지 도 3f는 본 발명의 실시예에 따라 스플릿 게이트 구조의 CMOS 트랜지스터를 제조하는 공정을 나타내는 단면도이다.

위와 같은 과제를 해결하기 위하여 본 발명에서는 반도체 기판에 제1형 및 제2형의 우물이 형성되어 있고, 제1형 우물 위에는 질소 산화막으로 이루어진 제1 게이트 절연막이 형성되어 있으며, 제2형 우물 위에는 산화막으로 이루어진 제2 게이트 절연막이 형성되어 있는 스플릿 게이트 구조의 CMOS 트랜지스터를 마련한다.

여기서, 제2 게이트 절연막도 질소 산화막으로 이루어질 수 있으며, 이 때에는 제1 게이트 절연막과 제2 게이트 절연막의 질소 함유 농도를 서로 다르게 형성한다.

이러한 구조의 스플릿 게이트 구조의 CMOS 트랜지스터를 제조하는 방법은 다음과 같다.

먼저, 소자 분리 영역을 형성하고, 반도체 기판에 제1 도전형의 우물을 형성한 후 질소 이온을 주입하고, 제2 도전형의 우물을 형성한 후, 완충 산화막을 제거한 후 다시 반도체 기판을 산화시켜 게이트 절연막을 형성한다.

이 때, 제2 도전형의 우물을 형성한 후에도 질소 이온을 주입할 수도 있으며, 제1 도전형과 제2 도전형의 우물에 주입되는 질소 이온의 농도는 서로 달리한다. 여기서, 주입되는 질소의 농도는 필요에 따라 제1 도전형 우물에 주입되는 질소의 농도가 제2 도전형 우물에 주입되는 질소의 농도보다 더 높을 수도 있고, 반대로 제2 도전형 우물에 주입되는 질소의 농도가 제1 도전형 우물 주입되는 질소의 농도보다 더 높을 수도 있다. 주입되는 질소의 양은 1×10¹²개/㎠에서 1×10¹⁶개/㎠ 사이에서 변화시킬 수 있다.

이제 첨부한 도면을 참고로 하여, 본 발명의 실시예에 대하여 상세히 설명한다.

도 2는 본 발명의 실시예에 따른 스플릿 게이트 구조의 CMOS 트랜지스터의 단면도이다.

규소 등의 반도체 기판(1)의 상부에 N형 및 P형 우물(61, 62)이 형성되어 있고, 우물(61, 62)이 형성되어 있는 기판(1)의 표면에는 게이트 절연막(81, 82)이 형성되어 있다. 여기서, 게이트 절연막(81, 82)은 질소 산화막으로 이루어져 있는데, 함유되어 있는 질소의 농도가 양쪽 게이트 절연막(81, 82) 사이에 서로 다르다. 질소의 농도는 N형 우물(61) 상부의 게이트 절연막(81)에 주입되어 있는 질소의 농도가 P형 우물(61) 상부의 게이트 절연막(82)에 주입되어 있는 질소의 농도보다 더 높을 수도 있고, 그 반대일 수도 있다. 또한, 양쪽 게이트 절연막(81, 82) 중의 어느 한 쪽만 질소 산화막이고 다른 한 쪽은 산화막일 수도 있다. 게이트 절연막(81, 82)의 위에는 다결정 규소 등으로 이루어진 게이트 전극(91, 92)이 형성되어 있다. P형 우물(62)에는 게이트 전극(92)을 중심으로 하여 양편으로 N형 불순물로 고농도로 도핑되어 있는 소스 및 드레인 영역(121, 122)이 형성되어 있고, N형 우물(61)에는 게이트 전극(91)을 중심으로 하여 양편으로 P형 불순물로 고농도로 도핑되어 있는 소스 및 드레인 영역(111, 112)이 형성되어 있으며, 우물(61, 62)이 형성되어 있는 부분을 제외한 기판(1)의 표면에는 소자 분리를 위한 필드 산화막(4)이 형성되어 있다. 게이트 전극(91, 92)과 필드 산화막(4)의 위에는 제1 절연막(13)이 형성되어 있는데, 제1 절연막(13)에는 소스 및 드레인 영역(111, 112, 121, 122)을 노출시키는 접촉구가 형성되어 있다. 제1 절연막(13)의 위에는 금속 배선(14)이 형성되어서 소스 및 드레인 영역(111, 112, 121, 122)과 접촉되어 있고, 금속 배선(14)의 위에는 제2 절연막(15)이 형성되어 있다.

도 3a 내지 도 3f는 본 발명의 실시예에 따라 스플릿 게이트 구조의 CMOS 트랜지스터를 제조하는 공정을 나타내는 단면도이다.

먼저, N형으로 도핑된 규소 기판(1)에 완충 산화막(21, 22)을 성장시키고 완충 산화막(21, 22) 위에 질화규소(Si₃N₄)막(3)을 적층한다. 다음, 감광제 도포, 노광, 현상 및 식각을 통하여 채널이 형성될 두 부분만을 남기고 질화규소막과 완충 산화막을 제거한 후, 채널 스톱(channel stop)을 위하여 인(P) 등의 5B족 원소를 기판(1)에 주입하고, 감광제를 제거한 후, 소자 분리를 위한 필드 산화막(4)을 성장시켜서 도 3a의 구조를 형성한다.

다음, 도 3b와 같이, 감광제(51)를 도포하고, 노광, 현상하여 P채널이 형성될 부분 상부의 감광제를 제거하여 완충 산화막(21)을 노출시킨 후, 인(P) 등의 5B족 원소를 노출된 완충 산화막(21)을 통하여 P채널이 형성될 부분에 주입하여 N형 우물(well)(61)을 형성하고, 이어서 질소 이온(71)을 N형 우물(61) 상부에 주입한다.

감광제(51)를 모두 제거하고, 도 2c와 같이, 다시 감광제(52)를 도포하고, 노광, 현상하여 필드 산화막(4)을 경계로 P채널이 형성될 부분과 격리되어 있는 N채널이 형성될 부분 상부의 감광제를 제거하여 완충 산화막(22)을 노출시킨 후, 이온 주입법을 통해 붕소(B) 등의 3B족 원소를 기판(1)의 N채널이 형성될 부분에 주입하여 P형 우물(well)(62)을 형성하고, 이어서 질소 이온(72)을 P형 우물(62) 상부에 주입한다. 이 때 주입되는 질소 이온(72)의 농도는 N형 우물을 만들 때 주입되는 질소 이온(71)의 농도보다 낮게 한다.

본 발명의 실시예에서는 P형 우물(62)이 형성되어 있는 부분, 즉 N채널이 형성될 부분의 질소(72) 농도가 P채널이 형성될 부분, 즉 N형 우물(61)이 형성되어 있는 부분의 질소(71) 농도보다 낮게 하였지만 필요에 따라서는 그 반대로 될 수도 있다. 여기서, 주입되는 질소량은 1×10¹²개/㎠에서 1×10¹⁶개/㎠ 사이에서 변화시킬 수 있으며, N형 우물(61)이나 P형 우물(62)의 어느 한 쪽에만 질소 이온 주입을 할 수도 있다.

다음, 도 3d와 같이, 감광제(52)를 제거하고, 완충 산화막(21, 22)을 식각하여 질소가 주입되어 있는 규소 기판(1)을 노출시킨다.

이어서, 도 3e와 같이, 산화규소막을 성장시켜 게이트 절연막(81, 82)을 형성하는데, 산화규소막의 성장은 고온에서 수행되므로 성장하는 산화규소막에 그 하부에 있던 질소가 확산(outdiffusion)되면서 게이트 절연막(81, 82)은 질소 산화물(oxynitride)이 된다. 이 때, N채널이 형성될 부분과 P채널이 형성될 부분의 질소 농도가 다르므로 게이트 절연막(81, 82)에 포함되는 질소의 농도도 다르게 된다. 그런데 질소 산화물에서의 질소 농도 차이는 질소 산화물의 절연 특성에 변화를 가져오게 된다. 일반적으로 어느 한계 이하까지는 질소의 농도가 높을수록 질소 산화물의 절연성은 향상된다. 따라서, 게이트 절연막(81, 82) 내의 질소 농도를 높이는 것은 게이트 절연막(81, 82)의 두께를 두껍게 하는 것과 동일한 효과를 가져올 수 있다.

다음, 도 3f와 같이, 다결정 규소를 적층하고, 패터닝하여 게이트 전극(91, 92)을 형성한다.

이후, N채널 및 P채널의 소스 및 드레인을 형성하고, 절연막을 적층하고, 절연막에 접촉구를 뚫어 N채널 및 P채널의 소스 및 드레인을 노출시키고, 금속 배선을 형성하는 등의 과정을 거쳐 스플릿 게이트 구조의 CMOS 트랜지스터를 완성한다.

본 발명의 실시예에서는 N형으로 도핑된 규소 기판을 사용하였으나 P형으로 도핑된 규소 기판을 사용하는 것도 가능하다. 또, 소자 분리(isolation) 영역을 형성하는 방법으로 본 발명의 실시예에서는 국부 산화막(LOCOS ; local oxidation of silicon)을 형성하여 소자를 분리하는 방법을 사용하였으나, 그 외에도 소자와 소자 사이에 골(trench)을 형성하는 등의 방법을 사용할 수도 있다.

스플릿 게이트 구조의 CMOS 트랜지스터에 있어서의 N채널과 P채널의 게이트 절연막간의 절연 특성 차이를 절연막에 함유된 질소 농도차를 통하여 조절하고, 질소 이온을 주입하는 공정을 N형 및 P형 우물 형성과정에 편입시킴으로써, 종래의 게이트 절연막의 두께를 달리하기 위하여 필요로 하는 감광제의 도포, 노광, 현상 및 절연막 식각 등의 과정을 생략할 수 있어서 공정을 단순화할 수 있다.

Claims (5)

1. 소자 분리 영역을 형성하는 단계,

   상기 반도체 기판에 제1 도전형 우물을 형성하는 단계,

   상기 제1 도전형 우물에 질소 이온을 주입하는 단계,

   상기 반도체 기판에 상기 제1 도전형 우물과 상기 소자 분리 영역에 의하여 분리되는 제2 도전형 우물을 형성하는 단계,

   상기 반도체 기판을 산화하여 상기 제1 및 제2 도전형 우물 위에 각각 제1 및 제2 게이트 절연막을 형성하는 단계,

   상기 제1 및 제2 게이트 절연막 위에 각각 제1 및 제2 게이트 전극을 형성하는 단계

   를 포함하는 스플릿 게이트 구조의 CMOS 트랜지스터를 제조하는 방법.
2. 제2항에서,

   상기 제1형 우물에 주입되는 질소 이온의 양은 1×10¹²개/㎠에서 1×10¹⁶개/㎠ 사이인 스플릿 게이트 구조의 CMOS 트랜지스터를 제조하는 방법.
3. 제3항에서,

   상기 제1 및 제2 게이트 절연막을 형성하기 전에 상기 제2 도전형 우물에 상기 제1 도전형 우물에 주입되는 질소 이온의 농도와 다른 농도의 질소 이온을 주입하는 단계를 더 포함하는 스플릿 게이트 구조의 CMOS 트랜지스터를 제조하는 방법.
4. 제4항에서,

   상기 제1형 우물 및 제2형 우물에 주입되는 질소 이온의 양은 1×10¹²개/㎠에서 1×10¹⁶개/㎠ 사이인 스플릿 게이트 구조의 CMOS 트랜지스터를 제조하는 방법.
5. 제3항, 제4항 및 제5항 중의 어느 한 항에서,

   상기 소자 분리 영역을 형성하는 단계는,

   반도체 기판 위에 완충 산화막을 성장시키는 단계,

   상기 완충 산화막 위에 질화막을 적층하는 단계,

   상기 완충 산화막과 질화막을 패터닝하는 단계,

   필드 산화막을 성장시키는 단계

   를 포함하는 단계인 스플릿 게이트 구조의 CMOS 트랜지스터를 제조하는 방법.