KR100269602B1 - 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로서 기판 상의 소정 부분에 소정 폭을 가지며 가운데 부분에 채널의 길이 방향으로 형성된 트렌치를 갖는 게이트를 형성하는 공정과, 상기 게이트 상에 게이트절연막과 활성층을 순차적으로 형성하는 공정과, 상기 활성층의 길이 방향의 양측에 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역을 형성하는 공정을 구비한다. 따라서, U자 형상의 트렌치를 갖는 게이트에 의해 채널영역의 폭이 트렌치의 깊이 만큼 증가되므로 전류 구동 능력을 향상시킬 수 있다.
Description
본 발명은 박막트랜지스터(Thin Film Transister)의 제조방법에 관한 것으로서, 특히, 스택틱 램(SRAM)의 부하 저항으로 사용되는 박막트랜지스터의 제조방법에 관한 것이다.
일반적으로 S램 소자에서 부하 저항으로 MOS트랜지스터나 고저항 소자를 사용되고 있다. 그러나, 부하저항으로 MOS트랜지스터를 사용하면 구동 트랜지스터와 동일한 반도체기판 상에 형성되므로 집적도가 저하된다. 또한, 고저항 소자를 사용하면 동작시 인가되는 전압에 의해 전류가 일정하게 흐르므로 전류의 제어가 불가능하며 대기시에도 미세 전류가 흐르게 되어 전력의 소모가 큰 문제점이 있다.
그러므로, 박막트랜지스터를 S램 소자의 부하 저항으로 사용되고 있다. S램 소자의 부하 저항으로 박막트랜지스터를 사용하면 동작시 많은 전류를 흐르게 할 수 있을 뿐만 아니라 전류의 양을 조절할 수 있다. 또한, 대기시에 미세 전류의 양을 감소시키므로 전력의 소모를 감소시킨다.
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터의 제조공정도이다.
도 1a를 참조하면, 기판(11) 상에 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 게이트(13)를 형성한다. 상기에서 기판(11)은 반도체웨이퍼이거나, 또는, 구동트랜지스터가 형성된 반도체웨이퍼를 덮는 층간절연막일 수도 있다.
기판(11) 상에 산화실리콘을 CVD 방법으로 게이트(13)을 덮도록 증착하여 게이트절연막(15)을 형성하고, 이 게이트절연막(15) 상에 다결정실리콘을 CVD 방법으로 증착하여 활성층(17)을 형성한다.
도 1b를 참조하면, 활성층(17) 상에 포토레지스트를 도포한 후 노광 및 현상하여 게이트(13)와 대응하는 부분에만 잔류하도록 패터닝하여 포토레지스트 패턴(19)을 형성한다.
포토레지스트 패턴(19)을 마스크로 사용하여 활성층(17)의 노출된 부분에 붕소 또는 BF2등의 P형 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(23)을 형성한다. 이 때, 활성층(17)의 불순물이 주입되지 않은 부분은 게이트(13)와 대응하는 부분은 채널영역(25)이 된다. 상기에서 활성층(25)의 게이트(13)와 대응하는 부분은 채널영역(25)이 된다.
도 1c를 참조하면, 포토레지스트 패턴(19)을 제거하여 채널영역(25)을 노출시킨다.
그러나, 상술한 종래은 채널영역의 폭을 증가시키는 데 한계가 있으므로 소자 동작시 구동 전류를 증가시키기 어려우므로 온/오프 특성이 저하되는 문제점을 가지고 있다.
따라서, 본 발명의 목적은 구동 전류를 증가시켜 온/오프 특성을 향상시킬 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 기판 상의 소정 부분에 소정 폭을 가지며 가운데 부분에 채널의 길이 방향으로 형성된 트렌치를 갖는 게이트를 형성하는 공정과, 상기 게이트 상에 게이트절연막과 활성층을 순차적으로 형성하는 공정과, 상기 활성층의 길이 방향의 양측에 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터의 제조공정도
도 2a 내지 도 2c는 본 발명에 따른 박막트랜지스터의 제조공정도
이하, 첨부한 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 박막트랜지스터의 제조공정도이다.
도 2a를 참조하면, 기판(31) 상에 불순물이 도핑된 다결정실리콘을 4000∼7000Å 정도의 두께로 증착한다. 그리고, 다결정실리콘을 채널의 길이 방향으로 패터닝하여 트렌치(35)를 갖는 U형상의 게이트(33)를 형성한다.
상기에서 게이트(33)는 다결정실리콘 상에 길이 방향으로 길게 제 1 포토레지스트 패턴(도시되지 않음)을 형성한 후 이 제 1 포토레지스트 패턴을 마스크로 사용하여 다결정실리콘을 소정 폭을 갖고 채널의 길이 방향으로 길게 잔류하도록 패터닝한다.
그리고, 제 1 포토레지스트 패턴를 제거한 후 패터닝되어 소정 부분에 채널의 길이 방향으로 길게 잔류하는 다결정실리콘 상의 양측을 제외한 가운데 부분을 노출시키는 제 2 포토레지스트 패턴(도시되지 않음)을 채널의 길이 방향으로 길게 형성한 후 이 제 2 포토레지스트 패턴을 마스크로 사용하여 다결정실리콘의 노출된 부분을 반응성 이온식각 등의 이방성 식각방법으로 3000∼6000Å 정도의 깊이의 트렌치(35)를 형성하고 제 2 포토레지스트를 제거하여 게이트(33)를 형성한다. 상기에서 게이트(33)는 500∼1500Å 정도의 두께를 갖는 데, 이 게이트(33)는 트렌치(35)에 의해 U자 형상을 가지므로 표면은 이 트렌치(35)의 깊이 만큼의 폭이 증가된다.
상기에서 기판(31)은 반도체웨이퍼이거나, 또는, 구동 트랜지스터가 형성된 반도체웨이퍼에 증착된 층간절연막일 수도 있다.
도 2b를 참조하면, 게이트(33)의 표면에 산화실리콘 또는 질화실리콘을 CVD 방법으로 200∼400Å 정도의 두께로 증착하여 게이트절연막(37)을 형성한다. 상기에서 게이트절연막(37)은 게이트(33)을 열산화하므로써 형성될 수도 있는 데, 이 게이트절연막(37)이 U자 형상의 게이트(33) 상에 형성되므로 표면의 폭이 증가된다.
게이트절연막(37) 상에 불순물이 도핑되지 않은 다결정실리콘을 CVD 방법으로 400∼700Å 정도의 두께로 증착하여 활성층(39)을 형성한다.
도 2c를 참조하면, 활성층(39) 상의 길이 방향의 중간에 제 3 포토레지스트 패턴(도시되지 않음)을 길이 방향의 양측을 노출시키도록 형성한다. 그리고, 제 3 포토레지스트 패턴을 사용하여 활성층(39)에 붕소 또는 BF2등의 P형 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(41)을 형성한다. 이 때, 활성층(39)의 불순물이 주입되지 않은 부분은 채널영역(43)이 된다. 상기에서 게이트(33)이 트렌치(35)에 의해 U자 형상을 가지므로 채널영역(43)의 폭은 트렌치(35)의 깊이 만큼 증가되므로 동작시 전류 구동 능력이 향상된다.
따라서, 본 발명은 U자 형상의 트렌치를 갖는 게이트에 의해 채널영역의 폭이 트렌치의 깊이 만큼 증가되므로 전류 구동 능력을 향상시킬 수 있는 잇점이 있다.
Claims (4)
- 기판 상의 소정 부분에 소정 폭을 가지며 가운데 부분에 채널의 길이 방향으로 형성된 트렌치를 갖는 게이트를 형성하는 공정과,상기 게이트 상에 게이트절연막과 활성층을 순차적으로 형성하는 공정과,상기 활성층의 길이 방향의 양측에 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서 상기 게이트를 형성하는 공정은,상기 기판 상에 불순물이 도핑된 다결정실리콘을 증착하고 채널의 길이 방향으로 패터닝하는 단계와,상기 채널의 길이 방향으로 패터닝되어 잔류하는 다결정실리콘의 가운데 부분을 노출시키는 소정 깊이 식각하여 트렌치를 형성하는 단계를 구비하는 박막트랜지스터의 제조방법.
- 청구항 2에 있어서 상기 다결정실리콘을 4000∼7000Å의 두께로 형성하는 박막트랜지스터의 제조방법.
- 청구항 2에 있어서 상기 트렌치를 3000∼6000Å의 깊이로 형성하는 박막트랜지스터의 제조방법.
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