KR100254044B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판과, 상기 반도체기판의 소정 부분에 제 2 도전형의 불순물이 고농도로 이온 주입되어 형성된 제 1 소오스 및 제 1 드레인영역과, 상기 반도체기판 상에 일측이 상기 제 1 드레인영역과 인접하고 타측이 상기 제 1 소오스영역과 소정 거리 이격되도록 제 1 게이트산화막을 개재시켜 형성된 제 1 다결정실리콘층과 T자 형상을 이루며 하부가 상기 제 1 다결정실리콘층의 소정 부분과 접촉되게 형성된 제 2 다결정실리콘층으로 이루어져 I자 형상을 갖는 공통 게이트와, 상기 반도체기판과 상기 게이트의 표면에 형성된 제 2 게이트산화막과, 상기 제 2 게이트산화막 상에 형성된 제 1 도전형의 활성층과, 상기 활성층의 게이트의 표면과 대응하지 않는 부분에 제 1 도전형의 불순물이 고농도로 이온 주입되어 형성된 제 2 소오스 및 제 2 드레인영역과, 상기 제 1 드레인영역의 소정 부분과 상기 제 2 드레인영역을 전기적으로 연결시키는 도전층을 포함한다. 따라서, 반도체기판의 제 1 소오스영역과 제 1 다결정실리콘층 사이의 반전영역에 의해 모스트랜지스터의 단채널효과를 방지할 수 있으며, 또한, I형상의 게이트에 의해 박막트랜지스터의 채널 길이를 증가시켜 오프-전류(off-current)에 의한 소모 전력의 증가를 방지할 수 있다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히, 스택틱 램(SRAM)의 부하 저항으로 사용되는 박막트랜지스터(Thin Film Transister)를 갖는 반도체장치 및 그의 제조방법에 관한 것이다.
일반적으로 S램 소자에서 부하 저항으로 MOS트랜지스터나 고저항 소자를 사용되고 있다. 그러나, 부하저항으로 MOS트랜지스터를 사용하면 구동 트랜지스터와 동일한 반도체기판 상에 형성되므로 집적도가 저하된다. 또한, 고저항 소자를 사용하면 동작시 인가되는 전압에 의해 전류가 일정하게 흐르므로 전류의 제어가 불가능하며 대기시에도 미세 전류가 흐르게 되어 전력의 소모가 큰 문제점이 있다.
그러므로, 박막트랜지스터를 S램 소자의 부하 저항으로 사용되고 있다. S램 소자의 부하 저항으로 박막트랜지스터를 사용하면 동작시 많은 전류를 흐르게 할 수 있을 뿐만 아니라 전류의 양을 조절할 수 있다. 또한, 대기시에 미세 전류의 양을 감소시키므로 전력의 소모를 감소시킨다.
도 1는 종래 기술에 따른 반도체장치의 단면도이다.
종래 기술에 따른 반도체장치는 P형의 반도체기판(11) 상의 소정 부분에 제 1 게이트산화막(13)을 개재시켜 형성된 게이트(15)를 공통 게이트로 사용하여 반도체기판(11)에 형성된 N형의 모스트랜지스터와 이 N형의 모스트랜지스터 상에 적층되어 형성된 P형의 박막트랜지스터로 이루어진 CMOS 트랜지스터이다.
상기 CMOS 트랜지스터는 P형의 반도체기(11)의 소정 부분에 제 1 게이트산화막(13)을 개재시켜 불순물이 도핑된 다결정실리콘으로 이루어진 게이트(15)가 형성된다.
반도체기판(11)에 게이트(15)를 마스크로 사용하여 N형의 불순물이 고농도로 주입되어 N형의 모스트랜지스터의 소오스 및 드레인영역으로 이용되는 제 1 소오스 및 제 1 드레인영역(17)(19)이 형성된다.
반도체기판(11) 및 게이트(15)의 표면에 제 2 게이트산화막(21)이 형성되며, 이 제 2 게이트산화막(21) 상에 P형의 박막트랜지스터의 활성층(23)이 형성된다. 상기에서 활성층(23)은 N형의 불순물이 도핑된 다결정실리콘으로 형성되며, 이 활성층(23)의 게이트(15)의 표면과 대응하지 않는 부분에 P형의 불순물이 고농도로 이온 주입되어 P형의 박막트랜지스터의 소오스 및 드레인영역으로 이용되는 제 2 소오스 및 제 2 드레인영역(25)(27)이 형성된다.
그리고, 제 1 드레인영역(19)의 소정 부분이 노출되도록 제 2 드레인영역(27) 및 제 2 게이트산화막(21)이 제거되며, 제 1 드레인영역(19)과 제 2 드레인영역(27)을 전기적으로 연결시키는 도전층(29)이 형성된다.
상술한 구조의 CMOS 트랜지스터는 SRAM 소자에 사용되는 것으로 N형의 모스트랜지스터는 구동 소자로 사용되며, P형의 박막트랜지스터는 저항 소자로 사용된다.
상술한 설명에서 CMOS 트랜지스터를 P형 반도체기판에 N형의 모스트랜지스터를 형성하고 이 N형의 모스트랜지스터 상에 P형의 박막트랜지스터를 적층하여 형성하였으나, 본 발명은 N형 반도체기판에 P형의 모스트랜지스터를 형성하고 이 P형의 박막트랜지스터 상에 N형 모스트랜지스터를 적층하여 형성할 수도 있다.
그러나, 종래 기술에 따른 반도체장치는 고집적화 되면서 모스트랜지스터와 박막트랜지스터의 채널 길이가 감소되므로 단채널효과가 발생되고 오프-전류(off-current)에 의해 전력의 소모가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 모스트랜지스터의 단채널효과와 박막트랜지스터의 오프-전류(off-current)에 의한 소모 전력의 증가를 방지할 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 박막트랜지스터의 채널 길이를 증가시키고 모스트랜지스터가 반전 영역을 갖는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는 제 1 도전형의 반도체기판과, 상기 반도체기판의 소정 부분에 제 2 도전형의 불순물이 고농도로 이온 주입되어 형성된 제 1 소오스 및 제 1 드레인영역과, 상기 반도체기판 상에 일측이 상기 제 1 드레인영역과 인접하고 타측이 상기 제 1 소오스영역과 소정 거리 이격되도록 제 1 게이트산화막을 개재시켜 형성된 제 1 다결정실리콘층과 T자 형상을 이루며 하부가 상기 제 1 다결정실리콘층의 소정 부분과 접촉되게 형성된 제 2 다결정실리콘층으로 이루어져 I자 형상을 갖는 공통 게이트와, 상기 반도체기판과 상기 게이트의 표면에 형성된 제 2 게이트산화막과, 상기 제 2 게이트산화막 상에 형성된 제 1 도전형의 활성층과, 상기 활성층의 게이트의 표면과 대응하지 않는 부분에 제 1 도전형의 불순물이 고농도로 이온 주입되어 형성된 제 2 소오스 및 제 2 드레인영역과, 상기 제 1 드레인영역의 소정 부분과 상기 제 2 드레인영역을 전기적으로 연결시키는 도전층을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판의 소정 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하여 제 1 소오스 및 제 1 드레인영역을 형성하는 공정과, 상기 반도체기판 상에 제 1 게이트산화막과 불순물이 도핑된 제 1 다결정실리콘층을 순차적으로 형성하고 상기 반도체기판 상에 상기 제 1 다결정실리콘층의 일측이 상기 제 1 드레인영역과 인접하고 타측이 상기 제 1 소오스영역과 소정 거리 이격되게 잔류하도록 상기 제 1 및 제 1 게이트산화막을 패터닝하는 공정과, 상기 반도체기판 상에 상기 제 1 다결정실리콘층의 소정 부분을 노출시키는 희생층을 형성하는 공정과, 상기 희생층 상에 상기 제 1 다결정실리콘층과 대응하는 부분에 상기 제 1 다결정실리콘층의 노출된 부분과 접촉되어 상기 제 1 다결정실리콘층과 더불어 I자 형상의 게이트를 이루는 불순물이 도핑된 제 2 다결정실리콘층을 형성하는 공정과, 상기 희생층을 제거하고 상기 반도체기판과 상기 게이트 표면에 제 2 게이트산화막을 형성하는 공정과, 상기 제 2 게이트산화막 상에 제 2 도전형의 불순물이 도핑된 활성층을 형성하는 공정과, 상기 활성층의 상기 게이트의 표면과 대응하지 않는 부분에 제 1 도전형의 불순물을 고농도로 이온 주입하여 제 2 소오스 및 제 2 드레인영역을 형성하는 공정을 구비한다.
도 1는 종래 기술에 따른 반도체장치의 단면도
도 2는 본 발명에 따른 반도체장치의 단면도
도 3a 내지 도 3d는 본 발명에 따른 박막트랜지스터의 제조공정도
이하, 첨부한 도면을 참조하여 본 발명을 설명한다.
도 2는 본 발명에 따른 반도체장치의 단면도이다.
본 발명에 따른 반도체장치는 P형의 반도체기판(31) 상의 소정 부분에 제 1 게이트산화막(37)을 개재시켜 형성된 제 1 및 제 2 다결정실리콘층(39)(44)으로 이루어진 게이트(44)를 공통 게이트로 사용하여 반도체기판(31)에 형성된 N형의 모스트랜지스터와 이 N형의 모스트랜지스터 상에 적층되어 형성된 P형의 박막트랜지스터로 이루어진 CMOS 트랜지스터이다.
상기에서 공통 게이트로 사용되는 게이트(44)는 반도체기판(31) 상의 소정 부분에 제 1 게이트산화막(33)을 개재시켜 형성된 제 1 다결정실리콘층(39)과 T자 형상의 제 2 다결정실리콘층(43)으로 이루어진다. 상기에서 T자 형상의 제 2 다결정실리콘층(43)은 하부가 제 1 다결정실리콘층(39)의 소정 부분과 접촉되므로 게이트(44)는 I자 형상을 이룬다.
반도체기판(31)에 인(P) 또는 아세닉(As) 등의 N형의 불순물이 이온 주입되어 제 1 소오스 및 제 1 드레인영역(33)(35)이 형성된다. 상기에서 제 1 드레인영역(35)은 제 1 다결정실리콘층(39)의 일측면에 인접되게 형성되며, 제 1 소오스영역(33)은 제 1 다결정실리콘층(39)의 타측면과 소정 거리 이격되게 형성된다. 상기에서 제 1 소오스영역(33)과 제 1 다결정실리콘층(39) 사이는 반전영역으로 단채널효과를 방지한다. 상기에서 게이트(44)를 포함하여 제 1 소오스 및 제 1 드레인영역(33)(35)은 N모스트랜지스터를 이룬다.
반도체기판(31)과 제 1 및 제 2 다결정실리콘층(39)(43)으로 이루어져 I자 형상을 이루는 게이트(44)의 표면에 제 2 게이트산화막(45)이 형성되며, 이 제 2 게이트산화막(45) 상에 P형의 박막트랜지스터의 활성층(47)이 형성된다. 상기에서 활성층(47)은 N형의 불순물이 도핑된 다결정실리콘으로 형성되며, 이 활성층(47)의 게이트(44)의 표면과 대응하지 않는 부분에 보론(B) 또는 BF2등의 P형의 불순물이 고농도로 이온 주입되어 P형의 박막트랜지스터의 소오스 및 드레인영역으로 이용되는 제 2 소오스 및 제 2 드레인영역(49)(51)이 형성된다. 상기에서 활성층(47)의 제 2 소오스 및 제 2 드레인영역(49)(51) 사이의 게이트(44)와 중첩되는 부분은 P형의 박막트랜지스터의 채널이 된다. 상기에서 채널이 I자 형상을 갖는 게이트(44)의 표면에 의해 길게 형성되므로 짧은 채널 길이에 의해 발생되는 누설전류를 감소시킨다.
그리고, 제 1 드레인영역(35)의 소정 부분이 노출되도록 제 2 드레인영역(51) 및 제 2 게이트산화막(45)이 제거되며, 제 1 드레인영역(35)과 제 2 드레인영역(51)을 전기적으로 연결시키는 도전층(53)이 형성된다.
상술한 구조의 CMOS 트랜지스터는 SRAM 소자에 사용되는 것으로 N형의 모스트랜지스터는 구동 소자로 사용되며, P형의 박막트랜지스터는 저항 소자로 사용된다.
상술한 구조의 CMOS 트랜지스터는 게이트(44)에 인가되는 신호에 따라 N형의 모스트랜지스터와 P형의 박막트랜지스터가 선택적으로 동작한다. 즉, 게이트(44)에 '하이(high)' 신호가 인가되면 P형의 박막트랜지스터는 동작하지 않고 N형의 모스트랜지스터가 동작하며, '로우(low)' 신호가 인가되면 N형의 모스트랜지스터가 동작하지 않고 P형의 박막트랜지스터가 동작한다.
상기에서 N형의 모스트랜지스터가 동작할 때 P형의 박막트랜지스터의 제 2 소오스영역(49)에 인가되는 전압에 의해 게이트(44)와 제 1 소오스영역(33) 사이의 반전영역에 '로우' 상태의 신호가 인가되므로 단채널효과가 방지된다.
그리고, I자 형상을 갖는 게이트(44)의 표면에 의해 길게 형성된 채널에 의해 P형의 박막트랜지스터 오프시 누설 전류가 흐르는 것을 감소시킨다.
도 3a 내지 도 3d는 본 발명에 따른 반도체장치의 제조공정도이다.
도 3a를 참조하면, P형 반도체기판(31)의 소정 부분에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 고농도로 이온 주입하여 제 1 소오스 및 제 1 드레인영역(33)(35)을 형성한다. 그리고, 반도체기판(31) 상에 열산화하여 제 1 게이트산화막(37)을 형성하고, 이 제 1 게이트산화막(37) 상에 불순물이 도핑된 제 1 다결정실리콘층(39)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 형성한다.
제 1 다결정실리콘층(39) 및 제 1 게이트산화막(37)을 반도체기판(31)의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 순차적으로 패터닝한다. 이 때, 잔류하는 제 1 다결정실리콘층(39)은 일측이 제 1 드레인영역(35)과 인접하고 타측이 제 1 소오스영역(33)과 소정 거리 이격되도록 한다. 상기에서 제 1 소오스영역(33)과 제 1 다결정실리콘층(39) 사이는 반전영역으로 단채널효과를 방지한다.
도 3b를 참조하면, 반도체기판(31) 상에 산화실리콘을 제 1 다결정실리콘층(39)을 덮도록 CVD 방법으로 증착하여 희생층(41)을 형성한다. 그리고, 희생층(41)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 제 1 다결정실리콘층(39)을 노출시킨다.
희생층(41) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 제 1 다결정실리콘층(39)의 노출된 부분과 접촉되는 제 2 다결정실리콘층(43)을 형성한다. 그리고, 제 2 다결정실리콘층(43)을 제 1 다결정실리콘층(39)와 대응하는 부분만 남도록 포토리쏘그래피 방법으로 패터닝하여 T자 형상을 이루도록 한다. 상기에서 제 1 다결정실리콘층(39)과 T자 형상의 제 2 다결정실리콘층(43)은 게이트(44)를 이루는 것으로 이 게이트(44)는 I자 형상을 이루게된다.
도 3c를 참조하면, 반도체기판(31)의 노출된 부분과 제 1 및 제 2 다결정실리콘층(39)(43)의 표면에 제 2 게이트산화막(45)을 형성한다. 상기에서 제 2 게이트산화막(45)은 열산화나 또는 산화실리콘을 CVD 방법으로 증착하여 형성한다.
도 3d를 참조하면, 제 2 게이트산화막(45) 상에 인(P) 또는 아세닉(As) 등의 N형의 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 P형의 박막트랜지스터의 활성층(47)을 형성한다. 그리고, 활성층(47)의 게이트(44)의 표면과 대응하지 않는 부분에 보론(B) 또는 BF2등의 P형의 불순물을 고농도로 이온 주입하여 P형의 박막트랜지스터의 소오스 및 드레인영역으로 이용되는 제 2 소오스 및 제 2 드레인영역(49)(51)을 형성한다. 상기에서 활성층(47)의 제 2 소오스 및 제 2 드레인영역(49)(51) 사이의 불순물이 주입되지 않은 부분은 P형의 박막트랜지스터의 채널이 된다. 상기에서 게이트(44)가 I자 형상을 이루므로 채널의 길이는 증가된다.
제 2 드레인영역(51) 및 제 2 게이트산화막(45)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 제 1 드레인영역(35)의 소정 부분을 노출시킨다. 그리고, 제 2 드레인영역(51) 상에 제 1 드레인영역(35)의 노출된 부분과 접촉되어 제 2 드레인영역(51)과 제 1 드레인영역(35)을 전기적으로 연결하는 도선을 형성한다.
따라서, 본 발명은 반도체기판의 제 1 소오스영역과 제 1 다결정실리콘층 사이의 반전영역에 의해 모스트랜지스터의 단채널효과를 방지할 수 있으며, 또한, I형상의 게이트에 의해 박막트랜지스터의 채널 길이를 증가시켜 오프-전류(off-current)에 의한 소모 전력의 증가를 방지할 수 있는 잇점이 있다.

Claims (4)

  1. 제 1 도전형의 반도체기판과,
    상기 반도체기판의 소정 부분에 제 2 도전형의 불순물이 고농도로 이온 주입되어 형성된 제 1 소오스 및 제 1 드레인영역과,
    상기 반도체기판 상에 일측이 상기 제 1 드레인영역과 인접하고 타측이 상기 제 1 소오스영역과 소정 거리 이격되도록 제 1 게이트산화막을 개재시켜 형성된 제 1 다결정실리콘층과 T자 형상을 이루며 하부가 상기 제 1 다결정실리콘층의 소정 부분과 접촉되게 형성된 제 2 다결정실리콘층으로 이루어져 I자 형상을 갖는 공통 게이트와,
    상기 반도체기판과 상기 게이트의 표면에 형성된 제 2 게이트산화막과,
    상기 제 2 게이트산화막 상에 형성된 제 1 도전형의 활성층과,
    상기 활성층의 게이트의 표면과 대응하지 않는 부분에 제 1 도전형의 불순물이 고농도로 이온 주입되어 형성된 제 2 소오스 및 제 2 드레인영역과,
    상기 제 1 드레인영역의 소정 부분과 상기 제 2 드레인영역을 전기적으로 연결시키는 도전층을 포함하는 반도체장치.
  2. 청구항 1에 있어서 상기 반도체기판의 상기 제 1 다결정실리콘층과 상기 제 1 소오스영역 사이가 반전영역으로 사용되는 반도체장치.
  3. 제 1 도전형의 반도체기판의 소정 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하여 제 1 소오스 및 제 1 드레인영역을 형성하는 공정과,
    상기 반도체기판 상에 제 1 게이트산화막과 불순물이 도핑된 제 1 다결정실리콘층을 순차적으로 형성하고 상기 반도체기판 상에 상기 제 1 다결정실리콘층의 일측이 상기 제 1 드레인영역과 인접하고 타측이 상기 제 1 소오스영역과 소정 거리 이격되게 잔류하도록 상기 제 1 및 제 1 게이트산화막을 패터닝하는 공정과,
    상기 반도체기판 상에 상기 제 1 다결정실리콘층의 소정 부분을 노출시키는 희생층을 형성하는 공정과,
    상기 희생층 상에 상기 제 1 다결정실리콘층과 대응하는 부분에 상기 제 1 다결정실리콘층의 노출된 부분과 접촉되어 상기 제 1 다결정실리콘층과 더불어 I자 형상의 게이트를 이루는 불순물이 도핑된 제 2 다결정실리콘층을 형성하는 공정과,
    상기 희생층을 제거하고 상기 반도체기판과 상기 게이트 표면에 제 2 게이트산화막을 형성하는 공정과,
    상기 제 2 게이트산화막 상에 제 2 도전형의 불순물이 도핑된 활성층을 형성하는 공정과,
    상기 활성층의 상기 게이트의 표면과 대응하지 않는 부분에 제 1 도전형의 불순물을 고농도로 이온 주입하여 제 2 소오스 및 제 2 드레인영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  4. 청구항 1에 있어서 상기 제 2 게이트산화막을 열산화하거나 또는 산화실리콘을 화학기상증착(Chemical Vapor Deposition) 방법으로 증착하여 형성하는 반도체장치의 제조방법.
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