KR100221614B1 - 반도체장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서 제1도전형의 반도체 기판과, 상기 반도체기판 상의 소정 부분에 형성되어 소자의 활성영역을 한정하는 필드산화막과, 상기 활성영역의 소정 부분 상에 형성된 제1게이트산화막과, 상기 제1게이트산화막 상에 형성된 주게이트와, 상기 활성영역의 상기 제1게이트산화막이 형성되지 않은 부분과 상기 주게이트의 측면에 상기 제1게이트산화막 보다 얇게 형성된 제2게이트산화막과, 상기 주게이트의 측면에 측벽 형상으로 형성된 부게이트와, 상기 반도체기판의 필드산화막과 부게이트 사이에 형성된 소오스 및 드레인영역을 포함한다. 따라서, 채널 길이가 감소되어도 누설 전류가 증가되는 것을 방지하여 소비 전력을 감소시킬 수 있으며, 또한, 소오스 및 드레인영역을 형성하는 불순물이 수평 확산되는 데 한계가 있으므로 단채널효과가 증가되는 것을 방지할 수 있다.
Description
제1a도 내지 c도는 종래 기술에 따른 반도체장치의 제조공정도.
제2도는 본 발명에 따른 반도체장치의 단면도.
제3도는 제2도에 도시된 반도체장치의 등가 회로도.
제4a도 내지 c도는 본 발명에 따른 반도체장치의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 33 : 필드산화막
35 : 제1게이트산화막 37 : 주게이트
39 : 캡산화막 41 : 제2게이트산화막
43 : 부게이트 45, 47 : 소오스 및 드레인영역
C1 : 주채널 영역 C2 : 부채널영역
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히, 부게이트(sub gate)에 인가되는 전압에 따라 동작시와 대기시의 채널 길이를 변화시켜 구동 능력을 향상시킬 수 있는 반도체장치 및 그의 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 드레쉬홀드전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain)등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.
제1a도 내지 제1c도는 종래 기술에 따른 반도체장치의 제조공정도이다.
제1a도를 참조하면, P형의 반도체기판(11) 표면의 소정 부분에 통상의 선택 산화방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역을 한정한다. 그리고, 반도체기판(11)의 표면을 열산화하여 게이트산화막(15)을 형성하고, 이 필드산화막(13) 및 게이트산화막(15)의 상부에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 다결정실리콘층 및 캡 산화막(19)을 순차적으로 형성한다. 그리고, 캡산화막(19), 다결정실리콘층 및 게이트산화막(15)을 포토리쏘그래피(photolithography) 밥법으로 패터닝한다. 이때, 상기 제거되지 않는 다결정실리콘층은 게이트(17)가 된다.
제1b도를 참조하면, 캡 산화막(19)을 마스크로 이용하여 반도체기판(11)에 반대 도전형인 N형의 불순물을 저농도로 이온 주입하여 LDD를 형성하기 위한 저농도영역(21)을 형성한다.
제1c도를 참조하면, 상술한 구조의 전 표면에 CVD 방법으로 산화물을 증착하고, 이 증착된 산화물을 에치 백(etchback)하여 게이트(17) 및 캡산화막(19)의 측면에 측벽(23)을 형성한다. 그리고, 상기 캡 산화막(19)과 측벽(23)을 마스크로 사용하여 상기 반도체기판(11)에 N형의 불순물을 고농도로 이온 주입하여 저농도영역(21)의 소정 부분과 중첩되는 소오스 및 드레인영역(25)(27)을 형성한다.
그러나, 상술한 종래의 반도체장치는 채널 길이가 감소됨에 따라 낮은 드레인전압에서도 누설 전류(leakage current)가 증가하여 소비 전력이 커지는 문제점이 있었다. 또한, 소오스 및 드레인영역과 저농도영역을 이루는 불순물이 열처리시 수평 확산되어 단채널효과(short channel effect)가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 채널 길이가 감소되어도 누설 전류가 증가되는 것을 방지하여 소비 전력을 감소시킬 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 단채널효과가 증가되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는 제1도전형의 반도체기판과, 상기 반도체기판 상의 소정 부분에 형성되어 소자의 활성영역을 한정하는 필드산화막과, 상기 활성영역의 소정 부분 상에 형성된 제1게이트산화막과, 상기 제1게이트산화막 상에 형성된 주게이트와, 상기 활성역역의 상기 제1게이트산화막이 형성되지 않은 부분과 상기 주게이트의 측면에 상기 제1게이트산화막보다 얇게 형성된 제2게이트산화막과, 상기 주게이트의 측면에 측벽 형상으로 형성된 부게이트와, 상기 반도체기판의 필드산화막과 부게이트 사이에 형성된 소오스 및 드레인영역을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제1도전형의 반도체기판 상의 소정 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판 상의 활성영역에 소정 부분에 제1게이트산화막, 주게이트 및 캡산화막을 형성하는 공정과, 상기 활성영역의 제1게이트산화막이 형성되지 않은 부분과 상기 주게이트의 측면에 상기 제1게이트산화막 보다 얇게 제2게이트산화막을 형성하는 공정과, 상기 주게이트의 측벽에 상기 제2게이트산화막을 개재시켜 측벽 형상의 부게이트를 형성하는 공정과, 상기 반도체기판의 필드산화막과 부게이트 사이에 소오스 및 드레인영역을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 따른 반도체장치의 단면도이다.
본 발명에 따른 반도체장치는 P형의 반도체기판(31) 상의 소정 부분에 활성영역을 한정하는 소자분리막(33)이 형성된다. 상기 반도체기판(31)은 N형의 기판에 형성된 P형의 웰영역일 수도 있다. 그리고, 반도체기판(31)의 활성영역 내의 소정 부분 상에 제1게이트산화막(35)이 형성되고, 이 제1게이트산화막(35)상에 주게이트(37)가 형성된다. 상기에서, 주게이트(37)는 불순물이 도핑된 다결정실리콘으로 형성되며, 하부는 주채널영역(C1)이 된다. 그리고, 주게이트(37) 상에 캡산화막(39)이 형성된다.
주채널영역(C1)이 형성된 부분을 제외한 반도체기판(31)의 활성영역의 상부와 게이트(37)의 측면에 제2게이트산화막(41)이 형성된다. 그리고, 제2게이트산화막(41)의 표면에 측벽 형상의 부게이트(43)가 형성된다. 부게이트(37)는 불순물이 도핑된 다결정실리콘으로 형성되며 하부는 부채널영역(C2)이 된다. 상기에서, 부채널영역(C2)의 반전 속도를 빠르게 하여 동작 속도를 증가시키기 위해 제2게이트 산화막(41)은 제1게이트산화막(35) 보다 얇게 형성된다.
그리고, 반도체기판(31)의 필드산화막(33)과 부채널영역(C2) 사이에 이 반도체 기판(31)과 반대 도전형인 보론(B) 등의 P형 불순물이 고농도로 도핑된 소오스 및 드레인영역(45)(47)이 형성된다.
제3도는 제2도에 도시된 반도체장치의 등가 회로도이다.
제3도를 참조하여 제2도의 동작을 설명한다.
상술한 반도체장치는 동작시와 대기시의 부채널영역(C2)이 '온(on) '또는 '오프(off)'되므로 전체 채널의 길이가 달라진다. 즉, 반도체장치가 N형 모스트랜지스터이면 대기시 부게이트(43)에 '로우(low)' 상태의 신호가 인가되어 부채널영역(C2)이 약반전(weak inversion) 상태가 되도록 하여 '오프(off)'시킨다. 그러나, 동작시 부게이트(43)에 '하이(high)' 상태의 신호가 인가되어 부채널영역(C2)이 강반전(strong inversion) 상태가 되도록 하여'온(on)'시킨다.
상기에서와 같이 본 발명에 따른 반도체장치는 부채널영역(C2)을 대기시 '오프' 시켜 누설전류가 흐르는 것을 방지하며, 동작시 '온'시켜 전류구동능력을 향상시킨다. 상기에서 제2게이트산화막(41)이 제1게이트산화막(35) 보다 얇게 형성되므로 부채널영역(C2)의 반전 속도가 빠르게 되어 동작 속도가 증가된다.
상기에서 반도체장치가 P형 모스트랜지스터이면 부게이트(43)에 인가되는 신호의 레벨을 바꾸어 동작시킨다.
상술한 본 발명에 따른 반도체장치의 부채널영역(C2)의 동작 상태를 아래 표 1에 나타내고 있다.
제4도 a 내지 c는 본 발명에 따른 반도체장치의 제조 공정도이다.
제4도 a를 참조하면, P형의 반도체기판(31) 표면의 소정 부분에 선택산화방법에 의해 필드산화막(33)을 형성하여 소자의 활성영역을 한정한다. 그리고, 반도체기판(31)의 표면을 열산화하여 제1게이트산화막(35)을 형성하고, 이 필드산화막(33)과 제1게이트산화막(35)의 상부에 CVD 방법으로 불순물이 도핑된 다결정실리콘층과 캡 산화막(39)을 순차적으로 형성한다. 그리고, 캡산화막(39), 다결정실리콘층과 제1게이트산화막(35)을 반도체기판(31)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 주게이트(37)를 한정한다. 상기에서, 주게이트(37)가 한정됨에 따라 하부에 주채널영역(C1)이 한정된다. 상기에서 반도체기판(31)을 P형을 사용하였으나 N형을 사용할 수도 있다.
제4도 b를 참조하면, 반도체기판(31)의 노출된 표면과 주게이트(37)의 측면을 열산화시켜 제2게이트산화막(41)을 형성한다. 상기에서 제2게이트산화막(41)을 제1게이트산화막(35)의 두께 보다 얇게 형성한다.
제4c도를 참조하면, 상술한 구조의 전표면에 불순물이 도핑된 다결정실리콘을 증착한다. 그리고, 증착된 다결정실리콘을 반응성이온식각(Reactive Ion Etching)등의 비등방성 식각 방법으로 캡산화막(39) 및 제2게이트산화막(41)이 노출되도록 에치 백(etchback)하여 측벽 형상의 부게이트(43)를 형성한다. 이 때, 부게이트(43)의 하부에 부채널영역(C2)이 한정된다. 그 다음, 캡 산화막(39)과 부게이트(43)을 마스크로 사용하여 상기 반도체기판(31)에 인(P)또는 아세닉(As) 등의 N형 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역(45)(47)을 형성한다. 상기에서 소오스 및 드레인영역(45)(47)을 형성하는 불순물 이온이 부채널영역(C2) 이상 주채널영역(C1)까지 수평 확산되는 데 한계가 있으므로 단채널효과가 증가되는 것을 방지한다.
상술한 바와 같이 본 발명에 따른 반도체장치는 반도체기판의 활성영역 상에 제1게이트산화막을 개재시켜 주게이트가 형성되고, 반도체기판의 표면 및 주게이트의 측면에 제2게이트산화막을 개재시켜 측벽 형상의 부게이트가 형성된다. 그러므로, 반도체장치는 부게이트 하부의 부채널이 대기시 '오프'되고 동작시 '온'되어 전체 채널의 길이가 변화된다.
따라서, 본 발명은 채널 길이가 감소되어도 누설 전류가 증가되는 것을 방지하여 소비 전력을 감소시킬 수 있으며, 또한, 소오스 및 드레인영역을 형성하는 불순물이 수평 확산되는 데 한계가 있으므로 단채널효과가 증가되는 것을 방지할 수 있는 잇점이 있다.
Claims (5)
- 제1도전형의 반도체기판과, 상기 반도체기판 상의 소정 부분에 형성되어 소자의 활성영역을 한정하는 필드 산화막과, 상기 활성영역의 소정 부분 상에 형성된 제1게이트산화막과, 상기 제1게이트산화막 상에 형성된 주게이트와, 상기 활성영역의 상기 제1게이트산화막이 형성되지 않은 부분과 상기 주게이트의 측면에 상기 제1게이트산화막 보다 얇게 형성된 제2게이트산화막과, 상기 주게이트의 측면에 측벽 형상으로 형성된 부게이트와, 상기 반도체기판의 필드산화막과 부게이트 사이에 형성된 소오스 및 드레인영역을 포함하는 반도체장치.
- 제1청구항에 있어서, 상기 부게이트가 불순물이 도핑된 다결정실리콘으로 이루어진 반도체 장치.
- 제1도전형의 반도체기판 상의 소정 부분에 소자의 활성영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판 상의 활성영역에 소정 부분에 제1게이트산화막, 주게이트 및 캡산화막을 형성하는 공정과, 상기 활성영역의 제1게이트산화막이 형성되지 않은 부분과 상기 주게이트의 측면에 상기 제1게이트산화막 보다 얇게 제2게이트산화막을 형성하는 공정과, 상기 주게이트의 측벽에 상기 제2게이트산화막을 개재시켜 측벽 형상의 부게이트를 형성하는 공정과, 상기 반도체기판의 필드산화막과 부게이트 사이에 소오스 및 드레인영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 제3항에 있어서, 상기 제2게이트산화막을 열산화하여 형성하는 반도체장치의 제조방법.
- 제3항에 있어서, 상기 부게이트를 불순물이 도핑된 다결정실리콘으로 형성하는 반도체장치의 제조방법.
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| KR100221614B1 true KR100221614B1 (ko) | 1999-09-15 |
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ID=19481311
Family Applications (1)
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|---|---|---|---|
| KR1019960053009A KR100221614B1 (ko) | 1996-11-09 | 1996-11-09 | 반도체장치 및 그의 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR100221614B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100890383B1 (ko) | 2007-08-08 | 2009-03-25 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01207970A (ja) * | 1988-02-16 | 1989-08-21 | Fujitsu Ltd | 半導体装置 |
| JPH04115538A (ja) * | 1990-09-05 | 1992-04-16 | Mitsubishi Electric Corp | 半導体装置 |
-
1996
- 1996-11-09 KR KR1019960053009A patent/KR100221614B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01207970A (ja) * | 1988-02-16 | 1989-08-21 | Fujitsu Ltd | 半導体装置 |
| JPH04115538A (ja) * | 1990-09-05 | 1992-04-16 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100890383B1 (ko) | 2007-08-08 | 2009-03-25 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980034837A (ko) | 1998-08-05 |
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