KR0171073B1 - Ldd구조의 mos트랜지스터 반도체장치 및 이의 제조방법 - Google Patents
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Abstract
미세소자의 핫캐리어 문제해결, 게이트 콘트롤에 따른 전류구동능력 향상, 게이트 기생접합용량의 감소, 게이트 유도된 드레인 누설전류특성의 제거를 위해 게이트의 측벽스페이서와 이 밑의 대응하는 위치에 놓인 저농도 드레인영역사이에 샌드위치된 구조를 취한 드레인과 반대도전형의 불순물영역을 갖도록 LDD구조의 MOS트랜지스터 반도체장치를 제공하고, 그 제조방법은 제 1 도전형 반도체기판 상에 게이트절연층을 형성하고 상기 게이트절연층 상의 소정 부분에 게이트전극을 형성하는 단계; 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 1 도전형의 불순물을 이온주입하여 얕은 정션의 제 1 도전형의 불순물영역을 형성하는 단계; 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물을 저농도로 이온주입하여 상기 얕은 정션의 제 1 도전형의 불순물영역 하부에만 저농도 소오스 및 드레인영역을 형성하는 단계; 상기 게이트의 측면에 폴리실리콘으로 도전성 측벽스페이서를 형성하는 단계; 상기 게이트 및 도전성 측벽스페이서를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물을 고농도로 이온주입하여 고농도의 드레인 및 소오스영역을 형성하는 단계로 구성된다.
Description
제1도는 종래의 LDD구조의 MOS트랜지스터 반도체장치에 대한 단면도.
제2도는 종래의 또다른 형태의 LDD구조의 MOS트랜지스터 반도체장치에 대한 단면도.
제3도는 본 발명에 따른 LDD구조의 MOS트랜지스터 반도체장치에 대한 단면도.
제4도는 제3도의 A-A'라인을 따라 취해진 본 발명의 MOS트랜지스터 반도체장치에 대한 불순물농도의 분포를 보인 그래프.
제5도는 소자의 수명을 종래의 예와 본 발명을 비교한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
1,10,20 : 반도체기판 2 : p-웰
4,13,21 : 게이트전극 5 : 측벽스페이서
6 : n+불순물영역 7,8 : 저농도의 n-불순물영역
11 : 드레인 또는 소오스 영역 12 : 게이트 절연층
14 : 도전성 측벽스페이서 15 : 열산화막
22 : 게이트절연층 23 : 도전성 게이트 측벽스페이서
24 : 고농도 드레인 영역 25 : 저농도 드레인 영역
26 : 저농도 불순물영역
본 발명은 LDD구조의 MOS트랜지스터 반도체장치 및 이의 제조방법에 관한 것으로, 특히 미세소자의 실현에 따른 핫캐리어 문제를 해결하고, 게이트 콘트롤에 따른 전류구동력을 향상시키며 또한 게이트 기생접합용량을 감소시키며 게이트 유도된 드레인 누설전류특성을 제거하도록 게이트의 측벽스페이서와 이 밑의 대응하는 위치에 놓인 저농도 드레인영역사이에 샌드위치된 구조를 취한 드레인과 반대도전형 또는 기판과 동일도전형의 불순물영역을 갖도록 한 LDD구조의 MOS트랜지스터 반도체장치 및 이의 제조방법을 제공하는 것이다.
많은 유용성과 잇점을 제공하는 반도체 장치중의 하나는 전계효과 트랜지스터이며, 대규모 집적회로내에 이를 형성함에 있어서는 MOS트랜지스터 구조를 채택하고 있다. MOS트랜지스터는 기판상에 형성된 게이트와 그 밑에 게이트절연층 그리고 게이트 양옆의 기판영역에 형성되는 소오스, 드레인영역으로 구성되며, 최근의 이러한 소자는 제조 코스트를 낮추고 또한 특성을 개선하도록 소자의 크기는 더더욱 감소되고 있다.
전계효과트랜지스터는 많은 유용성과 잇점을 갖는 반도체장치로 이를 대규모 집적회로 내에 형성함에 있어서는 MOS트랜지스터 구조를 채택하고 있다. MOS트랜지스터는 기판 상에 형성된 게이트와 그 밑에 게이트절연층, 그리고, 게이트 양측의 반도체기판에 소오스 및 드레인영역이 형성된 구조를 갖는다.
최근에 이러한 소자는 제조 원가를 낮추고 또한 특성을 개선하기 위해 크기를 감소시키고 있다.
소자의 크기가 감소되더라도 다른 회로 요소의 동작전원을 함께 사용하므로서 소자의 크기가 줄어들때 소자 내의 전계강도는 상대적으로 증가하게 된다. 특히 n채널 MOS트랜지스터의 경우에 있어서 드레인으로 부터 소오스로 흐르는 전자는 측방향 전계성분에 의해 에너지를 얻게되고, 이 전자들이 게이트절연층 내에 트랩된다. 그러면 소자의 전기적 특성을 불안정하게 하는데 구체적으로 보면 문턱전압이 변하고 상호콘덕턴스가 저하되는 문제를 낳게 되는 것이다. 전기적 특성면에서 물론 이러한 문제는 해결되어야 하는 것이지만 또 한편으로는 소자 크기 또는 게이트길이의 축소를 제한시키는 하나의 요소가 된다.
이러한 문제를 해결하기 위한 방법은 주로 측방향 전계강도를 감소시키는 구조의 소자구조를 얻는 것이고, 이에 제시된 구조가 제1도에 도시되어 있으며 이것은 핫전자문제의 해결과 소자의 크기를 줄일 수 있다고 하는 구조이다.
개선된 소자는 반도체기판(1)내에 형성한 p-웰(2)내에 형성되고 있으며 도면에서 3은 소자분리영역이며, 4는 게이트전극, 5는 게이트전극의 측벽상에 형성한 측벽스페이서, 6은 n+불순물영역, 7 및 8은 저농도의 n-불순물영역이다. 도면에서 명백하듯이 영역(8)인 n-영역은 기판 표면에서 보아 약간 아래 부분에 측방향으로 확장하여 형성된 영역이고, 따라서 전자를 계면아래로 흐르게하여 비록 높은 전기장이 걸려 핫 전자가 생성된다 하더라도 계면에서 상당한 거리에 있어서 계면을 손상시키지 않아 소자의 신뢰성이 개선되는 원리를 갖고 있다.
이러한 구조의 MOS소자에 있어서 보다 나은 게이트제어를 위해서 즉 개선된 전류구동능력을 제공하기 위해서 N-영역을 기판 표면근처에 또 하나의 저농도를 도핑된 영역을 형성할 수도 있다.
상기한 배경하에 또다른 종래의 예는 카오르 나리따가 발명한 미합중국 특허 제5,170,232호에 나타나 있는 것으로, 게이트의 측벽스페이서 밑의 게이트산화막 아래에 P-영역을 드레인영역 내에 설치하여 전자의 흐름을 기판영역 쪽으로 향하도록 하여 신뢰성을 개선시키도록 하고 있다.
또한 1990년, IEEE 일렉트론 디바이스 레터 78-81페이지에 개시된 아이.시.첸의 논문에 의하면 측벽을 산화막 대신 전도성 폴리실리콘을 사용하여 소자의 신뢰성을 개선할 뿐만 아니라 소자의 전류구동능력도 산화막스페이서 보다 대폭적으로 개선시키고 있다. 이에 대한 도면이 제2도에 단면도로 도시되었다. 도면에서 10은 반도체 기판, 11은 LDD구조의 드레인 또는 소오스 영역, 12는 게이트절연층, 13은 게이트전극, 14는 도전성 폴리실리콘의 측벽스페이서, 15는 열산화막이다.
LDD 소자의 최적화를 위해 고려해야 할 주요한 점은 핫 전자의 생성을 줄여주고, 또 동일한 핫 전자 생성시 그 손상이 적게 발생해야 하고, 또한 LDD 구조를 이용하더라도 전류구동능력에는 손실을 주지 않아야 한다.
앞서 제시된 종래의 기술에서는 전자의 흐름을 벌크방향으로 향하게 만들어 핫 전자가 발생하더라도 계면에 손상을 주지 않게 하여 신뢰성을 개선시키고, 또는 N-위에 전도성 측벽을 두어서 전류구동능력을 개선하고, 또 계면에 손상이 생겨도 그 효과가 충분히 전도성 측벽에 의해 조절하도록 하는 구조물이 제공되고 있다.
그러나, 전자의 흐름이 벌크로 향하도록 하는 구조에 있어서는 신뢰성이 개선된다 하더라도 상대적으로 게이트에 의한 저농도 드레인영역의 제어가 나빠져서 전류구동능력이 악화될 수 있다. 또한, 완전 중첩된 폴리스페이서 구조의 소자에 있어서는 정션과 게이트 폴리의 중첩에 의한 정전용량이 커지게 되어 소자의 고속동작에 불리하고, 또한 게이트 유도된 드레인 누설전류(GIDL;gate-induced-drain-leakage) 특성도 이로 인해 악화되는 문제를 안고 있다.
본 발명의 목적은 미세소자의 실현에 따른 핫캐리어 문제를 해결하는 개선된 MOS트랜지스터를 제공하는 것이며, 특히 저농도 드레인영역의 제어 특성을 향상하여 전류구동능력을 향상시키고, 또한, 게이트 기생접합용량을 감소시키며 게이트 유도된 드레인 누설전류를 제거하도록 한 LDD구조의 MOS트랜지스터 반도체장치 및 이의 제조방법을 제공하는 것이다.
본 발명의 목적에 따른 소자를 제조하는 방법은 제 1 도전형 반도체기판 상에 게이트절연층을 형성하고 상기 게이트절연층 상의 소정 부분에 게이트전극을 형성하는 단계; 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 1 도전형의 불순물을 이온주입하여 얕은 정션의 제 1 도전형 불순물영역을 형성하는 단계; 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물을 저농도로 이온주입하여 상기 얕은 정션의 제 1 도전형의 불순물영역 하부에만 저농도 소오스 및 드레인영역을 형성하는 단계; 상기 게이트의 측면에 폴리실리콘으로 도전성 측벽스페이서를 형성하는 단계; 상기 게이트 및 도전성 측벽스페이서를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물을 고농도로 이온주입하여 고농도의 드레인 및 소오스영역을 형성하는 단계로 구성된다.
상기한 방법에 의해서 나타난 특성이 개선된 본 발명의 LDD구조의 MOS트랜지스터 반도체장치는 제 1 도전형의 반도체기판 상에 게이트절연층을 개재시켜 형성된 게이트전극과, 상기 게이트전극의 측면에 형성된 도전성 측벽스페이서와, 상기 게이트전극과 측벽스페이서를 마스크로 사용하여 상기 반도체기판에 형성된 제 2 도전형의 고농도 드레인 및 소오스영역과, 상기 반도체기판의 상기 측벽스페이서와 중첩되는 부분에 상기 고농도의 드레인 및 소오스영역과 전기적으로 연결되고 표면으로부터 이격되게 형성된 제 2 도전형의 저농도 드레인 및 소오스영역과, 상기 반도체기판의 상기 저농도 드레인 및 소오스영역과 상기 도전성 측벽스페이서 사이에 상기 저농도 드레인 및 소오스영역으로 에워싸지지 않도록 형성된 얕은 정션의 제 1 도전형의 불순물영역으로 구성된다.
본 발명의 MOS트랜지스터는 게이트 콘트롤 개선을 위해서 전도성 측벽스페이서를 가지므로서, 저농도 드레인이 측벽의 제어를 받게되어 전류구동능력을 개선하고 있다. 또한, 드레인으로부터 소오스로 향하는 전자의 흐름이 벌크를 향하도록 하므로, 계면에 상대적으로 결함이 적게 생기고, 더욱이 생성된 결함도 충분히 게이트 콘트롤을 받음으로 인하여 소자의 신뢰성이 악화되지 않게 한다.
본 발명의 소자에서는 게이트 측벽스페이서의 밑에 위치한 저농도 드레인영역상에 기판표면 근처에서 드레인과 반대도전형의 저농도 도핑된 불순물영역을 가지게 하여 정션과 게이트간의 중첩에 의한 캐패시턴스를 감소시키고 얇게 형성한 상기 드레인과 반대도전형의 저농도 도핑된 불순물영역에 의하여 GIDL특성이 제거되게 한다.
이와 같은 특징을 갖는 본 발명의 MOS트랜지스터에 대한 바람직한 실시예에 따른 구조는 제3도에 단면도로 나타낸 바와 같다.
도면에서 20은 반도체 기판이며, 21은 게이트 전극, 22는 게이트절연층, 23은 도전성 게이트 측벽스페이서, 24는 소오스 또는 드레인의 고농도 도핑된 불순물영역, 25는 상기 스페이서 밑이 위치하는 소오스 또는 드레인의 저농도 도핑된 불순물영역, 26은 스페이서와 상기 저농도 영역(25)간에 얇게 형성된 저농도영역과 반대 도전형의 저농도 도핑된 불순물영역을 지칭한다.
이와 같이 드레인과 반대도전형 또는 기판과 동일도전형의 불순물영역이 게이트의 측벽스페이서(23)와 이 밑의 대응하는 위치에 놓인 저농도 드레인영역(25) 사이에 샌드위치된 구조에 의해서 정션과 게이트간의 중첩에 의한 정전용량을 감소시키고 GIDL을 제거하는 것이다. 그리고 스페이서(23)는 도전성을 갖는 이를테면 폴리실리콘으로 형성되므로 저농도 드레인영역(25)을 제어하여 전류구동능력을 개선하는 것이며, 또한 저농도 드레인영역(25)이 P-불순물영역(26)에 의해 기판(20) 표면에서 분리되어 기판 내에 위치하므로 전자의 흐름은 벌크로 향하여 핫캐리어 문제를 또한 해결하고 있다.
이러한 구조와 이에 따른 동작특성을 갖는 본 발명의 MOS트랜지스터를 제공하는 공정에 대하여 살펴본다.
상기한 바와 같은 구조의 소자를 얻기 위해서는 먼저, 준비한 반도체기판(20)상에 게이트절연층(22)을 형성하도록 고온에서 산소에 기판(20)을 노출시켜 기판표면에서 산화층이 형성되게 한다.
다음에 게이트절연층(22) 상에 게이트 전극을 형성하기 위한 폴리실리콘을 증착하여 형성하고 사진식각방법으로 패터닝하여 게이트 전극(21)을 형성한다.
드레인과 반대도전형 또는 기판과 동일도전형의 불순물영역이 게이트의 측벽스페이서와 이 밑의 대응하는 위치에 놓인 저농도 드레인영역사이에 샌드위치된 구조를 얻기 위해서 게이트(21)를 마스크로 사용하여 보론이나 BF2등의 P형 불순물 이온을 기판(20)에 주입하여 P-불순물영역(26)을 형성하되, 에너지를 낮게하여 얕은 정션이 형성되게 한다.
다음에 상기 형성한 P-불순물영역 밑으로 N-불순물영역(26)을 형성하도록 한다. 이 영역(25)은 LDD형 MOS트랜지스터에서 저농도 드레인 영역이 되는 데, P-불순물영역(26)에 의해 기판(20) 표면에서 이격되어 위치하게 된다.
이 N-불순물영역(25)을 형성하기 위해서 인 또는 As 등의 N형 불순물 이온을 상기 P-불순물영역(26)을 형성할 때의 에너지보다 높게 조절하여 P-불순물영역(26) 하부에 위치되도록 한다.
다음에는 게이트(21)의 측면에 도전성 게이트 측벽스페이서(23)를 형성하도록 한다. 상기에서 도전성 게이트 측벽스페이서(23)는 전면에 폴리실리콘층을 증착한 후에 건식식각 방법으로 에칭하므로서 게이트(21)의 측면에 형성된다. 이것으로 인해 게이트(21)에 가해진 제어신호가 측벽스페이서(23)에도 전달되므로 N-불순물영역(25)의 제어를 용이하도록하여 전류구동능력이 개선된다.
이와 같이 폴리실리콘으로 형성한 도전성 게이트 측벽스페이서(23)를 형성한 후에 고농도의 드레인 및 소오스영역을 형성하도록 전면에 비소 등의 N형 불순물 이온을 주입하여 제3도의 도면과 같이 고농도 드레인 및 소오스 영역(24)을 형성한다.
본 발명의 구조를 형성하기 위한 공정은 상기한 수순에 따르며, 기판의 깊이 방형으로 A-A'라인을 따라서 각 영역의 불순물 농도 플로파일을 살펴보면 제4도와 같다. 즉, 그래프에서 횡축은 [Å] 단위로 기판(20)의 깊이를 나타내며, 종축은 불순물농도를 나타낸다. P-불순물영역(26)은 벌크 영역의 농도근처, 1017[atoms/㎤] 정도의 농도분포를 갖고 있고 이 영역(26)의 밑에 있는 N-불순물영역(25)은 약 1018[atoms/㎤] 정도의 농도분포를 갖는다.
따라서 이러한 불순물 농도 분포를 갖기 위해서 상기한 공정중에 이온 주입시 불순물 도우즈 량을 조절하여 형성하도록 한다.
제5도는 1/VD에 대한 소자의 수명을 로그(log)값으로 나타낸 것이며, 그래프에서 'A'는 본 발명의 소자의 수명을 나타내고, 그래프에서 'B'는 종래의 기술 중 하나인 첸의 논문에서 제시된 소자에 대한 기대 수명을 나타낸 것으로, 소자의 수명 또한 향상되고 있음을 나타낸다.
이와 같이 매립(buried) LDD 구조의 MOS트랜지스터는 핫캐리어를 방지하며, 도전성 측벽스페이서에 의해 저농도 드레인영역을 용이하게 제어하여 전류구동능력을 향상시킨다.
또한, 얇은 P-불순물영역은 GIDL을 방지할 뿐만 아니라 LDD 영역과 게이트의 중첩에 의한 정션 기생용량을 감소한다.
Claims (5)
- 제 1 도전형 반도체기판 상에 게이트절연층을 형성하고 상기 게이트절연층 상의 소정 부분에 게이트전극을 형성하는 단계; 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 1 도전형의 불순물을 이온주입하여 얕은 정션의 제 1 도전형의 불순물영역을 형성하는 단계; 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물을 저농도로 이온주입하여 상기 얕은 정션의 제 1 도전형의 불순물영역 하부에만 저농도 소오스 및 드레인영역을 형성하는 단계; 상기 게이트의 측면에 폴리실리콘으로 도전성 측벽스페이서를 형성하는 단계; 상기 게이트 및 도전성 측벽스페이서를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물을 고농도로 이온주입하여 고농도의 드레인 및 소오스영역을 형성하는 단계로 구성되는 것을 특징으로 하는 LDD구조의 MOS트랜지스터 반도체장치 제조방법.
- 제1항에 있어서, 상기 얕은 정션의 불순물영역을 1017[atoms/㎤] 정도의 농도로 형성하는 LDD구조의 MOS트랜지스터 반도체장치 제조방법.
- 제 1 도전형의 반도체기판 상에 게이트절연층을 개재시켜 형성된 게이트전극과, 상기 게이트전극의 측면에 형성된 도전성 측벽스페이서와, 상기 게이트전극과 측벽스페이서를 마스크로 사용하여 상기 반도체기판에 형성된 제 2 도전형의 고농도 드레인 및 소오스영역과, 상기 반도체기판의 상기 측벽스페이서와 중첩되는 부분에 상기 고농도의 드레인 및 소오스영역과 전기적으로 연결되고 표면으로부터 이격되게 형성된 제 2 도전형의 저농도 드레인 및 소오스영역과, 상기 반도체 기판의 상기 저농도 드레인 및 소오스영역과 상기 도전성 측벽스페이서 사이에 상기 저농도 드레인 및 소오스영역으로 에워싸지지 않도록 형성된 얕은 정션의 제 1 도전형의 불순물영역으로 구성된 것을 특징으로 하는 LDD구조의 MOS트랜지스터 반도체장치.
- 제3항에 있어서, 상기 얕은 정션의 불순물영역이 1017[atoms/㎤] 정도의 농도로 형성됨을 특징으로 하는 LDD구조의 MOS트랜지스터 반도체장치.
- 제3항에 있어서, 상기 도전성 측벽스페이서는 폴리실리콘으로 형성되는 것을 특징으로 하는 LDD구조의 MOS트랜지스터 반도체장치.
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| KR1019940001026A KR0171073B1 (ko) | 1994-01-20 | 1994-01-20 | Ldd구조의 mos트랜지스터 반도체장치 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940001026A KR0171073B1 (ko) | 1994-01-20 | 1994-01-20 | Ldd구조의 mos트랜지스터 반도체장치 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950024356A KR950024356A (ko) | 1995-08-21 |
| KR0171073B1 true KR0171073B1 (ko) | 1999-03-30 |
Family
ID=19375983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940001026A KR0171073B1 (ko) | 1994-01-20 | 1994-01-20 | Ldd구조의 mos트랜지스터 반도체장치 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0171073B1 (ko) |
-
1994
- 1994-01-20 KR KR1019940001026A patent/KR0171073B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950024356A (ko) | 1995-08-21 |
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