JPH1098183A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1098183A JPH1098183A JP25337296A JP25337296A JPH1098183A JP H1098183 A JPH1098183 A JP H1098183A JP 25337296 A JP25337296 A JP 25337296A JP 25337296 A JP25337296 A JP 25337296A JP H1098183 A JPH1098183 A JP H1098183A
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Abstract
の製造方法を提供する。 【解決手段】 本発明の半導体装置は、ゲート電極4か
ら当該ゲート電極4の他端から離間され、かつ低濃度の
N−型ドレイン拡散層2に含まれる高濃度のN+型ドレ
イン拡散層6間にまたがる領域に中濃度のN型層7を有
するものである。また、本発明の半導体装置の製造方法
は、低濃度のN−型ドレイン拡散層2を形成した後にゲ
ート絶縁膜3を介してゲート電極4を形成し、該ゲート
電極4の一端に隣接する高濃度のN+型ソース拡散層5
と、ゲート電極4の他端から離間され、かつ前記N−型
ドレイン拡散層2に含まれる高濃度のN+型ドレイン拡
散層6とを形成する。そして、少なくとも前記ゲート電
極4の他端から前記N−型ドレイン拡散層2間にまたが
る領域に中濃度のN型層7を形成するものである。
Description
製造方法に関するものであり、更に詳しく言えば、LC
Dドライバーに用いる高電源電圧(HV−VDD)用の高
耐圧MOSトランジスタの動作耐圧特性の向上を図る技
術に関する。
いて図9に示すLDD型高耐圧MOSトランジスタの断
面図を参照しながら説明する。図において、P型の半導
体基板(P-Sub)51上にゲート絶縁膜52を介してゲ
ート電極53が形成されている。そして、前記ゲート電
極53の一端に隣接するようにN+型ソース拡散層54
が形成されており、チャネル領域55を介して前記ソー
ス拡散層54と対向してN−型ドレイン拡散層56が形
成され、更にゲート電極53の他端から離間され、かつ
N−型ドレイン拡散層56に含まれるようにN+型ドレ
イン拡散層57が形成されている。
V程度)を図るため、低濃度のN−型ドレイン拡散層5
6をおよそ1000℃〜1100℃程度の熱拡散により
形成し、緩やかな濃度勾配と深く拡散層を形成してい
た。
うな構成としてもソース−ドレイン間電圧(BVDS:
OFF時の耐圧)は高いが、ドレイン電圧及びゲート電
圧が共に高い場合、その動作耐圧であるサステイニング
電圧(VSUS :ON時の耐圧)は高くできなかった。従
来では、せいぜい30V程度が限界であった。
生するメカニズムについて説明する。このようなNチャ
ネル型高耐圧MOSトランジスタでは、図10、図11
に示すようにドレイン拡散層57をコレクタ(N+)、
ソース拡散層54をエミッタ(N+)及び半導体基板5
1をベース(P)とした横型バイポーラトランジスタ6
0が寄生的に形成される。OFF時の耐圧であるソース
−ドレイン間電圧BVDSが高くても動作耐圧VSUS が
低下するのは、この寄生バイポーラトランジスタ60が
ONするために引き起こされる。これにより、Nチャネ
ル型高耐圧MOSトランジスタ動作領域が限定され、全
域での動作を困難にさせている。
以下に説明する。図10に示すようにゲート電極53に
ゲート電圧(VG )(>Vt :スレッショルド電圧)、
ドレイン拡散層57にコンタクトするドレイン電極(V
D )(》VG )の電圧が印加され、MOSトランジスタ
がON状態になっている場合、以下に述べる正帰還ルー
プ(図12参照)が形成される。
61で加速されたチャネル領域62の電子により、空乏
層内でアバランシェ増倍が発生し、電子・ホール対が生
成される。前記ホールが、基板内を流れる(基板電
流:ISub )。前記基板電流(ISub )が、半導体基
板51内に電位勾配を生み、基板電位を上昇させる。
ソース拡散層54−基板51間接合が順方向にバイアス
される。ソース拡散層54から基板51に電子が注入
される。注入された電子がドレイン拡散層57に到達
し、更にアバランシェ増倍を起こす。
とにより、大電流が装置内を流れ、装置が破壊される。
従って、Nチャネル型高耐圧MOSトランジスタの設計
においては、前述した現象を考慮して条件設定が行われ
る。先ず、第1に基板電流(ISub )が大きくなると動
作耐圧(VSUS )が小さくなるので、基板電流(ISub
)を減らすトランジスタ構造とし、第2に実使用領域
での基板電流(ISub )を減らすように条件を決定す
る。
(VG )特性図であり、図において、従来のNチャネル
型高耐圧MOSトランジスタ(図中点線で示す。)で
は、基板電流(ISub )のダブルハンプ特性が現れ、特
にゲート電圧(VG )の高い領域での基板電流(ISub
)が上昇している。そのため、図5のドレイン電流
(ID)−ドレイン電圧(VD )特性図や図6の動作耐
圧を示す特性図に示すように動作耐圧(VSUS )が低か
った。
のは、高いゲート電圧(VG )領域において、空乏層が
N+ドレイン拡散層近傍まで広がり、そこに電界が集中
するためである。また、動作耐圧(VSUS )の向上を図
るため図6に示すようにイオン注入量を増やし、N−型
ドレイン拡散層の濃度を高めることも考えられるが、図
中に白丸で示したように従来の半導体装置では、十分な
耐圧の向上が図れなかった。また、逆に図9に示すN−
型ドレイン拡散層56の端部Aの濃度も上がるため、空
乏層がチャネル領域55方向に、より広がることによる
短チャネル効果の増大、そして基板電流(ISub )のピ
ーク値の増加によるスナップバック現象の増大、更に
は、ソース−ドレイン間電圧(BVDS)の低下等の問
題が発生することになり、従来、動作耐圧の向上を図る
ための有効な手段がなかった。
とする半導体装置とその製造方法を提供することを目的
とする。
装置は、ゲート電極から当該ゲート電極の他端から離間
され、かつ低濃度の逆導電型ドレイン拡散層に含まれる
高濃度の逆導電型ドレイン拡散層間にまたがる領域に中
濃度の逆導電型層を具備するものである。また、本発明
の半導体装置の製造方法は、低濃度の逆導電型ドレイン
拡散層を形成した後にゲート絶縁膜を介してゲート電極
を形成する。次に、前記ゲート電極の一端に隣接する高
濃度の逆導電型ソース拡散層と、前記ゲート電極の他端
から離間され、かつ前記低濃度の逆導電型ドレイン拡散
層に含まれる高濃度の逆導電型ドレイン拡散層とを形成
する。続いて、少なくとも前記ゲート電極の他端から前
記低濃度の逆導電型ドレイン拡散層間にまたがる領域に
中濃度の逆導電型層を形成するものである。
酸化膜上に延在して形成されたゲート電極と、前記フィ
ールド酸化膜下に形成された低濃度の逆導電型ドレイン
拡散層と該ドレイン拡散層に連なるように形成された中
濃度の逆導電型ドレイン拡散層と、前記ゲート電極の他
端から離間され、かつ前記中濃度の逆導電型ドレイン拡
散層に含まれる高濃度の逆導電型ドレイン拡散層とを具
備するものである。
ンジスタの一実施例について、その製造方法を示す図面
を参照しながら説明する。先ず、図1に示すように一導
電型、例えばP型の半導体基板1に例えばリンイオン
(31P+ )を注入量6E12/cm2 (尚、6E12は
6かける10の12乗の意であり、以下同様である。)
の条件でイオン注入し、これをおよそ1100℃で2時
間熱拡散することにより、N−型ドレイン拡散層2を形
成し、その後半導体基板1上の全面におよそ1000Å
の膜厚のゲート絶縁膜3を形成する。
した後に、当該ポリシリコン膜を周知のパターニング技
術を用いてパターニングして、図2に示すように一端が
前記N−型ドレイン拡散層2上に延在するおよそ400
0Åの膜厚のゲート電極4を形成する。そして、図示し
ないレジスト膜をマスクにして例えばリンイオン(31P
+ )をおよそ加速電圧80KeV、注入量6E15/c
m2 の条件でイオン注入し、図2に示すように前記ゲー
ト電極4の一端に隣接するN+型ソース拡散層5と、該
ゲート電極4の他端から離間され、かつ前記N−型ドレ
イン拡散層2に含まれるN+型ドレイン拡散層6とを形
成する。
よそ加速電圧160KeV、注入量2E12/cm2 の
条件でイオン注入し、図3に示すように前記ゲート電極
4の他端から前記N−型ドレイン拡散層2に含まれるN
+型ドレイン拡散層6近傍に中濃度のN型層7を形成す
る。この工程により、チャネル側ドレイン拡散層端部の
濃度をN−型ドレイン拡散層2により低濃度に保ったま
ま中濃度のN型層7でN+型ドレイン拡散層6を取り囲
むことができる。
レイン拡散層6を中濃度のN型層7で取り囲み、N+型
ドレイン拡散層まで空乏層が伸びることのないようにし
たことで、図4に実線で示すように本発明の半導体装置
はダブルハンプ特性が消え、高いゲート電圧(VG )領
域での基板電流(ISub )を減少させられる。これによ
り、図5、図6に示すように動作耐圧(VSUS )が向上
する。特に、高いゲート電圧(VG )、高いドレイン電
流(ID )領域での著しい耐圧向上が図れる。
明する。本実施の形態の半導体装置は、フィールド酸化
膜形成前に低濃度のN−型ドレイン拡散層形成用のイオ
ン注入を行い、フィールド酸化膜下と活性領域間に濃度
分布を持たせたことを特徴とする。即ち、図7に示すよ
うに周知のLOCOS(Local oxidation of silicon)
法により形成されたフィールド酸化膜12を含んだ領域
に低濃度のN−型ドレイン拡散層13が形成されてい
る。前記ドレイン拡散層13のフィールド酸化膜12下
は、当該ドレイン拡散層13内の他の領域に比べ濃度が
低く形成されている。即ち、先ず前記ドレイン拡散層1
3の形成領域にリンイオン(31P+ )を注入量4E12
/cm2 乃至6E12/cm2 の条件でイオン注入し、
またフィールド酸化膜12の形成領域下にチャネルスト
ッパ層形成用のイオン注入を行った後に、フィールド酸
化を行うことで、前記フィールド酸化膜12の成長部分
で酸化時にリンイオン(31P+ )がフィールド酸化膜1
2に取り込まれることにより、該フィールド酸化膜12
下に低濃度化したN−−型ドレイン拡散層13Aが形成
され、該N−−型ドレイン拡散層13A(フィールド酸
化膜12の他端)からN−−型ドレイン拡散層13Aよ
り幾分濃度の高いN−型ドレイン拡散層13が連なるよ
うにして形成されている。
在するようにゲート絶縁膜14を介してゲート電極15
が形成され、更に、前記ゲート電極15の一端に隣接す
るように高濃度のN+型ソース拡散層16が形成され、
またゲート電極15の他端から離間され、かつ前記N型
ドレイン拡散層13に含まれる高濃度のN+型ドレイン
拡散層17が形成されている。
度分布は、図8に示すようにチャネル側のドレイン端部
AからN+型ドレイン拡散層17に向かって徐々に濃度
を上げることができ、N−型ドレイン拡散層13の端部
Aの濃度を下げる(N−−型ドレイン拡散層13A)こ
とで、ソース−ドレイン間電圧(BVDS)を確保する
と共に、動作耐圧(VSUS )を向上できる。
半導体装置は、フィールド酸化前にN−型ドレイン拡散
層形成用のイオン注入を行うことで、フィールド酸化膜
12下と活性領域に濃度分布を持たせることができ、作
業性が良い。更に、前述した構造の半導体装置におい
て、更に動作耐圧(VSUS )を上げる場合には、N+型
ドレイン拡散層17を取り囲むように前述した第1の実
施の形態で示した低濃度のN型層7を追加することで、
より一層の動作耐圧(VSUS )の向上が図れる。
該ゲート電極の他端から離間され、かつ低濃度の逆導電
型ドレイン拡散層に含まれる高濃度の逆導電型ドレイン
拡散層間にまたがる領域に中濃度の逆導電型層を形成す
ることで、動作耐圧の向上が図れる。
を示す第1の断面図である。
を示す第2の断面図である。
を示す第3の断面図である。
のおのの基板電流(ISub )−ゲート電圧(VG )特性
を示す図である。
レイン電流(ID )−ドレイン電圧(VD )特性を示す
図である。
作耐圧を示す図である。
法を示す断面図である。
度分布を示す図である。
ための半導体装置の断面図である。
路を示す図である。
ための正帰還ループを示す図である。
Claims (3)
- 【請求項1】 一導電型の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス拡散層と、 チャネル領域を介して前記ソース拡散層と対向して形成
された低濃度の逆導電型ドレイン拡散層と、 前記ゲート電極の他端から離間され、かつ前記低濃度の
逆導電型ドレイン拡散層に含まれる高濃度の逆導電型ド
レイン拡散層と、 少なくとも前記ゲート電極から前記高濃度の逆導電型ド
レイン拡散層間にまたがる領域に形成された中濃度の逆
導電型層とを具備することを特徴とする半導体装置。 - 【請求項2】 一導電型の半導体基板上に低濃度の逆導
電型ドレイン拡散層をイオン注入により形成する工程
と、 前記半導体基板全面にゲート絶縁膜を形成する工程と、 全面にポリシリコン膜を形成した後にパターニングして
少なくとも前記ドレイン拡散層上方にオーバーラップす
るゲート電極を形成する工程と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス拡散層と、前記ゲート電極の他端から離間され、かつ
前記低濃度の逆導電型ドレイン拡散層に含まれる高濃度
の逆導電型ドレイン拡散層とをイオン注入により形成す
る工程と、 少なくとも前記ゲート電極の他端から前記低濃度の逆導
電型ドレイン拡散層間にまたがる領域に中濃度の逆導電
型層をイオン注入により形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項3】 一導電型の半導体基板上に形成されたフ
ィールド酸化膜上に延在して形成されたゲート電極と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス拡散層と、 チャネル領域を介して前記ソース拡散層と対向し、かつ
前記フィールド酸化膜下に形成された低濃度の逆導電型
ドレイン拡散層と該ドレイン拡散層に連なるように形成
された中濃度の逆導電型ドレイン拡散層と、 前記ゲート電極の他端から離間され、かつ前記中濃度の
逆導電型ドレイン拡散層に含まれる高濃度の逆導電型ド
レイン拡散層とを具備することを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25337296A JP3369862B2 (ja) | 1996-09-25 | 1996-09-25 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JPH1098183A true JPH1098183A (ja) | 1998-04-14 |
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---|---|---|---|
JP25337296A Expired - Fee Related JP3369862B2 (ja) | 1996-09-25 | 1996-09-25 | 半導体装置の製造方法 |
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Country | Link |
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JP (1) | JP3369862B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006140318A (ja) * | 2004-11-12 | 2006-06-01 | Kawasaki Microelectronics Kk | 半導体集積回路の製造方法および半導体集積回路 |
US7294551B2 (en) | 2000-10-19 | 2007-11-13 | Sanyo Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2010010309A (ja) * | 2008-06-25 | 2010-01-14 | Fujitsu Microelectronics Ltd | 半導体装置及び半導体装置の製造方法 |
JP2010225636A (ja) * | 2009-03-19 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1996
- 1996-09-25 JP JP25337296A patent/JP3369862B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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US7294551B2 (en) | 2000-10-19 | 2007-11-13 | Sanyo Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2006140318A (ja) * | 2004-11-12 | 2006-06-01 | Kawasaki Microelectronics Kk | 半導体集積回路の製造方法および半導体集積回路 |
JP2010010309A (ja) * | 2008-06-25 | 2010-01-14 | Fujitsu Microelectronics Ltd | 半導体装置及び半導体装置の製造方法 |
JP2010225636A (ja) * | 2009-03-19 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
US8603874B2 (en) | 2009-03-19 | 2013-12-10 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
US8741724B2 (en) | 2009-03-19 | 2014-06-03 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
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