JP2868728B2 - Ｍｏｓゲート形パワートランジスタ及びその製造方法 - Google Patents
Ｍｏｓゲート形パワートランジスタ及びその製造方法Info
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳＦＥ
ＴやＩＧＢＴ等のＭＯＳゲート形パワートランジスタ及
びその製造方法に関する。
ＴやＩＧＢＴ等のＭＯＳゲート形パワートランジスタ及
びその製造方法に関する。
【０００２】
【従来の技術】一般に、高速スイッチング特性及び大容
量電流能力を有するＰＮＰＮ構造のＭＯＳゲート形パワ
ートランジスタの設計で重要なことは、順方向電圧降下
を低くし、ラッチアップを起こす電流密度を高くするこ
とである。低い順方向電圧降下を得るためには素子内の
電流密度を増加させる必要があり、ラッチアップ電流密
度を高くするためには単位セルの大きさを減少させる必
要がある。
量電流能力を有するＰＮＰＮ構造のＭＯＳゲート形パワ
ートランジスタの設計で重要なことは、順方向電圧降下
を低くし、ラッチアップを起こす電流密度を高くするこ
とである。低い順方向電圧降下を得るためには素子内の
電流密度を増加させる必要があり、ラッチアップ電流密
度を高くするためには単位セルの大きさを減少させる必
要がある。
【０００３】セルの大きさは、Ｐボディ（Ｐ body ）領
域及び結合形電界効果トランジスタ（ＪＦＥＴ）領域に
より決定される。このうちＪＦＥＴ領域は、アノードか
らカソードへの順方向電圧降下のためにセルの大きさを
一定以下に減少させることができない。このことは例え
ば、B. J. Baliga, “Modern Power Devices”, Wiley,
1987．に述べられている。また、Ｐボディ領域は電流に
ほぼ寄与しないため可能な限りセルの大きさを減少させ
なければならないが、Ｎ+ ソース領域及びチャネル領域
を形成し、またカソード接触(Cathode Contact) を形成
しなければならないので、リソグラフィ工程での誤差を
考えると、このセルの大きさはかなり大きくならざるを
得ない。
域及び結合形電界効果トランジスタ（ＪＦＥＴ）領域に
より決定される。このうちＪＦＥＴ領域は、アノードか
らカソードへの順方向電圧降下のためにセルの大きさを
一定以下に減少させることができない。このことは例え
ば、B. J. Baliga, “Modern Power Devices”, Wiley,
1987．に述べられている。また、Ｐボディ領域は電流に
ほぼ寄与しないため可能な限りセルの大きさを減少させ
なければならないが、Ｎ+ ソース領域及びチャネル領域
を形成し、またカソード接触(Cathode Contact) を形成
しなければならないので、リソグラフィ工程での誤差を
考えると、このセルの大きさはかなり大きくならざるを
得ない。
【０００４】ＭＯＳゲート形パワートランジスタでラッ
チアップ特性を決定するのは、Ｎ+ソース下のＰボディ
抵抗と、素子上部のＮ+ ソース／Ｐ- ボディ／Ｎ- エピ
タキシャル層から構成されるＮＰＮトランジスタのエミ
ッタ効率である。これは例えば、T. Laska, A. Porst,
H. Brunner, and W. Kiffe, “A Low Loss/Highiy Rugg
ed IGBT-Generation-Based on a Self Aligned Process
with Double Implanted N/N- -Emitter," Proc. ISPS
D, pp. 171 〜175 ，1994. で述べられている。そし
て、このＮ+ ソース下のボディ抵抗を減少させるために
多様な技術が提案されている。例えば、B. J. Baliga,
M. S. Adler, R. P. Love, P. V. Gray, andN. D. Zomm
er,“The Insulated Gate Transistor ：A New Three-T
erminal MOS-Controlled Bipolar Power Device," IEEE
Trans. Electron Devices, Vol. ED-31, No.6, pp. 82
1〜828. June 1984. 、Y. H. Koh and C. K. Kim,“Lat
ch-back-free Self-Aligned Power MOSFET Stucture wi
th Silicided source and Body Contact," IEEE Trans.
Electron Device Lett. Vol. EDL-9, No.8, pp. 408-4
10" 1988.、D. R. Disney and J. D. Plummer, “SOI L
IGBT Devices with a Dual P- Well Implant for Impr
oved Latching Characteristics," Proc. ISPSD, pp.25
4〜258, 1993.、或いは、B. H. Lee, C. M. Yun, H. S.
Kim, M. K. Han, and Y.I.Choi“Latch-up Suppressed
Insulated Gate Bipolar Transistor bythe Deep P+
Ion Implantation under the n+ source, ”Jpn. J. Ap
pl. Phys. Vol. 33, pp. 563〜566, Part 1, No. 1B, J
anuary 1994.等があげられる。
チアップ特性を決定するのは、Ｎ+ソース下のＰボディ
抵抗と、素子上部のＮ+ ソース／Ｐ- ボディ／Ｎ- エピ
タキシャル層から構成されるＮＰＮトランジスタのエミ
ッタ効率である。これは例えば、T. Laska, A. Porst,
H. Brunner, and W. Kiffe, “A Low Loss/Highiy Rugg
ed IGBT-Generation-Based on a Self Aligned Process
with Double Implanted N/N- -Emitter," Proc. ISPS
D, pp. 171 〜175 ，1994. で述べられている。そし
て、このＮ+ ソース下のボディ抵抗を減少させるために
多様な技術が提案されている。例えば、B. J. Baliga,
M. S. Adler, R. P. Love, P. V. Gray, andN. D. Zomm
er,“The Insulated Gate Transistor ：A New Three-T
erminal MOS-Controlled Bipolar Power Device," IEEE
Trans. Electron Devices, Vol. ED-31, No.6, pp. 82
1〜828. June 1984. 、Y. H. Koh and C. K. Kim,“Lat
ch-back-free Self-Aligned Power MOSFET Stucture wi
th Silicided source and Body Contact," IEEE Trans.
Electron Device Lett. Vol. EDL-9, No.8, pp. 408-4
10" 1988.、D. R. Disney and J. D. Plummer, “SOI L
IGBT Devices with a Dual P- Well Implant for Impr
oved Latching Characteristics," Proc. ISPSD, pp.25
4〜258, 1993.、或いは、B. H. Lee, C. M. Yun, H. S.
Kim, M. K. Han, and Y.I.Choi“Latch-up Suppressed
Insulated Gate Bipolar Transistor bythe Deep P+
Ion Implantation under the n+ source, ”Jpn. J. Ap
pl. Phys. Vol. 33, pp. 563〜566, Part 1, No. 1B, J
anuary 1994.等があげられる。
【０００５】現在量産されているＭＯＳゲート形パワー
トランジスタの大多数では、Ｐボディ領域の中央に高濃
度のＰ+ 拡散領域を形成する方法が一般に使用されてい
る。この場合、拡散工程の正確な調節が必要とされるた
め、チャネル領域までＰ+ 拡散領域が拡散しやすく順方
向特性を低下させてしまう。
トランジスタの大多数では、Ｐボディ領域の中央に高濃
度のＰ+ 拡散領域を形成する方法が一般に使用されてい
る。この場合、拡散工程の正確な調節が必要とされるた
め、チャネル領域までＰ+ 拡散領域が拡散しやすく順方
向特性を低下させてしまう。
【０００６】図１Ａは、ＩＧＢＴ(Insulated Gate Bipo
lar Transistor) のＭＯＳゲート形パワートランジスタ
の断面図である。即ち、Ｐ形物質を高濃度ドーピングし
てアクセプタとしたＰ+ 拡散領域となる半導体基板１の
下部にアノード電極１７（コレクタ電極）が形成されて
おり、そしてこの半導体基板１の上に、Ｎ形物質を高濃
度ドーピングしてドナーとしたＮ+ バッファ層２ａが形
成されている。更に、このＮ+ バッファ層２ａの上に、
半導体エピタキシャル層として例えばＮ- エピタキシャ
ル層３が形成されている。Ｎ- エピタキシャル層３は、
その表面部内に形成されたＰ- ボディ領域５と、このＰ
- ボディ領域５に形成されたＮ+ ソース領域７と、Ｎ+
ソース領域７下の一部分からＰ- ボディ領域５にかけて
Ｎ- エピタキシャル層３内に形成された高濃度のＰ+ 拡
散領域９と、を有している。
lar Transistor) のＭＯＳゲート形パワートランジスタ
の断面図である。即ち、Ｐ形物質を高濃度ドーピングし
てアクセプタとしたＰ+ 拡散領域となる半導体基板１の
下部にアノード電極１７（コレクタ電極）が形成されて
おり、そしてこの半導体基板１の上に、Ｎ形物質を高濃
度ドーピングしてドナーとしたＮ+ バッファ層２ａが形
成されている。更に、このＮ+ バッファ層２ａの上に、
半導体エピタキシャル層として例えばＮ- エピタキシャ
ル層３が形成されている。Ｎ- エピタキシャル層３は、
その表面部内に形成されたＰ- ボディ領域５と、このＰ
- ボディ領域５に形成されたＮ+ ソース領域７と、Ｎ+
ソース領域７下の一部分からＰ- ボディ領域５にかけて
Ｎ- エピタキシャル層３内に形成された高濃度のＰ+ 拡
散領域９と、を有している。
【０００７】そして、Ｎ- エピタキシャル層３の一部表
面、Ｐ- ボディ領域５の一部表面、及びＮ+ ソース領域
７の一部表面にわたって絶縁膜１１を介しゲート電極１
３が形成されており、また、Ｎ+ ソース領域７の一部表
面、Ｐ+ 拡散領域９の主表面を覆うようにしてカソード
電極１５（エミッタ電極）がＮ- エピタキシャル層３上
に形成されている。アノード電極１７及びカソード電極
１５はアルミニウム等の電極物質で形成され、一方、ゲ
ート電極１３はポリシリコンで形成される。
面、Ｐ- ボディ領域５の一部表面、及びＮ+ ソース領域
７の一部表面にわたって絶縁膜１１を介しゲート電極１
３が形成されており、また、Ｎ+ ソース領域７の一部表
面、Ｐ+ 拡散領域９の主表面を覆うようにしてカソード
電極１５（エミッタ電極）がＮ- エピタキシャル層３上
に形成されている。アノード電極１７及びカソード電極
１５はアルミニウム等の電極物質で形成され、一方、ゲ
ート電極１３はポリシリコンで形成される。
【０００８】尚、ＭＯＳゲート形パワートランジスタと
してはこの他にも、類似構造のＬＩＧＢＴ、ＤＭＯＳ、
ＬＤＭＯＳがある。
してはこの他にも、類似構造のＬＩＧＢＴ、ＤＭＯＳ、
ＬＤＭＯＳがある。
【０００９】図１Ｂに、図１Ａの構造における等価回路
を示す。即ち、ＰＮＰトランジスタ５０、ＮＰＮトラン
ジスタ６０（寄生トランジスタ）、ＮＭＯＳトランジス
タ７０が構成されている。ＰＮＰトランジスタ５０は、
アノード電極１７（ドレイン電極）にコレクタを接続し
てあり、そのベースとカソード電極１５（ソース電極）
との間にゲート１３で制御されるＮＭＯＳトランジスタ
７０がつながれている。そして、ＰＮＰトランジスタ５
０のエミッタは、Ｐ- ボディ領域５及びＰ+ 拡散領域９
による抵抗‘Ｒp-＋Ｒp+’を介しカソード電極１５へ接
続される。寄生トランジスタのＮＰＮトランジスタ６０
は、コレクタがＰＮＰトランジスタ５０のベースへ、エ
ミッタがカソード電極１５へ、ベースがＰＮＰトランジ
スタ５０のエミッタへそれぞれ接続されることになる。
を示す。即ち、ＰＮＰトランジスタ５０、ＮＰＮトラン
ジスタ６０（寄生トランジスタ）、ＮＭＯＳトランジス
タ７０が構成されている。ＰＮＰトランジスタ５０は、
アノード電極１７（ドレイン電極）にコレクタを接続し
てあり、そのベースとカソード電極１５（ソース電極）
との間にゲート１３で制御されるＮＭＯＳトランジスタ
７０がつながれている。そして、ＰＮＰトランジスタ５
０のエミッタは、Ｐ- ボディ領域５及びＰ+ 拡散領域９
による抵抗‘Ｒp-＋Ｒp+’を介しカソード電極１５へ接
続される。寄生トランジスタのＮＰＮトランジスタ６０
は、コレクタがＰＮＰトランジスタ５０のベースへ、エ
ミッタがカソード電極１５へ、ベースがＰＮＰトランジ
スタ５０のエミッタへそれぞれ接続されることになる。
【００１０】ゲート１３に電圧を印加してＮＭＯＳトラ
ンジスタ７０を動作させると、そのＮチャネルからＰＮ
Ｐトランジスタ５０のベースへ電子が流入して電流が流
れ、カソード電極１７の印加電圧に係るホールによる電
流に従ってＰＮＰトランジスタ５０が駆動される。これ
らホール及び電子による電流は、ＮＭＯＳトランジスタ
７０とＰＮＰトランジスタ５０との２経路に沿って流
れ、これでオンの状態となる。このときに、ＰＮＰトラ
ンジスタ５０による電流が増加して抵抗‘Ｒp-＋Ｒp+’
で０．７Ｖ以上の電圧降下が発生することになると、Ｎ
ＰＮトランジスタ６０が導通して素子全体でＰＮＰＮサ
イリスタの機能を有することになり、ゲートによる制御
のきかないラッチアップ状態に進入してしまう。従っ
て、抵抗‘Ｒ p-＋Ｒp+’を小さくして当該領域での電圧
降下を減少させる必要がある。
ンジスタ７０を動作させると、そのＮチャネルからＰＮ
Ｐトランジスタ５０のベースへ電子が流入して電流が流
れ、カソード電極１７の印加電圧に係るホールによる電
流に従ってＰＮＰトランジスタ５０が駆動される。これ
らホール及び電子による電流は、ＮＭＯＳトランジスタ
７０とＰＮＰトランジスタ５０との２経路に沿って流
れ、これでオンの状態となる。このときに、ＰＮＰトラ
ンジスタ５０による電流が増加して抵抗‘Ｒp-＋Ｒp+’
で０．７Ｖ以上の電圧降下が発生することになると、Ｎ
ＰＮトランジスタ６０が導通して素子全体でＰＮＰＮサ
イリスタの機能を有することになり、ゲートによる制御
のきかないラッチアップ状態に進入してしまう。従っ
て、抵抗‘Ｒ p-＋Ｒp+’を小さくして当該領域での電圧
降下を減少させる必要がある。
【００１１】Ｐ+ 拡散領域９のドーピング濃度はＰ- ボ
ディ領域５よりも高いため、Ｐ+ 拡散領域９における横
方向の抵抗Ｒp+はほぼ無視できるので、実際、Ｎ+ ソー
ス領域７下における抵抗Ｒp-＋Ｒp+の値は、ほぼ抵抗Ｒ
p-と考えることができる。Ｎ + ソース領域７下のＰ- ボ
ディ領域５における横方向の抵抗Ｒp-は常に存在するこ
とになるが、この抵抗Ｒp-を減少させるためには、非常
に正確な拡散工程の調節を必要とする。また、追加マス
ク工程のためにＰ- ボディ領域５の大きさが増加すると
いう現象も存在する。
ディ領域５よりも高いため、Ｐ+ 拡散領域９における横
方向の抵抗Ｒp+はほぼ無視できるので、実際、Ｎ+ ソー
ス領域７下における抵抗Ｒp-＋Ｒp+の値は、ほぼ抵抗Ｒ
p-と考えることができる。Ｎ + ソース領域７下のＰ- ボ
ディ領域５における横方向の抵抗Ｒp-は常に存在するこ
とになるが、この抵抗Ｒp-を減少させるためには、非常
に正確な拡散工程の調節を必要とする。また、追加マス
ク工程のためにＰ- ボディ領域５の大きさが増加すると
いう現象も存在する。
【００１２】図２は、トレンチ構造により二重拡散領域
を形成して順方向特性を改善したＩＧＢＴの断面図であ
る。このＩＧＢＴでもＮ+ ソース領域７を形成するまで
の過程は図１Ａのときと同じである。Ｎ+ ソース領域７
を形成した後は、Ｎ+ ソース領域７を貫通してＰ- ボデ
ィ領域５に達するトレンチ１８を形成し、そしてこのト
レンチ１８の下にＰ形ドーパントを注入してＰ- ボディ
領域５内の高濃度Ｐ+拡散領域９を形成する。即ち、Ｐ
- ボディ領域５においてトレンチ１８の占める領域分Ｐ
- ボディ領域５が減少することになり、その結果Ｐ- ボ
ディ領域５の抵抗が減少し、順方向電圧降下が低くな
る。加えてＮ+ ソース領域７も短かくされるので、Ｎ+
ソース領域７下の抵抗Ｒp-が減少し、ラッチアップ現像
を抑制することができる。しかしながら、Ｎ+ ソース領
域７の下部の一部分がＰ+ 拡散領域９と接触しているの
みで、Ｎ+ ソース領域７の下部とＰ- ボディ領域５とが
接触する領域があるため、更なる低抵抗化の余地は残さ
れており、また、デバイスのデザインルールによる制限
があるためその効果も限界がある。
を形成して順方向特性を改善したＩＧＢＴの断面図であ
る。このＩＧＢＴでもＮ+ ソース領域７を形成するまで
の過程は図１Ａのときと同じである。Ｎ+ ソース領域７
を形成した後は、Ｎ+ ソース領域７を貫通してＰ- ボデ
ィ領域５に達するトレンチ１８を形成し、そしてこのト
レンチ１８の下にＰ形ドーパントを注入してＰ- ボディ
領域５内の高濃度Ｐ+拡散領域９を形成する。即ち、Ｐ
- ボディ領域５においてトレンチ１８の占める領域分Ｐ
- ボディ領域５が減少することになり、その結果Ｐ- ボ
ディ領域５の抵抗が減少し、順方向電圧降下が低くな
る。加えてＮ+ ソース領域７も短かくされるので、Ｎ+
ソース領域７下の抵抗Ｒp-が減少し、ラッチアップ現像
を抑制することができる。しかしながら、Ｎ+ ソース領
域７の下部の一部分がＰ+ 拡散領域９と接触しているの
みで、Ｎ+ ソース領域７の下部とＰ- ボディ領域５とが
接触する領域があるため、更なる低抵抗化の余地は残さ
れており、また、デバイスのデザインルールによる制限
があるためその効果も限界がある。
【００１３】最近では、非常に高エネルギーでＰ++イオ
ン注入を実施してＮ+ ソース領域７下の不純物濃度を高
めることによりラッチアップを抑制する方法が提案さ
れ、従来のＩＧＢＴ構造より５倍以上の非常に高いラッ
チアップ電流密度を得ることができている。しかし、し
きい値電圧及びラッチアップ特性のすべてを勘案して満
足させるためには、約４００ＫｅＶ以上という非常に高
エネルギーのイオン注入機を必要とし、実際の製造工程
には用い難い。また、ボディ領域の大きさはそのままで
あるため、順方向特性の改善は期待できない。或いは、
ボディ領域５の大きさ及びＮ+ ソース領域７の長さを減
少させラッチアップ特性及び順方向特性を改善する方法
も提案されており、Ｎ形ドーパントを注入した酸化膜ス
ペーサを使用したＩＧＢＴもあるが、ボディ領域の濃度
が高い場合にソース領域の形成ができないという不具合
がある。
ン注入を実施してＮ+ ソース領域７下の不純物濃度を高
めることによりラッチアップを抑制する方法が提案さ
れ、従来のＩＧＢＴ構造より５倍以上の非常に高いラッ
チアップ電流密度を得ることができている。しかし、し
きい値電圧及びラッチアップ特性のすべてを勘案して満
足させるためには、約４００ＫｅＶ以上という非常に高
エネルギーのイオン注入機を必要とし、実際の製造工程
には用い難い。また、ボディ領域の大きさはそのままで
あるため、順方向特性の改善は期待できない。或いは、
ボディ領域５の大きさ及びＮ+ ソース領域７の長さを減
少させラッチアップ特性及び順方向特性を改善する方法
も提案されており、Ｎ形ドーパントを注入した酸化膜ス
ペーサを使用したＩＧＢＴもあるが、ボディ領域の濃度
が高い場合にソース領域の形成ができないという不具合
がある。
【００１４】
【発明が解決しようとする課題】上記のようにトレンチ
を形成してＰ+ イオン注入を行う方法は、順方向特性及
びラッチアップ抑制に効果的である。そこで本発明では
これを更に改良し、不要なＰ- ボディ領域を減少させて
いっそうの低順方向電圧降下を得られるようにし、より
高性能のＭＯＳゲート形パワートランジスタを提供す
る。また、ラッチアップ電流密度を高めるために、Ｎ+
ソース領域がＰ+ 拡散領域より低い濃度でも、即ち、ボ
ディ領域の濃度が高くても短いソース領域を形成できる
ような製造方法を提供する。
を形成してＰ+ イオン注入を行う方法は、順方向特性及
びラッチアップ抑制に効果的である。そこで本発明では
これを更に改良し、不要なＰ- ボディ領域を減少させて
いっそうの低順方向電圧降下を得られるようにし、より
高性能のＭＯＳゲート形パワートランジスタを提供す
る。また、ラッチアップ電流密度を高めるために、Ｎ+
ソース領域がＰ+ 拡散領域より低い濃度でも、即ち、ボ
ディ領域の濃度が高くても短いソース領域を形成できる
ような製造方法を提供する。
【００１５】
【課題を解決するための手段】本発明によれば、ボディ
領域のトレンチを形成してからＰ+ 拡散領域及びＮ+ソ
ース領域を同時拡散形成する二重拡散領域の製造方法と
することにより、Ｎ+ソース領域下にＰ+ 拡散領域が全
体的に位置する構造とし、Ｎ+ ソース領域下における抵
抗を減少させる。即ち、トレンチを利用して二重拡散領
域を形成するトレンチ構造のＭＯＳゲート形パワートラ
ンジスタの製造方法において、ゲート電極形成後にトレ
ンチを形成し、該トレンチを介してボディ領域を拡散形
成した後に前記トレンチ底部から高濃度拡散領域用の不
純物を前記ボディ領域内にドーピングし、次いで前記ト
レンチ側壁部からソース領域用の不純物を前記ボディ領
域内にドーピングし、そして前記各ドーピングした不純
物を同時に拡散させて高濃度拡散領域及びソース領域を
一括形成するようにしたことを特徴とする製造方法とす
るものである。
領域のトレンチを形成してからＰ+ 拡散領域及びＮ+ソ
ース領域を同時拡散形成する二重拡散領域の製造方法と
することにより、Ｎ+ソース領域下にＰ+ 拡散領域が全
体的に位置する構造とし、Ｎ+ ソース領域下における抵
抗を減少させる。即ち、トレンチを利用して二重拡散領
域を形成するトレンチ構造のＭＯＳゲート形パワートラ
ンジスタの製造方法において、ゲート電極形成後にトレ
ンチを形成し、該トレンチを介してボディ領域を拡散形
成した後に前記トレンチ底部から高濃度拡散領域用の不
純物を前記ボディ領域内にドーピングし、次いで前記ト
レンチ側壁部からソース領域用の不純物を前記ボディ領
域内にドーピングし、そして前記各ドーピングした不純
物を同時に拡散させて高濃度拡散領域及びソース領域を
一括形成するようにしたことを特徴とする製造方法とす
るものである。
【００１６】より具体的には、トレンチ構造をもつＭＯ
Ｓゲート形パワートランジスタの製造方法において、半
導体基板上に第１導電形半導体エピタキシャル層を形成
する過程と、このエピタキシャル層上に第１絶縁膜を形
成する過程と、この第１絶縁膜上にゲート電極層を形成
する過程と、このゲート電極層上に第２絶縁膜を形成す
る過程と、これら第１、第２絶縁層及びゲート電極層の
所定部位を前記エピタキシャル層表面が露出するまで蝕
刻する過程と、この蝕刻で露出した前記第１、第２絶縁
層及びゲート電極層の側壁面に第３絶縁膜を形成する過
程と、この第３絶縁膜をマスクとして前記エピタキシャ
ル層にトレンチを形成する過程と、このトレンチを介し
第２導電形不純物を拡散させて低濃度の第１拡散領域を
前記エピタキシャル層に形成する過程と、前記トレンチ
の底部から前記第１拡散領域内に高濃度第２拡散領域用
の第２導電形不純物をドーピングする過程と、前記トレ
ンチの側壁部から前記第１拡散領域内に第３拡散領域用
の第１導電形不純物をドーピングする過程と、これらド
ーピングした第２及び第３拡散領域用の不純物に対する
熱拡散を同時に実施して第２及び第３拡散領域を形成す
る過程と、形成された第２及び第３拡散領域に接触する
電極層及び前記半導体基板に接触する電極層を形成する
過程と、を実施することを特徴とする。
Ｓゲート形パワートランジスタの製造方法において、半
導体基板上に第１導電形半導体エピタキシャル層を形成
する過程と、このエピタキシャル層上に第１絶縁膜を形
成する過程と、この第１絶縁膜上にゲート電極層を形成
する過程と、このゲート電極層上に第２絶縁膜を形成す
る過程と、これら第１、第２絶縁層及びゲート電極層の
所定部位を前記エピタキシャル層表面が露出するまで蝕
刻する過程と、この蝕刻で露出した前記第１、第２絶縁
層及びゲート電極層の側壁面に第３絶縁膜を形成する過
程と、この第３絶縁膜をマスクとして前記エピタキシャ
ル層にトレンチを形成する過程と、このトレンチを介し
第２導電形不純物を拡散させて低濃度の第１拡散領域を
前記エピタキシャル層に形成する過程と、前記トレンチ
の底部から前記第１拡散領域内に高濃度第２拡散領域用
の第２導電形不純物をドーピングする過程と、前記トレ
ンチの側壁部から前記第１拡散領域内に第３拡散領域用
の第１導電形不純物をドーピングする過程と、これらド
ーピングした第２及び第３拡散領域用の不純物に対する
熱拡散を同時に実施して第２及び第３拡散領域を形成す
る過程と、形成された第２及び第３拡散領域に接触する
電極層及び前記半導体基板に接触する電極層を形成する
過程と、を実施することを特徴とする。
【００１７】或いは、トレンチ構造をもつＭＯＳゲート
形パワートランジスタの製造方法において、基板上に絶
縁層を形成する過程と、この絶縁層上に第１導電形半導
体エピタキシャル層を形成する過程と、このエピタキシ
ャル層上に第１絶縁膜を形成する過程と、この第１絶縁
膜上にゲート電極層を形成する過程と、このゲート電極
層上に第２絶縁膜を形成する過程と、これら第１、第２
絶縁層及びゲート電極層の所定部位を前記エピタキシャ
ル層表面が露出するまで蝕刻する過程と、この蝕刻で露
出した前記第１、第２絶縁層及びゲート電極層の側壁面
に第３絶縁膜を形成する過程と、この第３絶縁膜をマス
クとして前記エピタキシャル層にトレンチを形成する過
程と、このトレンチを介し第２導電形不純物を拡散させ
て低濃度の第１拡散領域を前記エピタキシャル層に形成
する過程と、前記トレンチの底部から前記第１拡散領域
内に高濃度第２拡散領域用の第２導電形不純物をドーピ
ングする過程と、前記トレンチの側壁部から前記第１拡
散領域内に第３拡散領域用の第１導電形不純物をドーピ
ングする過程と、これらドーピングした第２及び第３拡
散領域用の不純物に対する熱拡散を同時に実施して第２
及び第３拡散領域を形成する過程と、形成された第２及
び第３拡散領域に接触する電極層を形成する過程と、前
記第１拡散領域から所定間隔離れた部位に前記エピタキ
シャル層を露出させるコンタクトホールを形成する過程
と、このコンタクトホールを介し第２導電形不純物を前
記エピタキシャル層にドーピングして第４拡散領域を形
成する過程と、この第４拡散領域に接触する電極層を形
成する過程と、を実施することを特徴とする。
形パワートランジスタの製造方法において、基板上に絶
縁層を形成する過程と、この絶縁層上に第１導電形半導
体エピタキシャル層を形成する過程と、このエピタキシ
ャル層上に第１絶縁膜を形成する過程と、この第１絶縁
膜上にゲート電極層を形成する過程と、このゲート電極
層上に第２絶縁膜を形成する過程と、これら第１、第２
絶縁層及びゲート電極層の所定部位を前記エピタキシャ
ル層表面が露出するまで蝕刻する過程と、この蝕刻で露
出した前記第１、第２絶縁層及びゲート電極層の側壁面
に第３絶縁膜を形成する過程と、この第３絶縁膜をマス
クとして前記エピタキシャル層にトレンチを形成する過
程と、このトレンチを介し第２導電形不純物を拡散させ
て低濃度の第１拡散領域を前記エピタキシャル層に形成
する過程と、前記トレンチの底部から前記第１拡散領域
内に高濃度第２拡散領域用の第２導電形不純物をドーピ
ングする過程と、前記トレンチの側壁部から前記第１拡
散領域内に第３拡散領域用の第１導電形不純物をドーピ
ングする過程と、これらドーピングした第２及び第３拡
散領域用の不純物に対する熱拡散を同時に実施して第２
及び第３拡散領域を形成する過程と、形成された第２及
び第３拡散領域に接触する電極層を形成する過程と、前
記第１拡散領域から所定間隔離れた部位に前記エピタキ
シャル層を露出させるコンタクトホールを形成する過程
と、このコンタクトホールを介し第２導電形不純物を前
記エピタキシャル層にドーピングして第４拡散領域を形
成する過程と、この第４拡散領域に接触する電極層を形
成する過程と、を実施することを特徴とする。
【００１８】これにより得られるＭＯＳゲート形パワー
トランジスタは、下部にアノード電極を有する半導体基
板と、この半導体基板上に形成された第１導電形半導体
エピタキシャル層と、このエピタキシャル層上に第１絶
縁膜を介し形成されたゲート電極層と、このゲート電極
層上に形成された第２絶縁膜と、これら第１絶縁膜、ゲ
ート電極層、及び第２絶縁膜の側壁面に形成された第３
絶縁膜と、この第３絶縁膜間の前記エピタキシャル層に
形成されたトレンチと、このトレンチの周囲を覆う低濃
度の第２導電形第１拡散領域と、この第１拡散領域内に
形成され、前記トレンチの底部周囲を覆う高濃度の第２
導電形第２拡散領域と、前記第１拡散領域内に形成さ
れ、前記トレンチの側壁部周囲を覆い且つ下部全域が前
記第２拡散領域に接触する第１導電形第３拡散領域と、
前記トレンチを介して前記第２拡散領域及び第３拡散領
域に接触するカソード電極と、を備えてなることを特徴
とする。
トランジスタは、下部にアノード電極を有する半導体基
板と、この半導体基板上に形成された第１導電形半導体
エピタキシャル層と、このエピタキシャル層上に第１絶
縁膜を介し形成されたゲート電極層と、このゲート電極
層上に形成された第２絶縁膜と、これら第１絶縁膜、ゲ
ート電極層、及び第２絶縁膜の側壁面に形成された第３
絶縁膜と、この第３絶縁膜間の前記エピタキシャル層に
形成されたトレンチと、このトレンチの周囲を覆う低濃
度の第２導電形第１拡散領域と、この第１拡散領域内に
形成され、前記トレンチの底部周囲を覆う高濃度の第２
導電形第２拡散領域と、前記第１拡散領域内に形成さ
れ、前記トレンチの側壁部周囲を覆い且つ下部全域が前
記第２拡散領域に接触する第１導電形第３拡散領域と、
前記トレンチを介して前記第２拡散領域及び第３拡散領
域に接触するカソード電極と、を備えてなることを特徴
とする。
【００１９】或いは、絶縁層上に形成された第１導電形
半導体エピタキシャル層と、このエピタキシャル層上に
第１絶縁膜を介し形成されたゲート電極層と、このゲー
ト電極層上に形成された第２絶縁膜と、これら第１絶縁
膜、ゲート電極層、及び第２絶縁膜の側壁面に形成され
た第３絶縁膜と、この第３絶縁膜間の前記エピタキシャ
ル層に形成されたトレンチと、このトレンチの周囲を覆
う低濃度の第２導電形第１拡散領域と、この第１拡散領
域内に形成され、前記トレンチの底部周囲を覆う高濃度
の第２導電形第２拡散領域と、前記第１拡散領域内に形
成され、前記トレンチの側壁部周囲を覆い且つ下部全域
が前記第２拡散領域に接触する第１導電形第３拡散領域
と、前記トレンチを介して前記第２拡散領域及び第３拡
散領域に接触するカソード電極と、前記第１拡散領域か
ら所定間隔離して前記エピタキシャル層内に形成された
第２導電形第４拡散領域と、この第４拡散領域に接触す
るアノード電極と、を備えてなることを特徴とする。
半導体エピタキシャル層と、このエピタキシャル層上に
第１絶縁膜を介し形成されたゲート電極層と、このゲー
ト電極層上に形成された第２絶縁膜と、これら第１絶縁
膜、ゲート電極層、及び第２絶縁膜の側壁面に形成され
た第３絶縁膜と、この第３絶縁膜間の前記エピタキシャ
ル層に形成されたトレンチと、このトレンチの周囲を覆
う低濃度の第２導電形第１拡散領域と、この第１拡散領
域内に形成され、前記トレンチの底部周囲を覆う高濃度
の第２導電形第２拡散領域と、前記第１拡散領域内に形
成され、前記トレンチの側壁部周囲を覆い且つ下部全域
が前記第２拡散領域に接触する第１導電形第３拡散領域
と、前記トレンチを介して前記第２拡散領域及び第３拡
散領域に接触するカソード電極と、前記第１拡散領域か
ら所定間隔離して前記エピタキシャル層内に形成された
第２導電形第４拡散領域と、この第４拡散領域に接触す
るアノード電極と、を備えてなることを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明によるＭＯＳゲート
形パワートランジスタの実施形態につき説明する。
形パワートランジスタの実施形態につき説明する。
【００２１】図３に、本例のＩＧＢＴの断面図を示す。
そして、その製造工程について図４（ａ）〜（ｇ）及び
図５（ｈ）〜（ｏ）に示している。以下、工程順を追っ
て説明する。
そして、その製造工程について図４（ａ）〜（ｇ）及び
図５（ｈ）〜（ｏ）に示している。以下、工程順を追っ
て説明する。
【００２２】（ａ）Ｐ+ 形半導体基板１（第２導電形）
を用意する（この基板がＮ形であればパワーＭＯＳＦＥ
Ｔとなる）。
を用意する（この基板がＮ形であればパワーＭＯＳＦＥ
Ｔとなる）。
【００２３】（ｂ）Ｐ+ 形半導体基板１上にＮ- エピタ
キシャル層３（第１導電形）を形成する。このときにバ
ッファ層２ａを形成してもよい。
キシャル層３（第１導電形）を形成する。このときにバ
ッファ層２ａを形成してもよい。
【００２４】（ｃ）Ｎ- エピタキシャル層３の主表面上
にゲート絶縁膜１１を１０００Åの厚さで熱成長させ
る。
にゲート絶縁膜１１を１０００Åの厚さで熱成長させ
る。
【００２５】（ｄ）ゲート絶縁膜１１の一部表面にゲー
ト電極用ポリシリコン層１３を形成する。
ト電極用ポリシリコン層１３を形成する。
【００２６】（ｅ）ポリシリコン層１３に対しゲート抵
抗を低めるためのＰＯＣｌ3 のドーピングを行った後、
シリコン窒化膜（Ｓｉ3 Ｎ4 ）ＳＮを形成する。
抗を低めるためのＰＯＣｌ3 のドーピングを行った後、
シリコン窒化膜（Ｓｉ3 Ｎ4 ）ＳＮを形成する。
【００２７】（ｆ）写真蝕刻工程でゲートパターンを形
成した後、反応性イオンエッチにより絶縁膜１１、ポリ
シリコン層１３、シリコン窒化膜ＳＮの異方性蝕刻を行
う。
成した後、反応性イオンエッチにより絶縁膜１１、ポリ
シリコン層１３、シリコン窒化膜ＳＮの異方性蝕刻を行
う。
【００２８】（ｇ）基板全表面上にシリコン窒化膜ＳＮ
２を形成する。
２を形成する。
【００２９】（ｈ）シリコン窒化膜ＳＮ２に対する異方
性蝕刻により、絶縁膜１１、ポリシリコン層１３、及び
シリコン窒化膜ＳＮの側壁面に窒化膜スペーサ１３ａを
形成する。
性蝕刻により、絶縁膜１１、ポリシリコン層１３、及び
シリコン窒化膜ＳＮの側壁面に窒化膜スペーサ１３ａを
形成する。
【００３０】（ｉ）窒化膜スペーサ１３ａをマスクとし
てＮ- エピタキシャル層３を異方性性蝕刻し、トレンチ
１８を形成する。
てＮ- エピタキシャル層３を異方性性蝕刻し、トレンチ
１８を形成する。
【００３１】（ｊ）Ｐ形ドーパントとしてほう素(Boro
n) を用い、９００℃で７０分間のプレデポジション(pr
edeposition) をトレンチ１８内部に行い、そして、１
１５０℃、５００分間でＮ- エピタキシャル層３に対す
る熱拡散(drive-in)を行って低濃度のＰ- ボディ領域３
５を形成する。
n) を用い、９００℃で７０分間のプレデポジション(pr
edeposition) をトレンチ１８内部に行い、そして、１
１５０℃、５００分間でＮ- エピタキシャル層３に対す
る熱拡散(drive-in)を行って低濃度のＰ- ボディ領域３
５を形成する。
【００３２】（ｋ）マスクなしで高濃度のＰ++拡散領域
３６を形成するために、低エネルギー（２０ｋｅＶ内
外）及びドーズ量１×１０15〜１×１０16ｃｍ-2のほう
素イオン注入を行う。このとき、イオン注入の垂直的な
特性の故に、トレンチ１８の底からのみほう素が注入さ
れる。この後、１１００℃で５０分間アニールを行う。
３６を形成するために、低エネルギー（２０ｋｅＶ内
外）及びドーズ量１×１０15〜１×１０16ｃｍ-2のほう
素イオン注入を行う。このとき、イオン注入の垂直的な
特性の故に、トレンチ１８の底からのみほう素が注入さ
れる。この後、１１００℃で５０分間アニールを行う。
【００３３】（ｌ）トレンチ１８側壁からＮ- エピタキ
シャル層３へ熱拡散させて低濃度のＮ形ソース領域１９
を形成するために、Ｎ形ドーパントとして燐(Phosphoru
s)を用い、９００℃、２０分間でプレデポジションをト
レンチ１８内部に行う。
シャル層３へ熱拡散させて低濃度のＮ形ソース領域１９
を形成するために、Ｎ形ドーパントとして燐(Phosphoru
s)を用い、９００℃、２０分間でプレデポジションをト
レンチ１８内部に行う。
【００３４】（ｍ）Ｐ++拡散領域３６及びＮ形ソース領
域１９に対し、同時に１１５０℃で９０〜１５０分間の
熱拡散を実施する。このとき、トレンチ１８の底部には
高濃度でほう素が入れられているので、この部分へはＮ
形ソース領域が拡散せず、ほう素濃度の低いトレンチ１
８の側壁部の方でのみＮ形ソース領域１９が拡散形成さ
れる。また、Ｐ++拡散領域３６及びＮ形ソース領域１９
を同時に熱拡散させるため、Ｎ形ソース領域１９の下部
をＰ++拡散領域３６がつつむようにして拡散が進む。従
って、これにより得られる二重拡散構造は、Ｎ形ソース
領域１９の下部全域に高濃度のＰ++拡散領域３６が接触
しているものとなる。
域１９に対し、同時に１１５０℃で９０〜１５０分間の
熱拡散を実施する。このとき、トレンチ１８の底部には
高濃度でほう素が入れられているので、この部分へはＮ
形ソース領域が拡散せず、ほう素濃度の低いトレンチ１
８の側壁部の方でのみＮ形ソース領域１９が拡散形成さ
れる。また、Ｐ++拡散領域３６及びＮ形ソース領域１９
を同時に熱拡散させるため、Ｎ形ソース領域１９の下部
をＰ++拡散領域３６がつつむようにして拡散が進む。従
って、これにより得られる二重拡散構造は、Ｎ形ソース
領域１９の下部全域に高濃度のＰ++拡散領域３６が接触
しているものとなる。
【００３５】（ｎ）拡散工程終了後、Ｐ++拡散領域３６
及びＮ形ソース領域１９に接触するようにしてアルミニ
ウム層１５を形成し、そして、レジスト塗布後に写真蝕
刻して金属マスクを形成し、アルミニウム層１５をエッ
チンすることでカソード電極１５を形成する。
及びＮ形ソース領域１９に接触するようにしてアルミニ
ウム層１５を形成し、そして、レジスト塗布後に写真蝕
刻して金属マスクを形成し、アルミニウム層１５をエッ
チンすることでカソード電極１５を形成する。
【００３６】（ｏ）半導体基板１の下部面にアルミニウ
ム層１７を形成してアノード電極とする。
ム層１７を形成してアノード電極とする。
【００３７】図６及び図７は、ＬＩＧＢＴ(Lateral Ins
ulated Gate Bipolar Transistor：横形絶縁ゲートバイ
ポーラトランジスタ）の製造工程を示す。上記の例と類
似しているが、アノード電極の位置が水平表面上にある
ことが異なる点である。以下、この場合の工程順を説明
する。
ulated Gate Bipolar Transistor：横形絶縁ゲートバイ
ポーラトランジスタ）の製造工程を示す。上記の例と類
似しているが、アノード電極の位置が水平表面上にある
ことが異なる点である。以下、この場合の工程順を説明
する。
【００３８】（ａ）Ｐ+ 形半導体基板１上にシリコン酸
化膜の絶縁層２５を形成する。
化膜の絶縁層２５を形成する。
【００３９】（ｂ）絶縁層２５上にＮ- エピタキシャル
層３、例えばＮ形シリコンを形成する。
層３、例えばＮ形シリコンを形成する。
【００４０】（ｃ）Ｎ- エピタキシャル層３上にゲート
絶縁膜１１を１０００Åの厚さで熱成長させる。
絶縁膜１１を１０００Åの厚さで熱成長させる。
【００４１】（ｄ）ゲート電極用ポリシリコン層１３を
形成する。
形成する。
【００４２】（ｅ）ゲート抵抗を低めるためのＰＯＣｌ
3 のドーピングを行った後、シリコン窒化膜（Ｓｉ3 Ｎ
4 ）ＳＮを形成する。
3 のドーピングを行った後、シリコン窒化膜（Ｓｉ3 Ｎ
4 ）ＳＮを形成する。
【００４３】（ｆ）フォトリソグラフィによりパターン
形成し、ポリシリコン層１３及びシリコン窒化膜ＳＮを
反応性イオンエッチ（ＲＩＥ）により異方性蝕刻する。
形成し、ポリシリコン層１３及びシリコン窒化膜ＳＮを
反応性イオンエッチ（ＲＩＥ）により異方性蝕刻する。
【００４４】（ｇ）シリコン窒化膜ＳＮ２を形成する。
【００４５】（ｈ）異方性蝕刻を行って窒化膜スペーサ
１３ａを形成する。
１３ａを形成する。
【００４６】（ｉ）窒化膜スペーサ１３ａをマスクにし
て異方性蝕刻を行い、トレンチ１８を形成する。
て異方性蝕刻を行い、トレンチ１８を形成する。
【００４７】（ｊ）Ｐ形ドーパントとしてほう素を用
い、９００℃で７０分間のプレデポジションをトレンチ
１８内部に行い、そして、１１５０℃、５００分間でＮ
- エピタキシャル層３への熱拡散を行って低濃度のＰ-
ボディ領域３５を形成する。
い、９００℃で７０分間のプレデポジションをトレンチ
１８内部に行い、そして、１１５０℃、５００分間でＮ
- エピタキシャル層３への熱拡散を行って低濃度のＰ-
ボディ領域３５を形成する。
【００４８】（ｋ）マスクなしで高濃度のＰ++拡散領域
３６を形成するために、低エネルギー（２０ｋｅＶ内
外）及びドーズ量１×１０15〜１×１０16ｃｍ-2のほう
素イオン注入を行う。このとき、イオン注入の垂直的な
特性の故に、トレンチ１８の底からのみほう素が注入さ
れる。そして１１００℃で５０分間のアニールを行う。
３６を形成するために、低エネルギー（２０ｋｅＶ内
外）及びドーズ量１×１０15〜１×１０16ｃｍ-2のほう
素イオン注入を行う。このとき、イオン注入の垂直的な
特性の故に、トレンチ１８の底からのみほう素が注入さ
れる。そして１１００℃で５０分間のアニールを行う。
【００４９】（ｌ）トレンチ１８の側壁部に低濃度のＮ
形ソース領域１９を形成するために、Ｎ形ドーパントと
して燐を用い、９００℃、２０分間でプレデポジション
をトレンチ１８内部に行う。
形ソース領域１９を形成するために、Ｎ形ドーパントと
して燐を用い、９００℃、２０分間でプレデポジション
をトレンチ１８内部に行う。
【００５０】（ｍ）Ｐ++拡散領域３６及びＮ形ソース領
域１９を拡散形成するための１１５０℃で９０〜１５０
分間の熱拡散を、一度に実施する。このとき、トレンチ
１８の底部には高濃度でほう素が入れられているので、
この部分へはＮ形ソース領域が拡散せず、ほう素濃度の
低いトレンチ１８の側壁部の方でのみＮ形ソース領域１
９が拡散形成される。また、Ｐ++拡散領域３６及びＮ形
ソース領域１９を同時に熱拡散させるため、Ｎ形ソース
領域１９の下部をＰ++拡散領域３６がつつむようにして
拡散が進む。従って、これにより得られる二重拡散構造
は、Ｎ形ソース領域１９の下部全域に高濃度のＰ++拡散
領域３６が接触しているものとなる。
域１９を拡散形成するための１１５０℃で９０〜１５０
分間の熱拡散を、一度に実施する。このとき、トレンチ
１８の底部には高濃度でほう素が入れられているので、
この部分へはＮ形ソース領域が拡散せず、ほう素濃度の
低いトレンチ１８の側壁部の方でのみＮ形ソース領域１
９が拡散形成される。また、Ｐ++拡散領域３６及びＮ形
ソース領域１９を同時に熱拡散させるため、Ｎ形ソース
領域１９の下部をＰ++拡散領域３６がつつむようにして
拡散が進む。従って、これにより得られる二重拡散構造
は、Ｎ形ソース領域１９の下部全域に高濃度のＰ++拡散
領域３６が接触しているものとなる。
【００５１】（ｎ）拡散工程終了後、Ｐ++拡散領域３６
及びＮ形ソース領域１９に接触するようにしてアルミニ
ウム層１５を形成し、そして、レジスト塗布後に写真蝕
刻して金属マスクを形成し、アルミニウム層１５をエッ
チンすることでカソード電極１５（エミッタ電極）を形
成する。
及びＮ形ソース領域１９に接触するようにしてアルミニ
ウム層１５を形成し、そして、レジスト塗布後に写真蝕
刻して金属マスクを形成し、アルミニウム層１５をエッ
チンすることでカソード電極１５（エミッタ電極）を形
成する。
【００５２】（ｏ）Ｐ- ボディ領域３５から所定間隔離
れた上部表面に、Ｎ- エピタキシャル層３を露出させる
コンタクトホール２４を形成し、このコンタクトホール
２４からドーピングを行ってＰ形拡散領域２２を形成す
る。そして、Ｐ形拡散領域２２に接触するアルミニウム
層１７を形成してアノード電極１７（コレクタ電極）を
形成する。
れた上部表面に、Ｎ- エピタキシャル層３を露出させる
コンタクトホール２４を形成し、このコンタクトホール
２４からドーピングを行ってＰ形拡散領域２２を形成す
る。そして、Ｐ形拡散領域２２に接触するアルミニウム
層１７を形成してアノード電極１７（コレクタ電極）を
形成する。
【００５３】図８〜図１０は、この例のＩＧＢＴの電気
的特性をシミュレーションした結果を示すグラフであ
る。
的特性をシミュレーションした結果を示すグラフであ
る。
【００５４】図８に示すのは、Ｐ- ボディ領域の中央に
高濃度のＰ+ 拡散領域を有する従来構造のＩＧＢＴ（図
２）と比較した電流Ｉ−電圧Ｖ曲線である。同グラフに
示す本発明の場合、Ｐ++拡散領域３６のためのイオン注
入のドーズ条件は、５×１０ 15ｃｍ-2で実施している。
グラフからわかるように、従来のＩＧＢＴが約２０００
Ａ／ｃｍ2 の電流密度でラッチアップが発生するのに対
し、本発明によるＩＧＢＴは約９０００Ａ／ｃｍ2 でラ
ッチアップが発生しており、４倍以上のラッチアップ電
流密度の向上を示している。
高濃度のＰ+ 拡散領域を有する従来構造のＩＧＢＴ（図
２）と比較した電流Ｉ−電圧Ｖ曲線である。同グラフに
示す本発明の場合、Ｐ++拡散領域３６のためのイオン注
入のドーズ条件は、５×１０ 15ｃｍ-2で実施している。
グラフからわかるように、従来のＩＧＢＴが約２０００
Ａ／ｃｍ2 の電流密度でラッチアップが発生するのに対
し、本発明によるＩＧＢＴは約９０００Ａ／ｃｍ2 でラ
ッチアップが発生しており、４倍以上のラッチアップ電
流密度の向上を示している。
【００５５】図９に示すのは、本発明によるＩＧＢＴの
Ｎ+ ソース領域１９における表面燐濃度(surface peak
concentration)に従う電流密度の特性である。本発明に
よれば、燐濃度が低くなるほど形成されるＮ+ ソース領
域１９は小さくなってラッチアップを発生させるソース
側面のボディ抵抗が小さくなり、また寄生ＮＰＮトラン
ジスタのエミッタ濃度が低くなってエミッタ効率が低下
する。白丸のグラフに示すように、燐濃度が４×１０19
ｃｍ-2のときにラッチアップ電流密度が６０００Ａ／ｃ
ｍ2 であり、燐濃度の減少に従ってラッチアップ電流密
度はだんだん高くなっていき、燐濃度が５×１０18ｃｍ
-2以下になると、シミユレーション上でラッチアップ現
像が発生しない結果となった。順方向特性に燐濃度が及
ぼす影響は、順方向電圧降下が２ＶのときのＩＧＢＴの
順方向電流密度の変化である。燐濃度が低くなるにつれ
て横方向のソースサイズが減少し、チャネル長が増して
チャネル領域内のＰ極性の濃度が増加するので、しきい
値電圧が上がる。これにより、燐濃度が低くなるほど順
方向電流密度が減少するようになる。
Ｎ+ ソース領域１９における表面燐濃度(surface peak
concentration)に従う電流密度の特性である。本発明に
よれば、燐濃度が低くなるほど形成されるＮ+ ソース領
域１９は小さくなってラッチアップを発生させるソース
側面のボディ抵抗が小さくなり、また寄生ＮＰＮトラン
ジスタのエミッタ濃度が低くなってエミッタ効率が低下
する。白丸のグラフに示すように、燐濃度が４×１０19
ｃｍ-2のときにラッチアップ電流密度が６０００Ａ／ｃ
ｍ2 であり、燐濃度の減少に従ってラッチアップ電流密
度はだんだん高くなっていき、燐濃度が５×１０18ｃｍ
-2以下になると、シミユレーション上でラッチアップ現
像が発生しない結果となった。順方向特性に燐濃度が及
ぼす影響は、順方向電圧降下が２ＶのときのＩＧＢＴの
順方向電流密度の変化である。燐濃度が低くなるにつれ
て横方向のソースサイズが減少し、チャネル長が増して
チャネル領域内のＰ極性の濃度が増加するので、しきい
値電圧が上がる。これにより、燐濃度が低くなるほど順
方向電流密度が減少するようになる。
【００５６】図１０に示すのは、本発明によるＩＧＢＴ
において、ソース領域形成のためのプレデポジション後
に遂行される熱拡散時間に従う特性変化である。このと
きの温度は１１５０℃、Ｐ++イオン注入量は５×１０18
ｃｍ-2、ソース濃度は２×１０19ｃｍ-3である。熱拡散
時間が９０分から１５０分へ増加するに従ってしきい値
電圧は４．４Ｖから４．１Ｖに減少し、ラッチアップ電
流密度は９０００Ａ／ｃｍ2 から９８００Ａ／ｃｍ2 の
範囲で変化する。拡散時間によるＩＧＢＴの特性変化が
小さい理由は、ソース領域下の抵抗を決定するトレンチ
から注入された高濃度のほう素原子とソース領域の燐原
子とが同時に拡散され、Ｐ++拡散領域がソース領域下を
完全に覆っているから、ソース長の増加によるボディ抵
抗の増加が発生しないことにある。
において、ソース領域形成のためのプレデポジション後
に遂行される熱拡散時間に従う特性変化である。このと
きの温度は１１５０℃、Ｐ++イオン注入量は５×１０18
ｃｍ-2、ソース濃度は２×１０19ｃｍ-3である。熱拡散
時間が９０分から１５０分へ増加するに従ってしきい値
電圧は４．４Ｖから４．１Ｖに減少し、ラッチアップ電
流密度は９０００Ａ／ｃｍ2 から９８００Ａ／ｃｍ2 の
範囲で変化する。拡散時間によるＩＧＢＴの特性変化が
小さい理由は、ソース領域下の抵抗を決定するトレンチ
から注入された高濃度のほう素原子とソース領域の燐原
子とが同時に拡散され、Ｐ++拡散領域がソース領域下を
完全に覆っているから、ソース長の増加によるボディ抵
抗の増加が発生しないことにある。
【００５７】本発明によるＩＧＢＴ構造は、Ｐ- ボディ
領域の中央にトレンチを形成し、不純物の濃度差を利用
してＮ+ ソース領域をトレンチ側壁部に拡散させること
により、小さいソース領域を有するようにしてある。そ
して、ソース及びボディーとの接触をとるコンタクトホ
ールを別途開けなくともよいこともありボディ領域の大
きさを小さく形成することが可能なので、電流密度を向
上させる。また、ソース領域の濃度をＰ+ 領域の濃度よ
り低く形成することにより、寄生ＮＰＮトランジスタの
エミッタ効率を小さくすることができる。このＩＧＢＴ
構造によれば、１００００Ａ／ｃｍ2 以上のラッチアッ
プ電流密度も可能で、工程条件の変化にあまり影響を受
けない。
領域の中央にトレンチを形成し、不純物の濃度差を利用
してＮ+ ソース領域をトレンチ側壁部に拡散させること
により、小さいソース領域を有するようにしてある。そ
して、ソース及びボディーとの接触をとるコンタクトホ
ールを別途開けなくともよいこともありボディ領域の大
きさを小さく形成することが可能なので、電流密度を向
上させる。また、ソース領域の濃度をＰ+ 領域の濃度よ
り低く形成することにより、寄生ＮＰＮトランジスタの
エミッタ効率を小さくすることができる。このＩＧＢＴ
構造によれば、１００００Ａ／ｃｍ2 以上のラッチアッ
プ電流密度も可能で、工程条件の変化にあまり影響を受
けない。
【００５８】本発明による構造及び製造方法は、高いラ
ッチアップ電流密度とオン状態での低電圧降下の好特性
を有する量産可能なＩＧＢＴ構造を提供し、パワーＭＯ
ＳＦＥＴにも応用できる。即ち、上記実施形態ではＩＧ
ＢＴ及びＬＩＧＢＴを利用して説明したが、これに限定
されず、パワーＭＯＳＦＥＴ、ＤＭＯＳ、ＬＤＯＭＯＳ
等のパワートランジスタにも応用され得ることは容易に
理解でき、必要に応じ幅広く利用可能である。
ッチアップ電流密度とオン状態での低電圧降下の好特性
を有する量産可能なＩＧＢＴ構造を提供し、パワーＭＯ
ＳＦＥＴにも応用できる。即ち、上記実施形態ではＩＧ
ＢＴ及びＬＩＧＢＴを利用して説明したが、これに限定
されず、パワーＭＯＳＦＥＴ、ＤＭＯＳ、ＬＤＯＭＯＳ
等のパワートランジスタにも応用され得ることは容易に
理解でき、必要に応じ幅広く利用可能である。
【図１】従来のＩＧＢＴの断面図及びその等価回路図。
【図２】ラッチアップ特性を改善させた従来のトレンチ
構造ＩＧＢＴの断面図。
構造ＩＧＢＴの断面図。
【図３】本発明に係るトレンチ構造ＩＧＢＴの断面図。
【図４】本発明に係るトレンチ構造ＩＧＢＴの製造工程
図。
図。
【図５】図４に続く製造工程図。
【図６】本発明に係るトレンチ構造ＬＩＧＢＴの製造工
程図。
程図。
【図７】図６に続く製造工程図。
【図８】本発明のＩＧＢＴと従来のＩＧＢＴとを比較し
て示す電流Ｉ−電圧Ｖ特性曲線のグラフ。
て示す電流Ｉ−電圧Ｖ特性曲線のグラフ。
【図９】本発明によるＩＧＢＴのＮ+ ソース領域の表面
燐濃度に従うラッチアップ電流密度Ｉ及び順方向電圧降
下が２Ｖであるときの電流密度Ｉを示すグラフ。
燐濃度に従うラッチアップ電流密度Ｉ及び順方向電圧降
下が２Ｖであるときの電流密度Ｉを示すグラフ。
【図１０】本発明によるＩＧＢＴのＮ+ ソース領域及び
Ｐ++ボディ領域の拡散時間ｔに従うしきい値電圧Ｖとラ
ッチアップ電流密度Ｉとの変化を示すグラフ。
Ｐ++ボディ領域の拡散時間ｔに従うしきい値電圧Ｖとラ
ッチアップ電流密度Ｉとの変化を示すグラフ。
１ 半導体基板 ２ａ バッファ層 ３ エピタキシャル層 １１ ゲート絶縁膜（第１絶縁膜） １３ ゲート １３ａ スペーサ（第３絶縁膜） １５ カソード電極（エミッタ電極） １７ アノード電極（コレクタ電極） １８ トレンチ １９ ソース領域 ３５ 低濃度ボディ領域（第１拡散領域） ３６ 高濃度拡散領域（第２拡散領域） ＳＮ シリコン窒化膜（第２絶縁膜）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−281556（ＪＰ，Ａ) 特開 昭60−202967（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (9)
- 【請求項１】 下部にアノード電極を有する半導体基板
と、この半導体基板上に形成された第１導電形半導体エ
ピタキシャル層と、このエピタキシャル層上に第１絶縁
膜を介し形成されたゲート電極層と、このゲート電極層
上に形成された第２絶縁膜と、これら第１絶縁膜、ゲー
ト電極層、及び第２絶縁膜の側壁面に形成された第３絶
縁膜と、この第３絶縁膜間の前記エピタキシャル層に形
成されたトレンチと、このトレンチの周囲を覆う低濃度
の第２導電形第１拡散領域と、この第１拡散領域内に形
成され、前記トレンチの底部周囲を覆う高濃度の第２導
電形第２拡散領域と、前記第１拡散領域内に形成され、
前記トレンチの側壁部周囲を覆い且つ下部全域が前記第
２拡散領域に接触する第１導電形第３拡散領域と、前記
トレンチを介して前記第２拡散領域及び第３拡散領域に
接触するカソード電極と、を備えてなることを特徴とす
るＭＯＳゲート形パワートランジスタ。 - 【請求項２】 第１導電形がＮ形、第２導電形がＰ形、
第１絶縁膜がシリコン酸化膜、第２及び第３絶縁膜がシ
リコン窒化膜、ゲート電極層がポリシリコン層である請
求項１記載のＭＯＳゲート形パワートランジスタ。 - 【請求項３】 絶縁層上に形成された第１導電形半導体
エピタキシャル層と、このエピタキシャル層上に第１絶
縁膜を介し形成されたゲート電極層と、このゲート電極
層上に形成された第２絶縁膜と、これら第１絶縁膜、ゲ
ート電極層、及び第２絶縁膜の側壁面に形成された第３
絶縁膜と、この第３絶縁膜間の前記エピタキシャル層に
形成されたトレンチと、このトレンチの周囲を覆う低濃
度の第２導電形第１拡散領域と、この第１拡散領域内に
形成され、前記トレンチの底部周囲を覆う高濃度の第２
導電形第２拡散領域と、前記第１拡散領域内に形成さ
れ、前記トレンチの側壁部周囲を覆い且つ下部全域が前
記第２拡散領域に接触する第１導電形第３拡散領域と、
前記トレンチを介して前記第２拡散領域及び第３拡散領
域に接触するカソード電極と、前記第１拡散領域から所
定間隔離して前記エピタキシャル層内に形成された第２
導電形第４拡散領域と、この第４拡散領域に接触するア
ノード電極と、を備えてなることを特徴とするＭＯＳゲ
ート形パワートランジスタ。 - 【請求項４】 第１導電形がＮ形、第２導電形がＰ形、
第１絶縁膜がシリコン酸化膜、第２及び第３絶縁膜がシ
リコン窒化膜、ゲート電極層がポリシリコン層である請
求項３記載のＭＯＳゲート形パワートランジスタ。 - 【請求項５】 トレンチ構造をもつＭＯＳゲート形パワ
ートランジスタの製造方法において、 半導体基板上に第１導電形半導体エピタキシャル層を形
成する過程と、このエピタキシャル層上に第１絶縁膜を
形成する過程と、この第１絶縁膜上にゲート電極層を形
成する過程と、このゲート電極層上に第２絶縁膜を形成
する過程と、これら第１、第２絶縁層及びゲート電極層
の所定部位を前記エピタキシャル層表面が露出するまで
蝕刻する過程と、この蝕刻で露出した前記第１、第２絶
縁層及びゲート電極層の側壁面に第３絶縁膜を形成する
過程と、この第３絶縁膜をマスクとして前記エピタキシ
ャル層にトレンチを形成する過程と、このトレンチを介
し第２導電形不純物を拡散させて低濃度の第１拡散領域
を前記エピタキシャル層に形成する過程と、前記トレン
チの底部から前記第１拡散領域内に高濃度第２拡散領域
用の第２導電形不純物をドーピングする過程と、前記ト
レンチの側壁部から前記第１拡散領域内に第３拡散領域
用の第１導電形不純物をドーピングする過程と、これら
ドーピングした第２及び第３拡散領域用の不純物に対す
る熱拡散を同時に実施して第２及び第３拡散領域を形成
する過程と、形成された第２及び第３拡散領域に接触す
る電極層及び前記半導体基板に接触する電極層を形成す
る過程と、を実施することを特徴とする製造方法。 - 【請求項６】 第１導電形がＮ形、第２導電形がＰ形、
第１絶縁膜がシリコン酸化膜、第２及び第３絶縁膜がシ
リコン窒化膜、ゲート電極層がポリシリコン層である請
求項５記載の製造方法。 - 【請求項７】 トレンチ構造をもつＭＯＳゲート形パワ
ートランジスタの製造方法において、 基板上に絶縁層を形成する過程と、この絶縁層上に第１
導電形半導体エピタキシャル層を形成する過程と、この
エピタキシャル層上に第１絶縁膜を形成する過程と、こ
の第１絶縁膜上にゲート電極層を形成する過程と、この
ゲート電極層上に第２絶縁膜を形成する過程と、これら
第１、第２絶縁層及びゲート電極層の所定部位を前記エ
ピタキシャル層表面が露出するまで蝕刻する過程と、こ
の蝕刻で露出した前記第１、第２絶縁層及びゲート電極
層の側壁面に第３絶縁膜を形成する過程と、この第３絶
縁膜をマスクとして前記エピタキシャル層にトレンチを
形成する過程と、このトレンチを介し第２導電形不純物
を拡散させて低濃度の第１拡散領域を前記エピタキシャ
ル層に形成する過程と、前記トレンチの底部から前記第
１拡散領域内に高濃度第２拡散領域用の第２導電形不純
物をドーピングする過程と、前記トレンチの側壁部から
前記第１拡散領域内に第３拡散領域用の第１導電形不純
物をドーピングする過程と、これらドーピングした第２
及び第３拡散領域用の不純物に対する熱拡散を同時に実
施して第２及び第３拡散領域を形成する過程と、形成さ
れた第２及び第３拡散領域に接触する電極層を形成する
過程と、前記第１拡散領域から所定間隔離れた部位に前
記エピタキシャル層を露出させるコンタクトホールを形
成する過程と、このコンタクトホールを介し第２導電形
不純物を前記エピタキシャル層にドーピングして第４拡
散領域を形成する過程と、この第４拡散領域に接触する
電極層を形成する過程と、を実施することを特徴とする
製造方法。 - 【請求項８】 第１導電形がＮ形、第２導電形がＰ形、
絶縁層及び第１絶縁膜がシリコン酸化膜、第２及び第３
絶縁膜がシリコン窒化膜、ゲート電極層がポリシリコン
である請求項７記載の製造方法。 - 【請求項９】 トレンチを利用して二重拡散領域を形成
するトレンチ構造のＭＯＳゲート形パワートランジスタ
の製造方法において、 ゲート電極形成後にトレンチを形成し、該トレンチを介
してボディ領域を拡散形成した後に前記トレンチ底部か
ら高濃度拡散領域用の不純物を前記ボディ領域内にドー
ピングし、次いで前記トレンチ側壁部からソース領域用
の不純物を前記ボディ領域内にドーピングし、そして前
記各ドーピングした不純物を同時に拡散させて高濃度拡
散領域及びソース領域を一括形成するようにしたことを
特徴とする製造方法。
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