ITMI20072341A1 - Contatti profondi di dispositivi elettronici integrati basati su regioni inpiantate attraverso solchi - Google Patents

Contatti profondi di dispositivi elettronici integrati basati su regioni inpiantate attraverso solchi Download PDF

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ITMI20072341A1
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forming
doping impurities
chip
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Giuseppe Croce
Pietro Montanini
Marta Mottura
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St Microelectronics Srl
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Description

DESCRIZIONE
La presente invenzione riguarda il settore dell’elettronica. In particolare, la presente invenzione riguarda elementi di contatto di dispositivi elettronici integrati; più in particolare, questi elementi sono usati per contattare strati coperti dei dispositivi elettronici (quali substrati o strati sepolti).
I dispositivi elettronici sono generalmente integrati in una piastrina (chip) composita di materiale semiconduttore; il chip include un substrato che definisce un sostegno meccanico per uno strato attivo (tipicamente consistente in uno o più strati epitassiali), il quale strato attivo alloggia diversi componenti elettronici del dispositivo (quali transistori MOSFET); a volte, uno o più strati sepolti (altamente drogati) sono anche racchiusi tra il substrato e lo strato attivo, o aH'intemo dello strato attivo (tra una coppia di strati epitassiali adiacenti).
Solitamente, si desidera contattare il substrato o gli strati sepolti (qui di seguito genericamente indicati come strati coperti) con un percorso a resistenza molto bassa, al fine di raccogliere correnti indesiderate o funzionali che sono iniettate in essi dai componenti elettronici del dispositivo durante il suo funzionamento. Infatti, le correnti indesiderate possono impattare negativamente il dispositivo fino a distruggerlo se non sono adeguatamente scaricate; d'altra parte, le correnti funzionali genererebbero elevate cadute di tensione e dissipazione di potenza se raccolte attraverso un percorso a resistenza troppo elevata.
A tale scopo, possono essere usati elementi di contatto profondi frontali (o semplicemente contatti profondi), anche indicati come sinker. Ogni contatto profondo consiste in ima regione a bassa di resistenza (dello stesso tipo di conducibilità dello strato coperto), la quale si estende nello strato attivo da ima superficie frontale del circuito integrato fino allo strato coperto. Per esempio, questi contatti profondi sono richiesti quando non è possibile raccogliere le correnti che sono iniettate verso il substrato direttamente attraverso un contatto posteriore - come quando il dispositivo ha un contatto posteriore scarso o è assemblato con una tecnica a chip rovesciato (flip-chip).
In alternativa, gli stessi contatti profondi possono essere sfruttati per isolare corrispondenti sacche (well) dello strato attivo. In questo caso, lo strato attivo è del tipo opposto di conducibilità del substrato; ogni contatto profondo consiste in una struttura dello stesso tipo di conducibilità del substrato, la quale circonda la sacca sino al substrato (in modo da definire una regione d'isolamento per la sacca). Di conseguenza, è possibile isolare la sacca dal resto del circuito integrato quando una giunzione PN formata fra la regione d'isolamento e la sacca è polarizzata inversamente.
In particolare, in applicazioni a media o alta tensione (che tipicamente lavorano a 40-150 V ed a 150-1.000 V, rispettivamente), lo strato attivo deve essere relativamente spesso (come 8-12 μm); per esempio, ciò è richiesto per implementare componenti di potenza verticali (quali transistori MOS a struttura con gate e raccolta di corrente completamente verticali o a struttura con raccolta di corrente verticale e gate laterale). Di conseguenza, per raggiungere lo strato coperto i contatti profondi devono estendersi a grande distanza dalla superficie frontale del chip.
I contatti profondi suddetti sono ottenuti diffondendo (ossia, guidando) impurità di drogaggio, o drogante - dello stesso tipo di conducibilità dello strato coperto - all'interno dello strato attivo fino allo strato coperto. In alternativa, è possibile diffondere impurità di drogaggio precedentemente impiantate al'interno dello strato coperto prima della formazione dello strato attivo.
Uno svantaggio della soluzione descritta precedentemente è che i contatti profondi così ottenuti sprecano un’area significativa del dispositivo. Infatti, ogni regione diffusa ha una larghezza (parallela alla superficie frontale del chip), la quale aumenta con la sua profondità, poiché le impurità di drogaggio diffondono approssimativamente uniformemente in ogni direzione.
Inoltre, in applicazioni di potenza di tipo smart lo stesso dispositivo comprende anche altri componenti, quali circuiti logici che controllano i componenti di potenza (per esempio, un microprocessore ed un processore di segnale digitale), un modulo di memoria, circuiti di gestione dell’ alimentazione e circuiti che permettono la comunicazione del dispositivo con l’esterno. Tutti i componenti di questi dispositivi possono essere realizzati per mezzo di cosiddetti processi "freddi", in cui le regioni drogate sfruttate per implementare i componenti elettronici sono formate senza alcuna diffusione delle impurità di drogaggio nello strato attivo; per contro, brevi processi termici (quali i processi di ricottura, o annealing) sono usati esclusivamente per attivare le impurità di drogaggio, le quali sono state precedentemente impiantate. Tuttavia, i processi freddi consentono solo di ottenere regioni con profondità ridotte (al più di 4μm); pertanto, essi sono inadatti a formare i contatti profondi richiesti, i quali dovrebbero raggiungere gli strati coperti molto più lontano dalla superficie frontale del chip (come 8-12 μm).
Diverse tecniche per formare generici percorsi a bassa resistenza sono anche note nell'arte.
Per esempio, il brevetto statunitense 5,188,971 presenta un sinker, il quale è auto-allineato con un solco (trench) di isolamento di un dispositivo bipolare. Il sinker consiste in ima regione pesantemente drogata usata per collegare una regione di collettore del transistore al substrato. Al fine di formare il sinker, impurità di drogaggio sono diffuse attorno ad una regione dove il trench è parzialmente formato; il trench è quindi completato attaccando (etching) sino al substrato ed infine riempito di materiale isolante (quale ossido di silicio).
Il brevetto statunitense 4,939,567 presenta un contatto orizzontale fra una regione diffusa di tipo P e una regione diffusa di tipo N che implementano una regione di source di un transistore P-MOS e una regione di drain di un transistore N-MOS, rispettivamente (per una cella di memoria SRAM). Il contatto orizzontale include un trench disposto fra le due regioni diffuse; il trench è ricoperto con un sottile strato isolante conforme e quindi riempito di materiale conduttivo, il quale accoppia elettricamente le due regioni.
II brevetto statunitense 5,891,776 presenta un metodo per formare un IGBT (transistore bipolare a gate isolata). In particolare, la formazione delle regioni drogate (che sono sfruttate per implementare l’IGBT) è ottenuta depositando o impiantando le impurità di drogaggio attraverso un trench che si estende in una pila di strati di semiconduttore e quindi diffondendo le impurità di drogaggio nella regione di semiconduttore che circonda il trench. Il trench è quindi coperto con uno strato isolante, ed è riempito di materiale conduttivo (quale alluminio).
Più in generale, i trench sono anche usati in diverse applicazioni.
Per esempio, il brevetto statunitense 5,488,236 presenta un transistore bipolare a controllo di gate con un elettrodo di gate che è formato in un trench.
Per concludere, nel statunitense brevetto 6,956,266 i trench, i quali sono ricoperti con uno strato isolante conforme e sono riempiti di polisilicio, sono usati per sopprimere il fenomeno di aggancio (latch-up) in circuiti integrati.
In linea di principio, la presente esposizione è basata sull'idea di usare uno o più trench per impiantare impurità di drogaggio in profondità.
In particolare, diversi aspetti dell’ invenzione forniscono una soluzione come indicato nelle rivendicazioni indipendenti. Forme di realizzazione vantaggiose dell'invenzione sono indicate nelle rivendicazioni dipendenti.
In dettaglio, un aspetto della presente invenzione propone un metodo per realizzare un dispositivo elettronico integrato. Il metodo inizia con il passo di fornire un chip di materiale semiconduttore, il quale comprende imo strato coperto (come un substrato o uno strato sepolto) ed uno strato attivo (come uno o più strati epitassiali) che è impilato sullo strato coperto; lo strato attivo ha una superficie esposta opposta allo strato coperto; un elemento di contatto è quindi formato per contattare elettricamente lo strato coperto dalla superficie esposta (come per raccogliere correnti indesiderate o funzionali, o per isolare una corrispondente sacca dello strato attivo). Il passo di formare l'elemento di contatto comprende formare almeno un trench, il quale si estende dalla superficie esposta nello strato attivo (con ogni trench che ha una superficie laterale ed una superficie di fondo). Impurità di drogaggio sono impiantate nel chip attraverso la superficie laterale di ogni trench (o una sua parte). Ogni trench è quindi riempito di materiale conduttivo. Le impurità di drogaggio impiantate sono ora attivate per ottenere almeno una regione di contatto che si estende dalla superficie esposta fino allo strato coperto.
Una forma di realizzazione preferita del metodo include formare due o più trench, i quali sono circondati da una singola regione di contatto.
In questo caso, una disposizione suggerita dei trench è proposta.
In una forma di realizzazione della presente invenzione, le impurità di drogaggio sono impiantate anche attraverso una superficie di fondo di ogni trench.
In questo caso, è possibile avere ogni trench che è meno profondità di uno spessore dello strato attivo.
Vantaggiosamente, l'impianto delle impurità di drogaggio è ottenuto per mezzo di uno o più fasci che sono inclinati rispetto ad un asse di ogni trench.
Temperature e periodi suggeriti per l'attivazione delle impurità di drogaggio impiantate sono proposti.
Vantaggiosamente, la profondità di ogni trench è superiore alla sua larghezza. Valori preferiti di un rapporto di forma di ogni trench sono inoltre suggeriti. In una forma di realizzazione dell'invenzione, la concentrazione di drogante è inferiore nel materiale conduttivo che nella regione (o regioni) di contatto.
In particolare, il materiale conduttivo è polisilicio che è drogato in situ.
Inoltre, il metodo può includere formare una o più prese di interconnessione che contattano i trench riempiti.
Tipicamente, componenti di potenza sono integrati nello strato attivo.
Vantaggiosamente, l'operazione di attivare le impurità di drogaggio è effettuata allo stesso tempo per i componenti di potenza e per l'elemento di contatto.
In particolare, anche un circuito logico può essere integrato nello strato attivo. In una forma di realizzazione dell'invenzione, l'elemento di contatto consiste in un sinker per raccogliere una corrente indesiderata da un substrato del chip.
In un’ulteriore forma di realizzazione dell'invenzione, l'elemento di contatto consiste in un sinker per raccogliere una corrente funzionale da uno strato sepolto del chip.
In un’altra ulteriore forma di realizzazione dell'invenzione, l'elemento di contatto forma una regione di isolamento con un substrato del chip (per isolare ima corrispondente sacca dello strato attivo).
Un altro aspetto della presente invenzione fornisce un corrispondente dispositivo elettronico integrato ottenuto con il metodo proposto.
L "invenzione stessa, come pure ulteriori caratteristiche ed i relativi vantaggi, sarà meglio compresa con riferimento alla seguente descrizione dettagliata, data puramente a titolo indicativo e non limitativo, da leggersi congiuntamente alle figure allegate. A tale riguardo, è espressamente inteso che le figure non sono necessariamente in scala e che, a meno di indicazione contraria, esse sono intese semplicemente ad illustrare concettualmente le strutture e le procedure descritte. In particolare:
FIG.l mostra una vista in sezione di una struttura schematica di un dispositivo elettronico secondo una forma di realizzazione della presente invenzione;
FIGs.2A-2G sono viste in sezione che illustrano le fasi principali del processo di realizzazione di un dispositivo elettronico integrato, secondo una forma di realizzazione della presente invenzione;
FIG.3 mostra diagrammi esemplificativi relativi a parametri elettrici operativi di un contatto profondo secondo una forma di realizzazione della presente invenzione;
FIGs.4A e 4B mostrano profili di concentrazione di drogante esemplificativi attraverso un contatto profondo secondo una forma di realizzazione della presente invenzione;
FIG.5 mostra una vista in sezione di una struttura schematica di un dispositivo elettronico secondo un’ulteriore forma di realizzazione della presente invenzione; e
FIG.6 mostra una vista in sezione di una struttura schematica di un dispositivo elettronico secondo un’altra ulteriore forma di realizzazione della presente invenzione.
Con riferimento ora alle figure, FIG.l mostra una vista in sezione di un dispositivo elettronico 100. Come usuale, le concentrazioni di impurità di drogaggio di tipo N e di tipo P sono denotate aggiungendo il segno o il segno - alle lettere N e P per indicare, rispettivamente, una concentrazione elevata o bassa di impurità; le lettere N e P senza l'aggiunta di segni o - denotano concentrazioni di valore intermedio.
In particolare, il dispositivo 100 (per esempio, del tipo di potenza smart) è formato in un chip che include un substrato a semiconduttore 105 (per esempio, di tipo P+ di conducibilità). I componenti elettronici del dispositivo 100 - del tipo di potenza o del tipo logico (non mostrati nella figura) - sono integrati in uno strato attivo a semiconduttore 110 (per esempio, di tipo P), il quale è impilato sul substrato 105.
Il dispositivo 100 include un contatto profondo 112 che si estende attraverso lo strato attivo 110 sino al substrato 105; questo contatto profondo 112 è usato per raccogliere correnti indesiderate che sono iniettate dai componenti elettronici verso il substrato 105 (e pure verso lo strato attivo 110).
Secondo ima forma di realizzazione della presente invenzione, come descritto in dettaglio nel seguito, il contatto profondo 112 è formato sfruttando uno o più trench 115 (soltanto uno mostrato nella figura) che si estendono nello strato attivo 1 10 da una superficie esposta (frontale) 120 di esso (opposta al substrato 105).
A tale scopo, impurità di drogaggio sono impiantate (e quindi attivate) nel chip attraverso almeno parte delle superfici laterali del trench 115 (il quale è quindi riempito di materiale conduttivo 130). Di conseguenza, è ottenuta una regione di contatto altamente drogata 125 (per esempio, di tipo P++) che si estende dalla superficie frontale 120 fino il substrato 105.
In tale maniera, le impurità di drogaggio sono disposte in profondità nella regione desiderata dello strato attivo 110, così che nessuna diffusione delle impurità di drogaggio è necessaria.
La soluzione proposta consente di aumentare la profondità del contatto profondo 112 (fino a raggiungere il substrato 105) allo stesso tempo mantenendo ridotta l’area sulla superficie frontale 120 da esso sprecata. Si enfatizza che il trench 1 15 è usato principalmente per impiantare le impurità di drogaggio in profondità e soltanto secondariamente come collegamento a bassa resistenza; di conseguenza, la sua dimensione può essere mantenuta la più piccola possibile (appena sufficiente per formare la regione di contatto 125 desiderata, la quale principalmente definisce il percorso a bassa resistenza desiderato).
Tutto ciò ha un effetto favorevole sulla dimensione dell’intero dispositivo 100.
Riferendosi ora alle FIGs.2A-2G, un procedimento per realizzare il dispositivo proposto sarà spiegato in dettaglio.
Considerando in particolare la FIG.2A, il materiale di partenza è una fetta (wafer) che include il substrato semiconduttore 105 (in cui saranno formati una pluralità di chip identici). Per esempio, il substrato 105 (di tipo P+) ha una concentrazione di drogante che varia da 5* 10<18>a 5* 10<19>ioni/cm<3>. Inoltre, il chip include lo strato attivo 110 di tipo P, il quale è generalmente costituito da uno o più strati epitassiali; nell'esempio in questione, lo strato attivo 110 ha una concentrazione di drogante che varia da 10<15>ioni/cm<3>a 10<16>ioni/cm<3>. Tipicamente, il substrato 105 ha uno spessore che varia da 4μm a 8μm, e più preferibilmente da 5μm a 7μm (come 6μm); in applicazioni di potenza a tensione media (come, 20-50V) con dispositivi sia superiori sia inferiori e ridotta iniezione verso il substrato, lo strato attivo 110 ha invece uno spessore maggiore, per esempio, che varia da 5μm a 20μm, e più preferibilmente da 7μm a 19μm (come 17 μm).
Uno strato isolante 205 (per esempio, di ossido di campo) è formato su ogni chip al fine di coprire la superficie frontale 120 tranne che per una parte di essa in cui regioni funzionali 210 dei componenti elettronici desiderati sono definite (impiantando impurità di drogaggio nello strato attivo 110). In particolare, lo strato isolante 205 può essere ottenuto per mezzo delle convenzionali tecniche LOCOS (ossidazione locale di silicio); in alternativa, altre tecniche - quali le tecniche STI (isolamento a trench poco profondi) - possono essere usate.
Muovendosi verso la FIG.2B, trench multipli 115 sono formati, attaccando selettivamente lo strato isolante 205 e lo strato attivo 110; per esempio, la figura mostra tre trench 115 (ciascuno con una sezione quadrata perpendicolarmente al suo asse longitudinale). Al fine di formare i trench 115, una maschera rigida o di materiale fotosensibile (photoresist) 220 è fornita sopra lo strato isolante 205 e la parte libera della superficie frontale 120, in modo da lasciare esposte area di essa dove i trench 115 sono desiderati. In alternativa, gli stessi trench possono anche essere formati agendo direttamente sullo strato attivo 110 (senza alcuno strato di ossido di campo).
Nell'esempio in questione, una profondità di trench Td (misurata dalla superficie frontale 120) è inferiore allo spessore dello strato attivo 110. In particolare, la profondità di trench Td varia da 5μm a 17pm (come 5μm per uno strato attivo 110 di 6μm, o 15μm per uno strato attivo 110 di 17μm). In questo modo, i trench 115 non raggiungono il substrato 105, ma rimangono ad una distanza d dal substrato 105 uguale alla differenza fra lo spessore dello strato attivo 110 e la profondità di trench Td (alcuni μm nell'esempio in questione). Ciò consente di mantenere la dimensione dei trench 115 più piccola possibile; allo stesso tempo, la regione di contatto risultante (essendo formata sia intorno sia sotto i trench 115) è sfruttata al meglio. Inoltre, questo consente di evitare qualsiasi attacco nel substrato 105 (pesantemente drogato), in modo da minimizzare l'introduzione di qualunque difetto collaterale. In alcune applicazioni (come quando i trench 115 sono usati per scopi di isolamento), una giunzione fra ciascuna sacca isolata ed il corrispondente trench 115 è formata vicino alla sua superficie laterale; in questo caso, una struttura cristallina molto regolare dovrebbe essere mantenuta vicino alla superficie. Di conseguenza, ogni danneggiamento del cristallo è ripristinato (prima del successivo processo di impianto) con una procedura di annealing a processo termico rapido di tipo H2ad una temperatura che varia da 900°C a 1.100°C per 1-5 min. (usando una fornace H2adatta).
I trench 115 sono molto stretti e profondi. Preferibilmente, un rapporto di forma fra la profondità di trench Td e una larghezza di trench 1 (definita dal lato della sua sezione trasversale quadrata nell'esempio in questione) varia da 2 a 40, e più preferibilmente da 10 a 30 (come, 20). Per esempio, la larghezza di trench 1 varia da 0.2pm a 2μm, e preferibilmente da 0,5pm a l,8μm (come 0,8μm ). Tipicamente, ogni trench 115 è distanziato da ogni trench adiacente 115 di una distanza s - misurata fra le loro superfici laterali - la quale varia preferibilmente da 0,5μm a l,5μm, e più preferibilmente da 0,9μm a 1,1 pm (come 1μm). Questa disposizione (layout) dei trench 115 è risultata fornire risultati ottimali (in termini di riduzione della resistenza di contatto e della dimensione del contatto), mentre mantiene la complessità di processo (in termini delle strutture morfologiche) in una regione di sicurezza.
Come mostrato in FIG.2C, un impianto di impurità di drogaggio è eseguito per formare (all'interno dello strato attivo 110) regioni altamente drogate 225, le quali sono adiacenti ai corrispondenti trench 115. Tale processo di impianto usa la maschera 220 al fine di avere le regioni 225 in aree che corrispondono ai trench 115.
Le regioni 225 hanno lo stesso tipo di conducibilità del substrato 105. Per esempio, per formare regioni 225 di tipo P++, possono essere usati ioni di boro (B); preferibilmente, la dose delle impurità di drogaggio varia da 5* 10<15>Atomi/cm<2>a 10<16>Atomi/cm<2>, con un'energia d'impianto inferiore a 50KeV, quale 25KeV.
II risultato desiderato è ottenuto tramite processi di impianto multipli lungo differenti direzioni, al fine di provocare le impurità di drogaggio a penetrare nell’intero strato attivo 110 che circonda ogni trench 115. In particolare, almeno due processi di impianto sono eseguiti lungo direzioni che sono simmetriche rispetto ad una direzione verticale Y (parallela agli assi longitudinali dei trench 115). In questo modo, le impurità di drogaggio sono impiantate attraverso una parte di una superficie laterale dei trench 115 ad ogni iterazione del processo di impianto (in modo da raggiungere una corrispondente regione dello strato attivo 110 attorno ai trench 115). Un ulteriore processo di impianto è eseguito sostanzialmente lungo la direzione verticale Y; in questo modo, le impurità di drogaggio sono impiantate attraverso ima superficie di fondo dei trench 115 (in modo da raggiungere una regione dello strato attivo 110 sotto i trench 115).
In particolare, ciascuno dei processi di impianto (laterale) comporta l'uso di un fascio di impurità di drogaggio che si propaga lungo una direzione I avente una corrispondente inclinazione a rispetto alla direzione verticale Y. L'inclinazione a non dovrebbe superare una funzione arctg di un rapporto fra la larghezza di trench 1 e la profondità di trench Td - ossia, a<=arctg(l/Td). Ciò consente di avere le impurità di drogaggio impiantate che raggiungono completamente la superficie laterale di ogni trench 115 senza lasciare regioni di semiconduttore non drogate (con ciò evitando un cosiddetto effetto ombra). Tipicamente, l'inclinazione a varia da 0,5° a 3,15°, e più preferibilmente da 0,6° a 3,10° (come a=3°). Per contro, durante il processo di impianto (inferiore) l'inclinazione a è sostanzialmente 0°. Per esempio, durante un primo processo di impianto, il wafer è inclinato rispetto alla direzione del raggio delle impurità di drogaggio ad un angolo a = 3°, mentre durante un secondo processo di impianto il wafer è inclinato dell’angolo opposto a = -3°, ed infine durante un terzo processo di impianto il wafer non è inclinato (a = 0°). In questo caso, è possibile ottenere trench 115 con un rapporto di forma fino a T d/l<= 1 /tg(a)= 1 /tg(3 °)=19,08.
Riferendosi alla FIG.2D, uno strato di materiale conduttivo 130 è depositato in modo da riempire completamente i trench 115.
In una forma di realizzazione della presente invenzione, lo strato di materiale conduttivo 130 comprende uno strato di polisilicio che è drogato con impurità di tipo P+. In particolare, lo strato di polisilicio drogato può essere ottenuto formando imo strato di polisilicio drogato in situ con diborene (B2H6- per esempio, per mezzo di deposito di vapore chimico a bassa pressione.
Come mostrato in FIG.2E, il materiale conduttivo 130 in eccesso è rimosso in modo da diventare a livello dello strato isolante 205. Per esempio, questo risultato può essere ottenuto per mezzo della tecnica CMP (lucidatura meccanica chimica), nel caso la superficie libera del materiale conduttivo 130 presenti una rugosità trascurabile (per esempio, inferiore a 100nm). Viceversa, nel caso la superficie libera del materiale conduttivo 130 presenti ima rugosità significativa (come superiore a lOOnm), un attacco grossolano del materiale conduttivo 130 è eseguito precedentemente (fornendo, sui trench 115 riempiti, una maschera supplementare adattata a proteggerli da questo processo di attacco). In ogni caso, la maschera 220 (veda Fig.2D) - insieme alla maschera supplementare suddetta quando presente - è quindi rimossa.
Il chip è ora sottoposto ad un processo termico di attivazione ad una temperatura che varia preferibilmente da 950°C a 1.050°C, e più preferibilmente da 980°C a 1.030°C (per esempio, 1.000°C); il processo di attivazione dura un periodo che varia preferibilmente da 30s a 300s, e più preferibilmente da 60s a 120s (per esempio, 90s). Durante questa fase, il chip è riscaldato velocemente (per esempio, per mezzo di un processo termico veloce o di un annealing termico veloce) fino alla temperatura di attivazione e successivamente è raffreddato lentamente. Questo processo è usato per attivare le impurità di drogaggio precedentemente impiantate sia nelle regioni funzionali 210 (usate per implementare i componenti elettronici del dispositivo) sia nelle regioni 225 (usate per implementare il contatto profondo). Questo processo consente di ottenere una diffusione profonda in una piccola area con un bilancio termico molto basso; tuttavia, l'uso di un'attivazione convenzionale a fornace non è escluso.
Come mostrato in FIG.2F, questo processo di attivazione risulta nella generazione della regione di contatto 125 desiderata. Come si può vedere, le impurità di drogaggio (attivate) raggiungono il substrato 105 grazie al loro impianto profondo attraverso i trench 115 (anche se nessuna diffusione è realizzata). In particolare, le impurità di drogaggio associate con i diversi trench 115 entrano in contatto in modo da formare una singola regione di contatto 125 (che si estende dalla superficie frontale 120), la quale ingloba tutte i trench riempiti 115 e raggiunge il substrato 105. Questa configurazione fornisce le prestazioni migliori del contatto profondo 112 che ne risulta (in termini di riduzione della sua resistenza e dimensione). In particolare, l'uso di trench riempiti 115 multipli riduce la resistenza del contatto profondo 112 (a parità di dimensione); infatti, in questo caso è possibile impiantare più impurità di drogaggio in modo da ottenere una regione di contatto più grande (più conduttiva dei trench riempiti).
Muovendosi alla FIG.2G, uno strato dielettrico 240 (per esempio, di nitruro di ossido di silicio) è depositato sopra lo strato isolante 205 e sulla superficie libera dei trench riempiti 115 (per esempio, per mezzo di un processo CVD). Una pluralità di finestre di contatto 245 sono incise nello strato dielettrico 240 in modo da raggiungere i trench riempiti 115 (allo stesso tempo, altre finestre sono aperte per raggiungere le regioni funzionali 210 dei componenti elettronici che sono integrati nel chip).
In seguito, uno strato di metallizzazione 250 (per esempio, Al o Ti/TiN più una presa W ed uno strato Al) è depositato sopra il chip, con ciò riempiendo le finestre di contatto 245. Lo strato di metallizzazione 250 è quindi definito per ottenere una presa di interconnessione (come, una piazzola o pad), la quale contatta i trench riempiti 115; allo stesso tempo, altre prese di interconnessione sono formate per contattare le regioni funzionali 210 dei componenti elettronici. In questo modo, nessun ulteriore attacco è richiesto attraverso lo strato isolante 205 (poiché i trench riempiti 115 sono già esposti).
Le caratteristiche elettriche del contatto profondo così ottenuto dipendono dalla sua struttura. In particolare, la resistenza (r) di un contatto profondo che contiene una matrice di trench riempiti dipende dal numero di trench riempiti (ND), da una larghezza della regione di contatto (1) e da una resistività ppdei trench riempiti (nell'esempio in questione, approssimativamente uguale a 10<6>m Ωμm ). In dettaglio, risulta che:
R = pu/ND*L
Per esempio, in un contatto profondo a forma quadrata avente un lato approssimativamente uguale a 100μm, in cui ogni riga ed ogni colonna contiene circa 50 trench riempiti, la resistenza è approssimativamente uguale a 200m Ω.
I vantaggi della soluzione proposta sono confermati da risultati di simulazione elettrica.
In particolare, la FIG.3 mostra le caratteristiche di funzionamento del contatto profondo secondo una forma di realizzazione della presente invenzione quando due trench sono formati per contattare il substrato. In particolare, la profondità di trench Td ha un valore uguale a 14pm ed ogni trench ha una forma quadrata con un lato uguale a 0,8μm; i due trench sono distanziati di l,2pm.
II diagramma di FIG.3 ha una corrente I[mA/μm] su un asse delle ordinate a sinistra, una resistenza R[mfì*mm<2>] su un asse delle ordinate a destra e una tensione di polarizzazione V[Volt] su un asse delle ascisse. Tensioni di polarizzazione V che variano da -15V a 15V sono applicate fra -il contatto profondo ed il substrato e la corrispondente corrente I è misurata (con la resistenza R che è calcolata come V/I). In dettagliato, la caratteristica di funzionamento Cr rappresenta la resistenza e la caratteristica di funzionamento Ci rappresenta la corrente.
Il diagramma di FIG.3 conferma che la resistenza del contatto profondo secondo una forma di realizzazione della presente invenzione ha un valore significativamente basso, che varia da 6mΩmm a 8mΩmm2 .
La FIG.4A mostra un profilo esemplificativo Ci della concentrazione di drogante del chip prima dell'attivazione delle impurità di drogaggio impiantate lungo un asse Yi di un generico trench riempito (dalla superficie frontale sino al fondo del substrato). In particolare, il diagramma di FIG.4A ha una concentrazione di drogante Dc[ioni/cm ] su un asse delle ordinate e una profondità L[μm] (dalla superficie frontale) su un asse delle ascisse.
II profilo C1 è scelto per ottimizzare un certo numero di parametri elettrici del contatto profondo, come la relativa resistenza. Si noti che la concentrazione di drogante del materiale conduttivo che riempie il trench (L=0-13pm) è inferiore di quella nella regione impiantata (L=13pm-15pm) sotto il trench; più in particolare, la concentrazione di drogante del materiale conduttivo è inferiore di almeno un ordine di grandezza rispetto alla concentrazione di drogante della regione impiantata. La figura mostra quindi una caduta della concentrazione di drogante sotto la regione impiantata e prima di raggiungere il substrato (P+); in ogni caso; questa caduta può essere compensata sovra-dimensionando l’attacco del trench della quantità richiesta.
La FIG.4B mostra cinque profili di concentrazione di drogaggio esemplificativi C2, C3, C4, Cs,C6dopo l'attivazione delle impurità di drogaggio ed alla conclusione dell’ intero flusso di processo di un chip che comprende due trench riempiti (con una profondità di trench Td=13pm, una larghezza di trench 1=0, 8 pm e una distanza s=l,2pm); i profili C2, C3, C4, C5,C6sono presi lungo cinque assi Y2_ Y3,Y4,Y5,Y6, rispettivamente, ciascuno dei quali si estende dalla superficie frontale sino al fondo del substrato. In particolare, l'asse Y2passa da un punto a metà dei due trench; l'asse Y3passa da un punto a metà di un trench, ad una distanza approssimativamente uguale a lpm dall'asse Y2. Gli assi Y4;Y5;Y6passano da un corrispondente punto che è ad una distanza approssimativamente uguale a l,4pm, 2,2 pm, 2,6pm, rispettivamente, dall'asse Y2- in modo da risultare all’esterno dei trench.
In particolare, per profondità misurate dalla superficie frontale sino alla regione impiantata (L=0-14pm), i profili C2, C3and C4mostrano che le concentrazioni di drogante lungo gli assi Y2e Y4(nella regione di semiconduttore vicino ai trench riempiti) sono approssimativamente dello stesso ordine di grandezza della concentrazione di drogante lungo l'asse Y3(nel materiale conduttivo che riempie i trench) - poiché il processo d'impianto è efficace nell'impianto delle impurità nelle regioni vicino ai trench. I profili C5e C6invece indicano che la concentrazione di drogante lungo gli assi Y5e Y6, rispettivamente (nelle regioni di semiconduttore lontano dai trench), è inferiore di quella dei profili C2, C3e C4, ed in particolare di almeno due (profilo C5) ed almeno tre (profilo C6) ordini di grandezza, rispettivamente. In ogni il caso, la concentrazione di drogante della regione impiantata sotto i trench (L=13μm-15μm) è maggiore; più in particolare, la concentrazione di drogante della regione impiantata è maggiore della concentrazione di drogante del materiale conduttivo che riempie i trench almeno di un ordine di grandezza. Questa differenza è il risultato dell'inclinazione a che è usata per il processo di impianto, in cui la regione sotto il trench riceve una dose completa delle impurità di drogaggio (α=0°) - mentre la dose efficace che è ricevuta dalla regione intorno al trench è ridotta di conseguenza (a=3° nell'esempio in questione).
Per profondità maggiori (L=15μm-25μm), i profili C2, C3, C4, C5,C6mostrano approssimativamente uno stesso valore della concentrazione di drogante (ed in particolare inferiore nello strato attivo e maggiore nel substrato).
Si noti che la concentrazione di drogante all’esterno dei trench scende allo stesso valore del substrato già ad una distanza di circa 1μm da essi; ciò conferma che 10 spazio occupato dal contatto profondo rimane molto basso per grandi profondità, anche con una concentrazione molto alta delle impurità di drogaggio (e quindi una resistenza molto bassa del contatto profondo).
La FIG.5 mostra una vista in sezione di un dispositivo elettronico 500 secondo un’ulteriore forma di realizzazione della presente invenzione. Come sopra, 11 dispositivo 500 (per esempio, ancora del tipo di potenza smart) è formato in un chip che comprende un substrato a semiconduttore 505 (per esempio, di tipo P+) su cui è impilato uno strato attivo 510 (per esempio, di tipo P). Uno strato sepolto 511 (per esempio, di tipo N++) è racchiuso nello strato attivo 510; tipicamente, lo strato sepolto 511 è formato fra due differenti strati epitassiali (separati nella figura per mezzo di una linea tratteggiata).
Un contatto profondo 512 si estende attraverso lo strato attivo 510 sino allo strato sepolto 511; questo contatto profondo 512 è usato per raccogliere correnti funzionali che sono iniettate dai componenti elettronici verso lo strato sepolto 511 durante il loro funzionamento. Anche in questo caso, il contatto profondo 512 è formato sfruttando uno o più trench 515 (soltanto uno mostrato in figura) che si estendono da una superficie esposta (o frontale) 520 (opposta al substrato 505) nello strato attivo 510. A tale scopo, impurità di drogante sono impiantate (e quindi attivate) nel chip attraverso almeno parte delle superfici laterali del trench 515 (il quale è quindi riempito di materiale conduttivo 530). Di conseguenza, è ottenuta una regione di contatto 525 altamente drogata (per esempio, di tipo N++ di conducibilità) che si estende dalla superficie frontale 520 fino allo strato sepolto 511. Il contatto profondo 512 così ottenuto fornisce gli stessi vantaggi precisati sopra. Il contatto profondo 512 può essere formato tramite un processo di realizzazione simile a quello descritto in precedenza (per cui la sua spiegazione è omessa per semplicità).
La FIG.6 mostra una vista in sezione di un dispositivo elettronico 600 secondo un’altra ulteriore forma di realizzazione della presente invenzione. In questo caso, il dispositivo 600 (per esempio, ancora del tipo di potenza smart) è formato in un chip che comprende un substrato semiconduttore 605 (per esempio, di tipo P) sul quale è impilato uno strato attivo 610 del tipo opposto di conducibilità (per esempio, di tipo N).
Un contatto profondo 612 a forma di cornice (per esempio, a forma di anello o quadrata) si estende attraverso lo strato attivo 610 fino al substrato 605; il substrato 605 e il contatto profondo 612 formano una regione di isolamento 605,612 che separa una sacca 613 dello strato attivo 610. Di conseguenza, la sacca 613 può essere isolato dal resto del chip quando una giunzione PN che è formata fra la regione di isolamento 605,612 e la sacca 613 è polarizzata inversamente.
Anche in questo caso, il contatto profondo 612 è formato sfruttando uno o più trench 615 (soltanto uno mostrato in figura) che si estendono da una superficie esposta (o frontale) 620 (opposta al substrato 605) nello strato attivo 610. A tale scopo, impurità di drogaggio sono impiantate (e quindi attivate) nel chip attraverso almeno parte delle superfici laterali del trench 615 (il quale è quindi riempito di materiale conduttivo 630). Di conseguenza, è ottenuta una regione di contatto 625 altamente drogata (per esempio, di tipo P++ di conducibilità) che si estende dalla superficie frontale 620 fino al substrato 605. Anche in questo caso, il contatto profondo 612 così ottenuto fornisce gli stessi vantaggi precisati sopra. Il contatto profondo 612 può essere formato tramite un processo di realizzazione simile a quello descritto in precedenza (per cui la sua spiegazione è omessa per semplicità).
Preferibilmente, come mostrato in figura, il trench 615 è più profonda dello spessore dello strato attivo 610 in modo da penetrare nel substrato 605 (per esempio, di 2-4μm). Ciò aumenta la connessione elettrica fra il substrato 605 ed il contatto profondo 612 e minimizza il rischio di fenomeni di perforazione (punch-through) fra sacche 613 adiacenti.
Naturalmente, al fine di soddisfare esigenze contingenti e specifiche, un tecnico del ramo potrà apportare alla soluzione sopra descritta numerose modifiche e varianti logiche e/o fisiche. Più specificamente, sebbene la presente invenzione sia stata descritta con un certo livello di dettaglio con riferimento a sue forme di realizzazione preferite, è chiaro che varie omissioni, sostituzioni e cambiamenti nella forma e nei dettagli così come altre forme di realizzazione sono possibili. In particolare, la soluzione proposta può essere messa in pratica anche senza gli specifici dettagli (come gli esempi numerici) esposti nella precedente descrizione per fornire una sua più completa comprensione; al contrario, caratteristiche ben note possono essere state omesse o semplificate al fine di non oscurare la descrizione con particolari non necessari. Inoltre, è espressamente inteso che specifici elementi e/o passi di metodo descritti in relazione ad ogni forma di realizzazione esposta dell'invenzione possono essere incorporati in qualsiasi altra forma di realizzazione come una normale scelta di disegno.
Per esempio, è enfatizzato che il processo descritto non deve essere interpretato in modo limitativo. In particolare, è possibile usare passi equivalenti, rimuovere alcuni passi che sono non essenziali, o aggiungere ulteriori passi facoltativi; inoltre, le maschere usate durante il processo possono essere differenti in numero e tipo.
In una diversa forma di realizzazione dell'invenzione, il contatto profondo può essere formato con un altro numero di trench (al limite uno solo); inoltre, due o più regioni di contatto distinte (ciascuna delle quali circonda uno o più trench) possono essere formate.
Il dimensionamento proposto della profondità di trench, della distanza fra i trench e della larghezza di trench non deve essere interpretato in modo limitativo; per esempio, l'uso di trench più vicini rientra nell’ambito della presente invenzione. In una forma di realizzazione alternativa della presente invenzione, è possibile evitare di impiantare le impurità di drogaggio attraverso la superficie di fondo dei trench (per esempio, quando essi raggiungono il substrato o lo strato sepolto).
In ogni caso, i trench possono essere meno profondi o più profondi dello spessore dello strato attivo (in ogni forma di realizzazione dell'invenzione).
Inoltre, nulla vieta di usare un numero differente di processi di impianto (al limite uno solo) ciascuno con un fascio di impurità di drogaggio che forma un angolo differente con gli assi dei trench; in ogni caso, è inoltre possibile che le impurità di drogaggio non siano impiantate attraverso le intere superfici laterali dei trench.
Analogamente, le impurità di drogaggio possono essere attivate con tecniche equivalenti (per esempio, a differenti temperature e/o in differenti periodi).
Inoltre, l'uso di trench con differenti rapporti di forma rientra nell’ ambito della presente invenzione.
Considerazioni simili si applicano se le regioni di tipo N sono sostituite da regioni di tipo P, e viceversa. In ogni caso, gli esempi numerici delle concentrazioni di drogante non devono essere interpretati in modo limitativo.
In alternativa, ogni trench può essere riempito con differenti materiali conduttivi.
Inoltre, nulla vieta di formare la presa di interconnessione anche sulla regione di contatto.
Più in generale, la soluzione proposta può essere implementata in qualsiasi dispositivo elettronico (anche non del tipo di potenza) che è integrato in un chip.
La possibilità di attivare le impurità di drogaggio per i componenti elettronici e del contatto profondo in diverse fasi di processo rientra nell’ ambito dell'invenzione.
Inoltre, il riferimento alle applicazioni di potenza smart è soltanto illustrativo, con la stessa soluzione che può essere usata in qualsiasi applicazione (per esempio, in un dispositivo che include soltanto i componenti elettronici di potenza).
In ogni caso, le applicazioni sopra descritte della soluzione proposta non sono esaustive. Per esempio, è possibile usare i contatti profondi per raggiungere uno strato sepolto che è racchiuso fra il substrato (per esempio, di tipo P) e lo strato epitassiale (per esempio, di tipo N).
Considerazioni simili si applicano se il dispositivo ha una struttura equivalente (come con gli strati che hanno spessore differente o sono realizzati con altri materiali). Inoltre, lo strato attivo può avere una struttura a singolo strato o multi-strato; analogamente, i trench possono avere qualunque altra forma (per esempio, con una sezione trasversale circolare).
Dovrebbe essere evidente che la struttura proposta può far parte della progettazione di un circuito integrato. Il progetto può anche essere creato in un linguaggio di programmazione; inoltre, se il progettista non fabbrica i circuiti integrati o le maschere, il progetto può essere trasmesso attraverso mezzi fisici ad altri. In ogni caso, il circuito integrato risultante può essere distribuito dal relativo fornitore in forma di wafer grezzo, come piastrina nuda, o in contenitori (package). Inoltre, il dispositivo può essere integrato con altri circuiti nello stesso chip, o può essere montato in prodotti intermedi (come schede madri). In ogni caso, il circuito integrato è adatto ad essere usato in sistemi complessi (come elaboratori).

Claims (19)

  1. RIVENDICAZIONI 1. Un metodo per realizzare un dispositivo elettronico integrato (100;500;600) comprendente i passi di: fornire un chip di materiale semiconduttore comprendente uno strato coperto (105;505;605) ed uno strato attivo (110;510;610) impilato sullo strato coperto, lo strato attivo avendo una superficie esposta (120;520;620) opposta allo strato coperto; formare un elemento di contatto (112;512;612) per contattare elettricamente lo strato coperto dalla superficie esposta; caratterizzato dal fatto che il passo di formare l'elemento di contatto comprende: formare almeno un trench (115;515;615) estendentesi dalla superficie esposta nello strato attivo, ogni trench avendo una superficie laterale ed una superficie di fondo; impiantare impurità di drogaggio nel chip attraverso almeno parte della superficie laterale di ogni trench; riempire l almeno un trench di materiale conduttivo (130;530;630); ed attivare le impurità di drogaggio impiantate per ottenere almeno una regione di contatto (125;525;625) estendentesi dalla superficie esposta fino allo strato coperto.
  2. 2. Il metodo secondo la rivendicazione 1, in cui il passo di formare l’almeno un trench (115;515;615) include: formare almeno due trench, l’almeno una regione di contatto (125;525;625) consistendo in una singola regione di contatto che ingloba il trench.
  3. 3. Il metodo secondo la rivendicazione 2, in cui una larghezza di trench (1) varia da 0,2pm a 2μm, ogni coppia di trench adiacenti (115;515;615) essendo distanziati da una distanza (s) che varia da 0,5μm a 1 ,5μm.
  4. 4. il metodo secondo una qualsiasi delle rivendicazioni da 1 a 3, in cui il passo di impiantare le impurità di drogaggio include: impiantare le impurità di drogaggio nel chip ulteriormente attraverso la superficie di fondo di ogni trench (115;515;615).
  5. 5. Il metodo secondo la rivendicazione 4, in cui il passo di formare Γ almeno un trench (115;515;615) include: formare l almeno un trench con una profondità di trench (Td) inferiore di uno spessore dello strato attivo (110;510;610).
  6. 6. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 5, in cui ogni trench (115;515;615) ha un asse di simmetria (Y) che è perpendicolare alla superficie esposta (120;520;620), il passo di impiantare le impurità di drogaggio comprendendo: applicare almeno un fascio di dette impurità di drogaggio lungo una direzione che forma un angolo (a) con l'asse di simmetria che varia da 0° alla funzione arctg di un rapporto fra una larghezza di trench (1) ed una profondità di trench (Td).
  7. 7. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 6, in cui il passo di attivare le impurità di drogaggio include: riscaldare il chip ad una temperatura che varia da 950°C a 1.050°C per un periodo che varia da 30s a 300s.
  8. 8. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 7, in cui una profondità di trench (Td) è superiore ad una larghezza di trench (1).
  9. 9. Il metodo secondo la rivendicazione 8, in cui un rapporto di forma fra la profondità di trench (Td) e la larghezza di trench (1) varia da 2 a 40.
  10. 10. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 9, in cui una concentrazione in drogante del materiale conduttivo (130;530;630) è inferiore ad una concentrazione in drogante dell’almeno una regione di contatto (125;525;625).
  11. 11. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 10, in cui il passo di riempire l’almeno un trench (115;515;615) include: riempire l’almeno un trench di polisilicio e drogare il polisilicio in situ.
  12. 12. Il metodo secondo ima qualsiasi delle rivendicazioni da 1 a 11, ulteriormente comprendente il passo di: formare almeno una presa di interconnessione (250) che contatta l’almeno un trench riempito (115) su una sua superficie libera.
  13. 13. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 12, ulteriormente comprendente il passo di: formare almeno un componente di potenza (120) nello strato attivo (110;510;610).
  14. 14. Il metodo secondo la rivendicazione 13, in cui il passo di formare Γ almeno un componente di potenza (120) include: impiantare ulteriori impurità di drogaggio selettivamente nel chip attraverso la superficie esposta (120); ed attivare le ulteriori impurità di drogaggio durante il passo di attivare le impurità di drogaggio.
  15. 15. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 14, in cui il metodo ulteriormente include il passo di: formare un circuito logico (120) nello strato attivo (110;510;610) per controllare l’almeno un componente di potenza.
  16. 16. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 15, in cui lo strato coperto è un substrato (105) del chip, il passo di formare l'elemento di contatto comprendendo: formare un sinker (112) per raccogliere una corrente indesiderata dal substrato.
  17. 17. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 15, in cui lo strato coperto è uno strato sepolto (505) che è sepolto al'interno del chip, il passo di formare l'elemento di contatto comprendendo: formare un sinker (512) per raccogliere una corrente funzionale dallo strato sepolto.
  18. 18. Il metodo secondo ima qualsiasi delle rivendicazioni da 1 a 15, in cui lo strato coperto è un substrato (605) del chip, il passo di formare l'elemento di contatto comprendendo: formare ima regione di isolamento (605.612) comprendente l'elemento di contatto (612) ed il substrato (605), la regione di isolamento essendo adatta ad isolare una sacca (613) dello strato attivo (610) che è separata dalla regione di isolamento.
  19. 19. Un dispositivo elettronico integrato (110;500;600) ottenuto con il metodo secondo ima qualsiasi delle rivendicazioni da 1 a 18.
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US12/335,285 US8115314B2 (en) 2007-12-14 2008-12-15 Deep contacts of integrated electronic devices based on regions implanted through trenches
US13/349,416 US8476143B2 (en) 2007-12-14 2012-01-12 Deep contacts of integrated electronic devices based on regions implanted through trenches

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009020429A1 (de) * 2009-05-08 2010-12-09 Texas Instruments Deutschland Gmbh Halbleitervorrichtung mit einem tiefen Kontakt und Verfahren zur Herstellung einer solchen Vorrichtung
KR101223541B1 (ko) * 2011-01-31 2013-01-21 에스케이하이닉스 주식회사 반도체 칩, 및 이를 포함하는 멀티 칩 패키지
US9111992B2 (en) * 2011-09-13 2015-08-18 Globalfoundries Singapore Pte. Ltd. Semiconductor device including an n-well structure
US20170373142A1 (en) * 2016-06-23 2017-12-28 Littelfuse, Inc. Semiconductor device having side-diffused trench plug

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939567A (en) * 1987-12-21 1990-07-03 Ibm Corporation Trench interconnect for CMOS diffusion regions
US5188971A (en) * 1988-12-28 1993-02-23 Synergy Semiconductor Corporation Process for making a self-aligned bipolar sinker structure
US5420061A (en) 1993-08-13 1995-05-30 Micron Semiconductor, Inc. Method for improving latchup immunity in a dual-polysilicon gate process
US5488236A (en) * 1994-05-26 1996-01-30 North Carolina State University Latch-up resistant bipolar transistor with trench IGFET and buried collector
KR0143459B1 (ko) * 1995-05-22 1998-07-01 한민구 모오스 게이트형 전력 트랜지스터
JP3159237B2 (ja) * 1996-06-03 2001-04-23 日本電気株式会社 半導体装置およびその製造方法
NL1010829C2 (nl) * 1998-12-16 2000-06-19 Prolion Bv Inrichting en werkwijze voor het melken van dieren en een vervuilingsmeter.
US6326283B1 (en) * 2000-03-07 2001-12-04 Vlsi Technology, Inc. Trench-diffusion corner rounding in a shallow-trench (STI) process
JP2001308106A (ja) * 2000-04-27 2001-11-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE10026925C2 (de) * 2000-05-30 2002-04-18 Infineon Technologies Ag Feldeffektgesteuertes, vertikales Halbleiterbauelement
KR100340925B1 (ko) * 2000-11-04 2002-06-20 오길록 고주파용 전력소자 및 그의 제조 방법
US6858922B2 (en) * 2001-01-19 2005-02-22 International Rectifier Corporation Back-to-back connected power semiconductor device package
US6576516B1 (en) * 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
US6943426B2 (en) * 2002-08-14 2005-09-13 Advanced Analogic Technologies, Inc. Complementary analog bipolar transistors with trench-constrained isolation diffusion
WO2005065140A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
US6956266B1 (en) * 2004-09-09 2005-10-18 International Business Machines Corporation Structure and method for latchup suppression utilizing trench and masked sub-collector implantation
US7235845B2 (en) * 2005-08-12 2007-06-26 Ciclon Semiconductor Device Corp. Power LDMOS transistor
US7800184B2 (en) * 2006-01-09 2010-09-21 International Business Machines Corporation Integrated circuit structures with silicon germanium film incorporated as local interconnect and/or contact
JP2008140824A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 半導体装置
US7411271B1 (en) 2007-01-19 2008-08-12 Episil Technologies Inc. Complementary metal-oxide-semiconductor field effect transistor
US7691734B2 (en) * 2007-03-01 2010-04-06 International Business Machines Corporation Deep trench based far subcollector reachthrough

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