TWI506746B - 半導體裝置及其製造方法 - Google Patents

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Hans-Joachim Barth
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Description

半導體裝置及其製造方法
本發明關於具有包括至少一個互連(interconnect)的基底的半導體元件，並且關於這種半導體元件的製造方法。
互連(垂直互連存取)提供了一個或多個半導體電路的不同層之間的電氣連接。作為一個示例，在電路/晶片封裝領域，對提高元件性能和靈活性的需求要求提高積體密度。可以採用諸如3D堆疊的三維(3D)積體技術，其包括通過互連對晶片和電路的垂直互連。
對於矽基底，基底和互連或TSV(通孔矽互連)的元件之間的CTE(熱膨脹係數)的差異，例如諸如金屬化或金屬芯的金屬元件，能夠在某些溫度狀況下導致機械應力，例如，在操作期間。對於其他基底，會發生類似的問題。例如，填充有銅的TSV表現為矽基底(CTE~3ppm/℃)和銅金屬芯(CTE~17ppm/℃)之間的CTE嚴重不匹配。在半導體元件的正常操作溫度，通常<150℃，這在 靠近TSV的矽基底中導致拉伸機械應力。
這種應力可以導致半導體電路元件參數的改變。例如，對於電晶體元件，可能影響諸如遷移率、Vth、Idsat等之類的參數。例如，對於諸如PFET(p型FET)和NFET(n型FET)的FET(場效應電晶體)元件會發生相當大的參數變化，並且所述變化特別對於諸如PMOSFET、類比電晶體、類比電路之類的元件是關鍵的。這些應力引起的參數變化可以基於電晶體閘極相對於TSV的取向而變化，並且還可以基於電晶體架構而變化。例如，與像Fin-FET或Tri-Gate電晶體的新型先進多閘極電晶體相比，傳統的平面電晶體受到的影響可能不同。
為了最小化互連的這些影響，在基底表面上定義了排除區域(KOZ)，其中沒有任何諸如電晶體之類的電路元件可被互連所負面影響。作為示例，對於直徑約5微米(μm)的TSV，可以為數位FET定義1μm到20μm之間的KOZ，並且可以為類比FET定義20μm到200μm之間的KOZ。通常，KOZ的尺寸和範圍可以基於例如單個互連、多個互連、互連陣列或矩陣的數量、尺寸和佈局等。
以上數值清晰表明，KOZ能夠對電路佈局、晶片設計等產生相當大的影響，這是由於它能導致基底區域相當大的損失，並導致諸如3D堆疊晶片組件之類的元件成本的相應增加。因此，通常需要一種用於包括互連的半導體元件的高成本效益的設計和製造方法。
根據本公開的一個態樣，一種半導體元件包括具有頂面的矽基底。半導體電路在基底的頂面上定義了電路區域。互連被與電路區域間隔開並從頂面延伸到基底中。所述互連包括電絕緣材料形成的第一側壁。在所述側壁中提供開口。
除其他，本公開的各種實施例尤其可以允許減小基底中互連的KOZ。這使得電路元件在基底上的積體密度更高，並因此改善了成本效益。
100‧‧‧元件
102‧‧‧基底
104‧‧‧頂面
106‧‧‧半導體電路
108‧‧‧互連
110‧‧‧側壁
112‧‧‧材料
114‧‧‧電路區域
116‧‧‧間隔
118‧‧‧開口
200‧‧‧半導體元件
202‧‧‧基底
204‧‧‧頂面
206‧‧‧半導體電路
208‧‧‧互連
214‧‧‧芯
215‧‧‧開口
216‧‧‧側壁
300‧‧‧半導體元件
302‧‧‧基底
304‧‧‧半導體電路
306‧‧‧互連
308‧‧‧STI
312‧‧‧介電層
314‧‧‧摻雜井
330‧‧‧開口
400‧‧‧半導體元件
402‧‧‧基底
406‧‧‧TSV
408‧‧‧層間介電質
410‧‧‧金屬間介電質
412‧‧‧介電質帽層
414‧‧‧摻雜井
422‧‧‧接觸端子
426‧‧‧芯
428‧‧‧側壁
430‧‧‧接觸元件
436‧‧‧介電質側壁
446‧‧‧開口
502‧‧‧互連
504‧‧‧芯
506‧‧‧介電質側壁
508‧‧‧開口
512‧‧‧互連
514‧‧‧金屬芯
516‧‧‧介電質側壁
518‧‧‧開口
522‧‧‧互連
524‧‧‧金屬芯
526‧‧‧側壁
528‧‧‧開口
532‧‧‧互連
534‧‧‧金屬芯
546‧‧‧金屬芯
550‧‧‧基底
552‧‧‧開口
702‧‧‧基底
704‧‧‧電晶體
706‧‧‧互連
708‧‧‧頂面
712‧‧‧蝕刻停止層
718‧‧‧金屬阻障
720‧‧‧金屬層
727‧‧‧金屬芯
746‧‧‧開口
754‧‧‧介電質覆蓋層
802‧‧‧基底
806‧‧‧互連
808‧‧‧ILD
810‧‧‧蝕刻停止
814‧‧‧芯
836‧‧‧金屬阻障層
838‧‧‧金屬材料
附圖被包含以提供本公開的各種實施例和方面的透徹理解，並且被併入說明書並構成其一部分。附圖圖示了不同的實施例並且與對應描述一起用於解釋其各個方面。其他實施例、方面和優勢將是容易理解的，這是由於參考以下詳細描述它們會被更佳地理解。
在附圖和描述中，相同的附圖標記通常自始至終用於指示相同的元素。值得注意的是，圖式的各種元件和結構不一定按比例繪製。主要為了清晰起見並易於理解，以相對於彼此特定的尺寸來圖示特徵和/或元素；因而，實際實現中的相對尺度可能與本文圖示的尺度明顯不同。
圖1是根據本公開的半導體元件的第一實施 例的示意性橫截面視圖。
圖2示意性地圖示了根據本公開的半導體元件的第二實施例。
圖3圖示了半導體元件的第三實施例。
圖4示意性地圖示了半導體元件的第四實施例。
圖5A到5E從頂視角圖示了互連的各種實施例。
圖6是圖示根據本公開的一個方面的製造半導體元件的方法的實施例的流程圖。
圖7A到7H是圖示了根據本公開的一個方面的製造半導體元件的過程的示意性橫截面視圖。
圖8A到8D是圖示了製造半導體元件的另一過程的示意性橫截面視圖。
下述描述用於解釋而非限制目的，參考附圖，闡述了包括許多特定細節的各種實施例，以便提供本公開的各個方面的透徹理解。需要瞭解的是，在不背離本公開的範圍的情況下，能夠實現在這些特定細節的一種或多種上不同的其他實施例。
在附圖和描述中相同的附圖標記通常自始至終用於指示相同的元素。此外，值得注意的是，圖示的各種元件和結構不一定按比例繪製。主要為了清晰起見並易 於理解，以相對於彼此特定的尺寸圖示特徵和/或元素；因而，實際實現中的相對尺度可能與本文圖示的尺度明顯不同。
此外，如任何給定或特定應用可能期望的或者對其有利，所公開的特徵或方面可以與其他實現方式的一個或多個其他特徵或方面相結合。下述詳細描述將不以限制意義理解，並且本發明的範圍旨在僅由附加的權利要求來定義。
如本文所使用的，在一定程度上在詳細描述或權利要求中使用的諸如“包括”、“具有”、“含有”或其變形的術語將被理解為這種詞意在是包含性的，與術語“包含”的方式類似。術語“示例性”或其變形意在僅僅表示一個示例，而不是根據任何給定的標準的最佳或最優示例。
本文提到了半導體元件。根據本公開的各種實施例，半導體元件可以包括諸如電氣和/或電子電路、IC(積體電路)等之類的半導體電路，其中電路可以包括基底上的一個或多個半導體元件。半導體元件可以包括多個基底，例如，以側向(lateral)配置和/或以堆疊或其他垂直佈置的方式。例如，該元件可以在3D堆疊佈置中包括兩個或多個IC，其中堆疊晶片的互連可通過提供一個或多個互連來實現。
本文提到的基底可以是任何材料、尺寸和形狀。基底可以被提供作為電路、一個或多個晶片的載體， 和/或可被提供用於實現插入物(interposer)等。基底可由諸如矽之類的半導體材料製造而成，和/或可由一種或多種諸如金屬氧化物或陶瓷之類的絕緣材料製造而成，和/或可由諸如一種或多種金屬或金屬合金之類的導電材料製造而成，例如引線框金屬，例如鎳、銅、鋼、不銹鋼、鋁等。
基底可以包括單層或多層結構，其中多層可以包括例如絕緣層、導電層等。根據各種實施例，例如矽的基底主體可在其至少一個表面上承載一個或多個介電層，其中諸如導線、導體通路的導電結構以及包括一個或多個半導體元件的半導體電路能被嵌入其中。根據其他實施例，基底主體可由二氧化矽、玻璃、碳化矽、有機聚合物或層壓材料等組成。
本文提到的半導體電路可以包括一種或多種半導體元件，諸如被動或主動半導體元件。被動元件的非限制性示例包括電阻器、電容器、電感器等。主動元件的非限制性示例可以包括二極體、電晶體、晶閘管等。主動元件還可實現上述被動或主動元件的一種或多種的組合；例如，主動元件可以包括電晶體和二極體的組合。
半導體元件的實施例可以根據FET(場效應電晶體)技術來實現。例如所述元件可包括NMOS(n型金屬氧化物半導體)元件、PMOS(p型MOS)元件和/或CMOS(互補式MOS)元件。半導體電路可以包括類比和/或數位電路。半導體元件可以包括諸如類比電晶體、數 位電晶體等的類比和/或數位元件。
基底可以包括一個或多個表面。例如，基本平坦、盤狀或片狀基底可以包括頂面和底面。術語“頂面”或“底面”可以任意表示基底的一個或多個表面的任何一個，即該術語可以或可以不表示基底、在基底上實現的電路等的垂直取向，並且可以或可以不與製造、操作等期間基底的取向有關。
半導體電路可以在基底的表面上定義電路區域。電路區域可由實現於該基底中或嵌入該基底中的結構所定義，並且其與電路的一個或多個半導體元件相關，並且有助於定義其電子、電氣或類似功能參數。例如，這種結構可以包括一個或多個電路元件的摻雜井，諸如埋入例如矽基底的頂面中的P型FET的p摻雜井、嵌入基底內的n型FET的n摻雜井等。附加地或可替代地，電路區域可以包括圍繞前述摻雜井的區域(其中周圍的區域可以是相反摻雜或非摻雜的)，只要這些周圍的區域有助於定義一個或多個電路元件的功能特性。例如，電路區域可通過諸如摻雜井的結構到基底的表面上的投影來定義。
本文中諸如互連之類的互連可稱作延伸通過基底的結構，其中對“垂直”方向的任何引用在術語“互連”的傳統定義中可能僅僅被理解為指示例如基本垂直於基底表面的方向。互連可以延伸通過整個基底，即其深度可以與基底的厚度相同，或可以只延伸到基底中達有限深度。互連可稱作TSV，如果基底的至少一層和/或其他部 分包括矽的話。
互連可以延伸通過佈置在基底上方或下方的另外的結構，並且可以延伸通過例如一個或多個介電層、導電層、重分佈層、另外的基底等。互連可以包括在其頂端或底端之一或兩端上用於建立到例如導體層的電氣接觸的接觸區域，例如，一個或多個導體通路、重分佈層、電路、半導體元件等。
互連可以包括至少一個基本沿該互連的取向佈置的導電通路。例如，諸如金屬或金屬合金的導電材料可以以金屬化層或側壁、導線、金屬芯等的形式佈置。根據多種實施例，互連可以包括側壁，例如包括可以被同心地配置的一個或多個層的圓形、同心側壁。根據其他實施例，互連或TSV可以包括矩形、方形、六角形或八角形側壁。本文中，多層側壁的層也可稱作側壁，以使得互連可以包括第一、第二、第三等側壁。
互連可以包括下述層或側壁的一種或多種：種子層、阻障層、金屬層、介電層、絕緣層、蝕刻停止層等。根據多種實施例，互連可以包括由諸如銅或銅合金之類的金屬製成的一個或多個側壁，和/或可以包括一個或多個介電質側壁。附加地或可替代地，互連可以包括例如導電芯的芯，其可被實現為例如銅芯的金屬芯。一個或多個導電側壁和/或導電芯可以連接到上述一個或多個接觸區域。多個導電側壁和/或一個或多個導電芯可以由不同的材料、材料混合物、材料成分等組成，或可以由同一種 材料、材料混合物等組成。多個絕緣側壁和/或一個或多個絕緣芯可以由不同的材料、材料混合物、材料成分等組成，或可以由同一種材料、材料混合物等組成。
例如，互連和電路區域之間的距離、間隔或間距可以在基底的頂面上或在另一層的頂面上被測量，例如以便於測量。例如，這種距離可以指電路區域和互連之間的最小距離，例如最接近該互連的電路區域的點和最接近該電路區域的互連的點之間的距離。例如，該距離可以指代分別與電路區域和互連相關聯的任何點，例如半導體元件的頂層上的各接觸區域的點，以便於測量。可替代地，可以測量在電路區域的摻雜井的最接近的點和互連的導電或非矽芯或側壁的最接近的點之間的距離，在該情況下，測量會更緊密地涉及機械應力，其可被互連所影響並可以對電路元件產生作用。例如互連的導電、半導體或絕緣結構和/或例如任何非矽結構可以具有與矽基底(或至少包圍互連的基底的矽部分)的CTE不同的CTE，並且可以因此是機械應力的來源。可以應用其他測量方法，例如，如傳統上已知用於確定KOZ的方法。
本文所提到的術語開口可以包括任何開口或間隙，其可以例如是空心的、和/或以多孔和/或可壓縮的材料所部分或全部填充的，例如泡沫、這種包括氣態和/或液態材料的可壓縮流體、只部分填充間隙的不可壓縮流體等。根據多種實施例，空心的間隙可以用空氣或任何其他流體或氣體的材料在大氣壓或更高或更低壓力下進行填 充。
開口可以包括任何凹口(recess)、腔、開孔(cut-out)、孔等，其可以允許由於互連和基底的不同CTE而需要的對熱膨脹的補償。開口的多種實施例包括環狀、半圓和/或同心間隙、一個或多個孔洞、通孔、鑽洞(bore-hole)、鑽孔(drill-hole)等，多個孔洞的網狀佈置、多孔結構等。
開口可以完全包圍互連，例如以同心的方式。部分包圍互連的其他開口可以以朝向電路區域的方向，或朝向多個電路區域的一個方向或大方向，或一個或多個相反的方向來佈置，或可以以另外一種方式佈置。一個或多個開口的各種取向能夠被預期用於實現例如減小機械應力。
開口可以進入基底達特定深度。例如，開口的深度可以近似於互連的深度，或可以更大或更小。例如開口可以具有與電路的諸如摻雜井之類的半導體結構的深度相似的深度，或可以更深或更淺地延伸。開口的上端可以被提供在基底的頂面處或之上，或可以被提供在頂面之下，以使得開口在基底頂面上不可見。開口可以在其頂部和/或底部終止或閉合，或可以開啟。
根據多種實施例，淺溝槽隔離(Shallow Trench Isolation,STI)由可以在互連周圍的基底區域中提供的絕緣材料組成。附加地或可替代地，STI可以被提供給由例如互連的絕緣側壁所提供的絕緣。例如，與和半導 體電路元件相關聯的結構相比，STI可以進入基底更深。預期另外或其他用於將電路與互連隔離的基底特徵可包括例如矽局部氧化(local oxidation of silicon,LOCOS)、深溝槽隔離等。
可被提供在承載電路的基底之上的絕緣層也可以包括層間介電質(Inter-Layer Dielectri,ILD)、金屬間介電質(Inter-Metal Dielectric,IMD)等。可以預期作為用於互連的絕緣層或側壁、在基底之上或之下的絕緣層等的介電質材料的各種材料包括二氧化矽(SiO2 )、碳化矽(SiC)、碳氮化矽(SiCN)、諸如Si3 N4 之類的氮化矽、有機聚合物、任何低k介電質材料或高k介電質材料等。也可以採用包括這些或其他材料的一個或多個絕緣層作為半導體元件製造期間的蝕刻停止。
圖1是根據本公開的一個方面的半導體元件的實施例100的橫截面側視圖。元件100包括基底102、以數字104標記的其頂面、示意性指示的佈置在頂面104的半導體電路106、以及從頂面104向下延伸到基底102中的互連108。互連108可以包括側壁110。
基底102可以例如包括矽，在該情況下互連108可以被實現為TSV。側壁110的材料112可以包括用於使互連108的導電部分與基底102-例如在其上實現的電路106絕緣的介電質材料。
電路區域114被圖示為參考表面104來定義，其中區域114被定義為電路106的那些部分到表面 104上的投影或覆蓋區(footprint)，所述部分在表面104之下被嵌入基底102。還可以使用除頂基底表面104之外的其他參考平面。互連108與電路區域114間隔開距離116，其中間隔116可以例如大於互連108的KOZ或與其一致。
通過在側壁110中佈置凹口以在側壁110上提供開口118。除了以空氣或其他在例如大氣壓所提供的氣體成分填充外，開口118可以例如沒有任何材料。如圖1所示，開口118以朝著電路區域114的方向，即以非對稱的方式被佈置在側壁110中。根據其他實施例，開口還可以以對稱的方式提供，包括整圓或分段圓延伸。下文會對示例進行討論。
圖2是根據本公開的一個方面的半導體元件200的示意性橫截面側視圖。元件200包括具有頂面204的基底202。半導體電路206參考基底表面204來佈置。互連208延伸通過頂面204向下進入到基底202中。
半導體電路206包括至少一個被埋入或以其他方式合併入基底202中的部分210。部分210可以被實現為一個或多個摻雜井。電路206的另一部分212可以延伸到基底表面204之上。電路區域218被定義為埋入基底202的井到基底表面204的投影。
互連208可以包括可被實現為例如金屬芯的芯214。在互連208的側壁216中以朝向電路206、即電路區域218的方向提供開口215。開口215圖示為沿互連 208的長度延伸，這是具有大於元件206的埋入部分210的深度220的深度的開口的另一實現方式。
半導體元件206被佈置在離互連208的距離222處。距離222可以與為具有開口215的互連208所定義的KOZ一致。在電路區域218和互連208的最外部分之間對距離222進行測量。能夠預期其他距離測量方法。作為示例，在圖2中圖示了距離224，指示互連208的金屬芯214到電路區域218的距離，即包括開口215的寬度。根據該方法，可以從與基底的CTE相比具有明顯不同的CTE的互連的部分對間隔進行測量。由於不同的測量方法導致不同的距離值，互連或多個互連周圍的KOZ可能必須相應被定義。除非本文另有說明，否則為便於比較，從互連的最外部分測量電路區域和互連之間的距離，而不考慮其材料且不考慮是否存在開口，如利用測量222所示例性地圖示的那樣。
圖3圖示了根據本公開的一個方面的半導體元件的實施例300。元件300包括基底302、半導體電路304、互連306、以及佈置在互連306周圍的基底302的頂面310之下的STI 308。在基底302之上提供了介電層312。互連306延伸通過介電層312和基底302，並可以用來提供佈置在基底302上和/或在基底302之上或之下的元件元件之間的電氣連接。
半導體電路304包括延伸到基底302中深度316的至少一個摻雜井314。電路304在基底302之上的 部分318可以包括，例如延伸通過介電層312的接觸元件320。互連306包括可以是空的或充滿的芯322、和形成導電的內部側壁的金屬化層324。可以進一步提供介電質材料的外部側壁326用於使互連306與基底302絕緣。
STI 308提供附加絕緣，其中STI 308可以或可以不包括與絕緣側壁326類似的材料。STI 308可以從基底表面310延伸到基底302中深度328。絕緣側壁326和/或STI 308可以提供例如金屬化324和電路304的諸如摻雜井314之類的電性主動區域之間的漏電流(漏電電流)的最小化。STI 308的存在可以或可以不影響互連306周圍的KOZ的延伸。例如，在基底302的材料的CTE和STI 308的材料的CTE大約可比的情況下，STI 308的存在與否不會影響由互連306在周圍的諸如元件304之類的電路元件上所施加的機械應力。
電路區域332由電路304在表面310中的埋入部分314的大小所定義。摻雜區域314可以例如包括NFET的n型井和/或PFET的p型井。儘管為了清楚起見而沒有圖示出，電路區域可以被定義為大於一個或多個摻雜井並且可以包括，例如所述一個或多個摻雜井所嵌入的摻雜區域的部分。
在介電質側壁326中朝向電路區域332提供了開口330。開口330可以從頂面310延伸到基底302中深度334。根據圖示於圖3中的示例性實現方式300，開口330的深度334與電路304的深度316相同。根據其他 實現方式，與相鄰的電路元件相比，開口可以更深或更淺地延伸到基底中。開口330延伸到介電層312中，但是沒有整個穿過，以使得關於例如元件300的較高層，空氣間隙330可以是閉合的。
電路306被佈置在距互連306的間距336處，從互連306的絕緣側壁336測量且對於該測量忽略開口330的存在。為了討論，可以假設間隔336與為包括其開口330的互連306所定義的KOZ相一致。與沒有開口的互連相比KOZ可以被減小，這是由於，參考基底302和/或電路304，開口330可以提供互連306的例如諸如金屬化324之類的其金屬部分的熱膨脹和/或收縮的至少部分吸收。結果，可以減小相應的機械應力，這原本可能例如在元件300的操作期間發生。
開口330被圖示為被佈置為朝向電路元件304。值得注意的是，減小作用到電路304的機械應力也可能至少在某種程度上在開口被佈置在其他方向且例如被佈置在互連306的相對面的情況下實現。因此，由於開口可以在多個方向中起作用，因此可以選擇其定位，例如以便對佈置在互連周圍的多個電路元件的影響進行優化。
圖4示意性地圖示了根據本公開的一個方面的半導體元件400。元件400包括矽基底402、電晶體元件404、TSV 406、層間介電質(Inter-Layer Dielectri,ILD)408、金屬間介電質(Inter-Metal Dielectric,IMD)410和介電質帽層412。電晶體404包括埋入基底402在 其頂面416之下的第一和第二摻雜井414。電晶體404進一步包括在基底402之上嵌入ILD 408的部分418，其包括建立與接觸端子422的電氣連接的接觸元件420，所述接觸端子422包括嵌入IMD 410的金屬化424。關於例如堆疊配置，由層410實現的互連堆疊可以是M1級，或可以是在M1之上的任何其他金屬級，例如M2、M3、Mtop等，或可以是墊(pad)金屬化級。
TSV 406包括金屬芯426和金屬側壁428，其中芯426和側壁428的金屬或金屬合金可以是同一種或可以包括不同的金屬、金屬成分、金屬合金等。TSV 406與在IMD 410中包括金屬化432的接觸端子430電氣連接。接觸元件430的金屬化429可以或可以不包括與金屬化428相同的材料。TSV 406進一步包括外部絕緣側壁434，其包括用於將金屬芯426和/或內部側壁428與基底402絕緣的介電質材料436。
可以包括例如P摻雜井或PFET的源極區和汲極區的電晶體404的埋入部分414在基底402表面416上定義了電路區域438。電晶體404的電路區域438與互連406分開了間隔440，間隔440從互連406穿過表面416的外部側壁434測量(且對於該測量忽略任何開口)。KOZ 443可以由如箭頭444所指示的不可接受的機械應力的區域來定義，並且電路元件404的間隔440被選擇為大於或等於KOZ延伸442，即電晶體元件404位於KOZ 443外部。
由互連406在基底402的上部454中(即在表面416之下)施加在周圍的基底402上，並且施加到嵌入基底上部454中的電路元件上的機械應力因在介電質側壁436中提供的開口446的存在而減小。這種應力減小在圖4中由箭頭444所圖示，其將與表示由互連406的下部施加到基底402的較深部分456的較大的側向機械應力的箭頭448相比較。在互連406的下部中不存在開口，並且靠近基底402表面416的開口446在基底402很深處可以不具有明顯的影響。
開口446可以，例如允許互連406的芯426和金屬化428之一或二者的熱膨脹，而同時最小化以側向方向施加到周圍的基底402上的壓力。通過示例的方式，在圖4中，距離452表示KOZ 450的延伸，這在不存在例如開口446之類的任何開口的情況下必須考慮。與存在開口446時的KOZ 443的尺寸442相比，KOZ 450可以具有大得多的延伸452。
開口通常可以具有互連的半徑或直徑的一小部分的寬度；例如，開口可以具有互連直徑的1%、或互連直徑的3%、或互連直徑的10%的寬度。對於具有例如5微米的直徑的互連，在互連的一側上測量的開口可以具有0.1微米、或0.5微米、或1.0微米的寬度。根據其他實施例，開口可以具有大得多或小得多的寬度。
開口446可以被視為特別地減小由TSV 406施加到基底402的上部454的側向應力，其中側向應力可 以作用於電晶體元件404而影響其參數。只要沒有電路元件以與互連406的側向關係被佈置在互連406的下部456，就可能不需要減小應力448，即可能不需要提供實際上比任何電路元件更深入基底的任何開口。通常，開口可以到達例如矽基底之類的基底的表面下方，深度大約1微米或直到1微米、或直到10微米、或直到20微米或更多。
提供開口446允許電晶體元件404可以被放置在距互連406相對小的間距440。此外，由於在互連406的介電質側壁436內提供開口446，所以能夠最小化頂面416上可用於放置諸如電晶體404之類的電路元件的基底402的區域的損失。在圖4中元件400的配置圖示了除開口446外不提供另外的開口的情況。根據其他實施例，可以例如在基底中提供附加開口或其他應力減小裝置。然而，還在這些情況下，在諸如其側壁之類的互連的一部分中(例如在互連的介電質隔離中)提供開口使用於放置電路元件的基底區域的損失最小。
儘管在絕緣層434中存在開口446，但是只要例如開口446本身具有絕緣屬性，就可以保證互連406與基底402的絕緣。例如，只要沒有建立直接機械接觸並且避免擊穿電壓，那麽用空氣或其他絕緣介質填充的開口446就可以提供內部側壁428與基底402的絕緣。
雖然在細節上取決於特定配置，但是通常對於存在STI的實施例KOZ的減小可以是相似的。只要例 如KOZ從互連延伸到遠於STI的尺寸，那麽KOZ的減小就直接轉換為相應的可用於電路放置的表面區域的增加。
圖5A到5E在橫截面視圖中圖示了可被佈置在互連側壁內的開口的各種示例性配置。視圖的方向可以對應於圖4中箭頭458所指示的方向。
圖5A圖示了包括例如金屬芯504和介電質側壁506的互連502的視圖。芯504可以或可以不包括金屬側壁或阻障層。介電質側壁506包括半圓形開口508。開口508被取向為朝向示例性配置502中的方向510。箭頭510可以指示朝向半導體電路的方向，例如在圖4中朝向類似電晶體元件404的電路元件。
圖5B圖示了包括金屬芯514和介電質側壁516的互連512。開口518以諸如鑽洞或鑽孔之類的孔洞的形式佈置為如箭頭520所示的朝向相鄰的半導體電路。
圖5C圖示了包括金屬芯524和絕緣側壁526的互連522的配置，其中開口528被實現為以如箭頭530所示朝向半導體電路的方向佈置在側壁526中的多個孔洞。附加地或可替代地，開口可以被實現為網狀結構、多孔或海綿狀結構、或具有定義多個空穴(void)或腔的低體積填充係數的任何其他結構。為了吸收例如金屬芯524的熱膨脹，這種結構在某種程度上可能必須具有可壓縮屬性。
圖5D以如前述圖5A到5D相似的表示方式圖示了包括金屬芯534和絕緣側壁536的互連532的另一 配置。到附近的電路的方向如箭頭542所示。除了可以被佈置為具有或不具有穿孔的橋、條或刀片的構件540之外，全圓形開口538被實現為多孔結構等。
圖5E圖示了包括金屬芯546和絕緣側壁548的互連的實施例544。周圍的基底550由陰影線明確示出。在介電質側壁548中提供了開口552，其中開口552包括如虛線所示的側壁548的全圓形部分，但是以拉長的部分554進一步延伸到周圍的基底550中。開口552被示為沿著到半導體電路的方向556延長。即使開口552延伸到基底550中，但是其在絕緣側壁548中提供的部分允許最小化延伸到基底550中的部分554。
關於示例性圖5E的配置，重新提到，儘管在絕緣互連側壁中提供開口，但在例如開口本身可以具有絕緣屬性的情況下，也能夠保持互連與基底的電隔離。例如，開口可以用諸如空氣之類的電絕緣介質填充。其他示例可以是軟多孔或海綿狀材料，像多孔低k材料或泡沫狀材料。
雖然在圖5A到5E中示出的許多配置中，開口被取向為朝向附近的電路，值得注意的是，任何開口也可以以被定向為朝向其他方向來實現例如在多個附近電路元件的情況下機械應力減小的最優化。
圖6是圖示根據本公開的一個方面的製造半導體元件的過程600的流程圖。雖然方法600被示為包括步驟602~608的特定序列，但是根據其他實施例，步驟的 序列可以被改變和/或兩個或更多步驟可以彼此並行執行。可以執行附加的步驟和/或其他步驟可以替代步驟602~608的一個或多個。
在步驟602中，提供了例如矽基底的基底，該基底具有頂面。在步驟604中，形成半導體電路，其在基底的頂面上定義了電路區域。在步驟606中，形成了與電路區域間隔開的互連，該互連從頂面延伸到基底中。互連可以包括第一電絕緣材料形成的第一側壁。形成互連可以進一步包括提供不同於第一電絕緣材料的第二電絕緣材料的第二側壁。
在步驟608中，在第一側壁中提供開口。可以在互連和電路區域之間提供開口。提供開口可以包括例如通過選擇性蝕刻來在第一側壁中形成凹口。該凹口可以被熱可分解材料所部分填充。附加地或可替代地，開口能夠被多孔和/或可固化材料所填充。可以加熱以分解所述熱可分解材料和/或固化所述材料。開口可以通過在基底的頂面上沈積介電層和金屬化層中的至少一個而被橋接(bridge)。
圖7A到7H圖示了根據本公開的一個方面的製造半導體元件的方法。該方法可以是圖6的過程600的實現方式。在圖7A中圖示了包括矽基底702、電晶體元件704和互連706的佈置。可以是矽基底的基底702的表面708覆蓋有ILD 710、蝕刻停止712、第一介電質隔離714、第二介電質隔離716、金屬阻障718、和金屬層 720。電晶體元件704包括摻雜井和埋入基底702在其表面708之下的源極區和汲極區722。電晶體704進一步包括含有朝向介電層714延伸通過蝕刻停止層712的接觸元件726的部分724。
關於互連706，金屬層720可以形成金屬芯727，金屬阻障718可以形成最內的或第一側壁728，第二介電質隔離716可以形成中間或第二側壁730，並且第一介電質隔離714可以形成最外的或第三側壁732。對於下文所述的過程，蝕刻停止712是可選的；因此可以預期其他實施例，其中省略了對應於層712的蝕刻停止。在附圖中沒有示出STI，即互連706直接嵌入矽基底702中；然而，STI的存在基本上不會改變下述過程。
金屬層720、阻障層718、金屬芯727、和最內的側壁728的一個或多個的材料可以包括例如銅的任何金屬、或金屬合金，其中各個層和側壁可以包括相似的或不同的材料。互連706的介電質隔離層716和/或中間的側壁730的材料可以包括例如SiO2 。用於中間的側壁730的可替代的材料可以是例如聚酰亞胺等的有機聚合物。介電質隔離層714和/或外部側壁732的材料可以包括Si3 N4 ,、SiC和SiCN中的一個或多個。蝕刻停止712的材料可能包括例如SiC和/或SiCN。各個介電質/蝕刻停止層或側壁各自的材料可能相同或可能不同，以便允許選擇性的蝕刻過程。
包括或不包括各種側壁的互連706的直徑可 以在一微米到數微米的範圍內，並且可以例如大約為5微米。在互連706和電晶體元件704之間的距離734可以對應於或可以大於互連706的KOZ。由於在互連706的側壁中存在開口，該KOZ可以如傳統規定的那樣被定義為較小，其形成將會在下文進行描述。通常，關於電晶體704和互連706之間的距離734，與圖4相關的討論，間隔440、KOZ 443和450可以相應適用。
根據圖7B圖示的過程狀態，金屬層720和金屬阻障718已被移除，例如通過應用諸如化學機械研磨(Chemical-Mechanical Planarization,CMP)之類的過程。可選地，也可以執行第二介電質隔離716的部分或全部CMP。因此，CMP過程在第二介電質隔離層716中或在第一介電質隔離層714中停止。
根據圖7C，在第二介電質隔離716和中間側壁730的剩餘部分上執行選擇性回蝕(etch back)。例如可以執行濕蝕刻。結果在側壁730中、在互連706的金屬填充物、即金屬芯727以及最內的側壁728之外而在最外的絕緣側壁732之內形成了凹口736。介電質隔離714可以保護蝕刻停止712和/或ILD 710免於蝕刻腐蝕。凹口736可以到達基底702的頂面708下方，深度例如在大約1μm到10μm之間。
根據圖7D，凹口736填充有填充物738。填充物738的材料可以例如包括諸如旋塗聚合物之類的熱可分解材料。凹口740可以通過例如回蝕過程來形成，其中 形成凹口740以使得填充物738到達基底702的頂面708之上。
根據圖7E，凹口740被重填充以材料742，其通過在介電質隔離層714之上形成層744來施加。材料724可以例如包括多孔材料，例如帶有互連的小孔的低k多孔材料。其他多孔或滲透性材料能夠被考慮用於填充凹口740。
根據圖7F，例如在低於或至400℃的溫度執行固化和退火步驟。圖示於圖7D和7E中的填充物738的材料被分解並且被除氣互連填充凹口740和層742的多孔材料742。結果在絕緣側壁730中形成了開口746。
根據圖7G，具有多孔材料742的層744已被移除，例如，通過修補(touch-up)CMP和/或回蝕過程。凹口740填充有剩餘材料742。在基底702之上的平坦表面712也可以移除介電質隔離714，其中由蝕刻停止層712和/或ILD 710來提供CMP/蝕刻停止。結果，電晶體704的接觸元件726和包括芯727和/或金屬側壁728的互連706的金屬化被暴露。接觸726可以例如被實現為W插塞(W-plug)。
根據如圖7H所示的過程狀態，示例過程已經利用標準M1過程模組而繼續。這可以包括例如在蝕刻停止層712和/或ILD 710上沈積金屬間介電質(Inter-Metal Dielectric,IMD)748。這可以進一步包括M1模式，其包括例如提供金屬阻障和種子層/金屬層750；M1槽填充有 例如金屬材料752；和/或沈積M1介電質覆蓋層754。進一步過程步驟或過程模組可以隨後被執行。
如圖7A到7H所示的過程採用雙層介電質絕緣，其中層714包括氮化矽(Si3 N4 )或碳化矽或碳氮化矽來保護下面的ILD 710(和可選地STI)免受在另一絕緣層716的凹口736蝕刻期間的蝕刻腐蝕，該絕緣層716可以包括例如二氧化矽。兩個絕緣層形成互連706的絕緣側壁732、730。結果，在內部絕緣側壁730中形成開口746後，TSV 706仍然包括由絕緣側壁732所表示的對矽基底702的介電質絕緣。此外，氮化矽、碳化矽、或碳氮化矽的好處是對於防止例如Cu離子的金屬離子從TSV的芯金屬填充物727的外擴散是極好的擴散阻障。
如圖7A到7H的過程所圖示，形成開口746需要附加的或其他昂貴的光刻步驟。結果，能夠以高成本效益的方式提供空氣間隙746和由此導致的在互連706周圍的減小的KOZ。
圖8A到8D圖示了圖7A到7H的過程的可替代過程。參考圖8A到8D的配置沒有被明確討論的任何方面可以被假定為與對圖7A到7H的配置的討論相似。
該過程可以從與圖7A所示的配置類似的配置開始。雖然圖7B指示其中只移除了一個或多個金屬層的過程，但是圖8A示出了額外移除在矽基底802之上的平坦表面上的任何絕緣/介電層的結果。特別地，作為示例性電路元件，圖8A的配置包括，被佈置在矽基底802中 的電晶體804、和互連(TSV)806。在基底802的頂面812之上提供了ILD 808和蝕刻停止810。
互連806包括芯814和最內的側壁816，其中芯814和側壁816之一或二者可以包括諸如銅之類的金屬或其合金。用於芯814的可替代的金屬可以是鋁或鎢。用於具有金屬擴散阻障和/或種子層的功能的側壁816的可替代的材料可以是鈦、氮化鈦、鉭、氮化鉭、鎢、氮化鎢、鈷或釕等，或其組合。互連806進一步含有包括絕緣最外的側壁820和絕緣內部側壁822的雙層介電質絕緣818，其中第一和第二絕緣側壁820、822可以由不同介電質材料組成。
ILD808之上的任何層的移除在蝕刻停止層801上或在其中停止，並且可以包括暴露電晶體804的接觸824以及TSV 806的金屬側壁816和銅芯814。因此，蝕刻停止層810可以是對於圖8A等所示的過程的必需元件。
根據圖8B，通過移除內部絕緣側壁822的介電質材料來在內部絕緣側壁822中形成凹口826，其中凹口826可以到達基底802的頂面812之下大約1μm到10μm之間。凹口826可以通過蝕刻來形成，例如通過濕蝕刻。在一個實施例中，蝕刻對於ILD 808之上的平面蝕刻停止810和外部絕緣側壁820的材料具有選擇性。
根據圖8C，在ILD 808、蝕刻停止810、和TSV 806之上提供IMD 828。IMD 828的材料829可以例 如含有包括低k和/或多孔介電質材料的介電質材料。IMD 828可以例如通過化學氣相沈積(chemical-vapor deposition,CVD)和/或任何其他合適的過程而被沈積。如凹口閉合元件830所示，凹口826的頂部能夠閉合或被充滿，以便形成開口832。例如，開口832可以通過IMD 828的材料829來橋接。以這種方式，開口832可以從基底802的頂面812之上以垂直方向延伸到頂面812之下的深度834。深度834可以被選擇為較諸如其摻雜井825之類的半導體元件804更深的結構。
根據圖8D中所示的過程狀態，示例過程已經利用標準M1過程模組而繼續。這可以包括例如M1圖案化，其包括例如形成槽並提供種子層/金屬阻障層836；M1槽填充以例如金屬材料838；和/或沈積M1介電質覆蓋層840。進一步過程步驟或過程模組可以隨後被執行。
雖然圖7A到7H和圖8A到8D的製造方法已被圖示為與金屬化層M1相關，但是在互連和互連堆疊之間的電氣連接也能夠被實現在M1之上的任何其他金屬級中，例如在M2，M3，……，Mtop中或在墊金屬化級或外金屬化級中。
雖然已經參考多個實現方式中僅一個描述了本公開的實施例的特定特徵或方面，但是如任何給定或特定應用可能期望的或者對其有利，這種特徵或方面可以與其他實現方式的一個或多個其他特徵或方面相結合。
雖然已經圖示並描述了本公開的各個態樣， 但是在不背離所附的申請專利範圍的範圍的情況下可以對其進行修改。特別關於由上述元件或結構(裝配件、元件、電路、系統等)所執行的各種功能，除另有指示之外，即使結構上不等同於執行本文所圖示的示例性實現方式中的功能的本公開的結構，用於描述這些元件的術語(包括提到的“裝置”)也旨在對應於執行所描述元件的指定功能(例如功能上相等)任意元件或結構。
100‧‧‧元件
102‧‧‧基底
104‧‧‧頂面
108‧‧‧互連
110‧‧‧側壁
112‧‧‧材料
114‧‧‧電路區域
116‧‧‧間隔
118‧‧‧開口

Claims (21)

  1. 一種半導體元件，包括：具有頂面之基底；半導體電路，於該基底的該頂面上定義電路區域；以及互連，與該電路區域間隔開且從該頂面延伸到該基底中，該互連包括：由第一電絕緣材料所形成的第一側壁；由第二電絕緣材料所形成的第二側壁，並且其中該第二側壁被佈置在該第一側壁之外；由導電材料所形成的第三側壁，該第三側壁被佈置在該第一側壁之內；其中開口係形成在該第一側壁內。
  2. 如申請專利範圍第1項所述的半導體元件，其中，該互連從該基底的該頂面向下延伸到第一深度，並且該開口從該基底的該頂面向下延伸到第二深度，該第一深度大於該第二深度。
  3. 如申請專利範圍第1項所述的半導體元件，其中，該開口從該基底的該頂面向下延伸到第二深度，並且該電路區域包括從該基底的該頂面向下延伸到第三深度的至少一個摻雜區域，該第二深度大於該第三深度。
  4. 如申請專利範圍第3項所述的半導體元件，其中，該摻雜區域包括n井和p井中的至少一者。
  5. 如申請專利範圍第1項所述的半導體元件，進一步 包括：第一介電層，其在矽基底的該頂面之上延伸，其中該開口延伸到該第一介電層中。
  6. 如申請專利範圍第5項所述的半導體元件，進一步包括：第二介電層，其在該第一介電層之上延伸，該第二介電層橋接該開口。
  7. 如申請專利範圍第6項所述的半導體元件，其中，該第二介電層包括低k介電質材料。
  8. 如申請專利範圍第1項所述的半導體元件，其中，該第一電絕緣材料與該第二電絕緣材料不同。
  9. 如申請專利範圍第1項所述的半導體元件，該互連進一步包括由導電材料所形成的芯。
  10. 如申請專利範圍第1項所述的半導體元件，該半導體電路包括數位電路、類比電路、數位電晶體、類比電晶體、數位FET、類比FET、PFET、NFET、MOSFET、PMOSFET、和NMOSFET中的至少一者。
  11. 如申請專利範圍第1項所述的半導體元件，其中，該第一側壁由二氧化矽所形成。
  12. 如申請專利範圍第1項所述的半導體元件，其中，該第二側壁由氮化矽、碳化矽、和碳氮化矽中的至少一者所形成。
  13. 如申請專利範圍第1項所述的半導體元件，其中，該開口從矽基底的頂面向下延伸到至少1微米、或至 少10微米、或至少20微米的第二深度。
  14. 一種半導體元件，包括：具有頂面之矽基底；半導體電路，於該基底的該頂面上定義電路區域；以及互連，與該電路區域間隔開，且從該頂面延伸到該基底中；其中該互連包含：由第一電絕緣材料所形成的第一側壁；由第二電絕緣材料所形成的第二側壁，並且其中該第二側壁被佈置在該第一側壁之外；由導電材料所形成的第三側壁，該第三側壁被佈置在該第一側壁之內；其中該互連包括在該第一側壁之內從該基底的該頂面向下延伸到至少該電路區域的摻雜區域的深度的開口。
  15. 如申請專利範圍第14項所述的半導體元件，其中，該互連具有10微米或更小、或5微米或更小的直徑。
  16. 如申請專利範圍第14項所述的半導體元件，其中，該開口具有該互連的直徑的1/5或更小的寬度。
  17. 如申請專利範圍第14項所述的半導體元件，其中，該互連包括由介電質材料所形成的側壁，以及在該側壁內所形成的該開口。
  18. 一種製造半導體元件的方法，包括：提供具有頂面的基底； 形成在該基底的該頂面上定義電路區域的半導體電路；形成與該電路區域間隔開且從該頂面延伸到該基底中的互連，該互連包括由第一電絕緣材料所形成的第一側壁；以及提供開口在該第一側壁內，其中形成該互連包括提供不同於該第一電絕緣材料的第二電絕緣材料的第二側壁，且其中形成該開口包括藉由選擇性蝕刻以在該第一側壁內形成凹口，其中形成該開口進一步包括用熱可分解材料部分填充該凹口。
  19. 如申請專利範圍第18項所述的方法，其中，形成該開口進一步包括進一步用多孔和可固化材料填充該凹口。
  20. 如申請專利範圍第19項所述的方法，其中，形成該開口進一步包括進行加熱以分解該熱可分解材料且固化該多孔材料。
  21. 如申請專利範圍第18項所述的方法，其中，形成該開口進一步包括沈積橋接該開口的介電層和金屬化層中的至少一者。
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