JP2004119532A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ヴィアホールの内壁がプラグ形成時のガスで侵食されることのない半導体装置と、該装置を形成する製造方法とを提供する。
【解決手段】層間絶縁膜を介して互いに対向する下層配線および上層配線を電気的に接続すべく、前記層間絶縁膜の前記下層配線上に該下層配線を露呈させるヴィアホールを形成する工程と、侵食を防止する保護膜を形成する工程と、前記下層配線を前記上層配線に電気的に接続するためのプラグを形成する工程とを含む半導体装置の製造方法において、前記保護膜を、前記ヴィアホールの形成工程で該ホールの内壁に付着する残渣物を覆うべくＣＶＤ法により形成する。
【選択図】 図１
【解決手段】層間絶縁膜を介して互いに対向する下層配線および上層配線を電気的に接続すべく、前記層間絶縁膜の前記下層配線上に該下層配線を露呈させるヴィアホールを形成する工程と、侵食を防止する保護膜を形成する工程と、前記下層配線を前記上層配線に電気的に接続するためのプラグを形成する工程とを含む半導体装置の製造方法において、前記保護膜を、前記ヴィアホールの形成工程で該ホールの内壁に付着する残渣物を覆うべくＣＶＤ法により形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置および該半導体装置の製造方法に関し、特に詳しくは、多層に配線が施された半導体装置と、その製造方法とに関する。
【０００２】
【従来の技術】
半導体素子が高度に集積された半導体装置は、該装置内に多層に配線が施されている。この配線は、半導体素子を高度に集積するために配線幅および配線間隔の縮小化が計られている。そして、配線幅および配線間隔の縮小化による配線間容量の増加により、信号の遅延が増大することから、それを低減するために配線間の層間絶縁膜に低誘電率の材料が用いられている。
低誘電率材としては、例えばシルセスキオキサン（Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；Ｓｉ２Ｏ３）を主原料、あるいはＳｉ−Ｈ基またはＳｉ−ＣＨ３基を有するシルセスキオキサンを主原料とする誘電率が２．５程度の酸化シリコンが挙げられる。しかしながら、フッ素添加酸化物を除くシルセスキオキサンを主原料にする代表的な低誘電率材は、六フッ化タングステン（ＷＦ６）ガスにより、侵食されやすい。また、前記低誘電率材は、一般的に酸素中および酸素プラズマ中での熱処理に弱く、酸素プラズマによるアッシングと称される灰化処理を行うと、酸素プラズマ中に生成される活性酸素により酸化されやすいことも判明している。
【０００３】
ここで、この種の半導体装置１００の従来の製造方法を図１０および図１１を参照しながら説明する。
図１０は、製造途中の従来の半導体装置１００を示す。
図１０において、図示しない半導体素子を有する半導体基板１１上に、所定の位置に所定のパターンで下層配線１２を形成した後、該下層配線１２を覆って半導体基板１１上に、シルセスキオキサンに代表される低誘電率材を用いた層間絶縁膜１３を形成する。その後、層間絶縁膜１３上に酸化膜１４を形成し、該酸化膜１４および層間絶縁膜１３に対し、選択的にエッチングを施すためのレジスト膜を用いてヴィアホール１６を形成する。次にヴィアホールの形成に用いたレジスト膜をアッシングと称される灰化処理により除去すると共にヴィアホール１６の内壁に、二酸化シリコン膜が庇護膜１８として形成される。その後、酸化膜１４上を覆うバリアメタル膜２２を、スパッタ法により形成した後、ヴィアホール１６内にプラグを形成する。
【０００４】
前記した従来の半導体装置の他に、層間絶縁膜に対する侵食を防止する保護層およびバリアメタル膜を有する従来の半導体装置、有機ＳＯＧ保護層およびバリアメタル膜を有する従来の半導体装置がある（特許文献１参照。）。
前記保護層および有機ＳＯＧ保護層は、ヴィアホールの形成に用いたレジスト膜をウエット剥離液で除去するとき、該剥離液による層間絶縁膜に対する侵食を防ぐために形成される。
更に、選択的にエッチングされる層間絶縁膜を用いて形成する半導体装置において、密着層を有する従来の半導体装置と、該密着層に代えてバリア層を有する従来の半導体装置とがある（特許文献２参照。）。
密着層は、ヴィアホール内に形成するプラグと層間絶縁膜との間で、前記プラグを層間絶縁膜に密着させるために形成され、バリア層は、銅配線および銅プラグがヴィアホールから層間絶縁膜に拡散することを防ぐために形成される。
【０００５】
【特許文献１】
特開平１１−２９７８２９号公報（図１および図４）
【特許文献２】
特開２００１−１１８９２５公報（図１および図２）
【０００６】
【発明が解決しようとする課題】
ところで、従来の半導体装置１００では、図１１に示すように、ヴィアホール１６の内壁を庇護膜１８およびバリアメタル膜２２で保護しているにもかかわらず、プラグ形成に用いる六フッ化タングステン（ＷＦ６）ガスにより、ヴィアホールの内壁から侵食が生じていた。
従って、本発明の目的は、ヴィアホールの内壁がプラグ形成時のガスで侵食されることのない半導体装置と、該装置を形成する製造方法とを提供することにある。
【０００７】
【課題を解決するための手段】
ここで、本発明者は、ヴィアホール１６の内壁が侵食される原因をヴィアホール１６の形成工程において下層配線１２がスパッタエッチングされることに起因していることを見出した。即ち、エッチング処理が進行して下層配線１２が露呈すると、該下層配線１２上もスパッタリングされて、下層配線１２の表面が削れて、その塵が残渣物１７（図１１参照）としてヴィアホールの内壁に付着することが判明した。そして、残渣物１７は、図１１に示すように、下層配線１２上の非整合な位置にボーダーレスヴィアを形成するとき、顕著に生じることもつきとめた。これは、該下層配線１２の端部の強度が弱く、スパッタリングにより下層配線１２の端部が削れやすいからと考えられる。
【０００８】
一方、ヴィアホールの形成に用いたレジスト膜を除去するとき、上記したように、酸素プラズマを用いたアッシングと称される灰化処理が行われている。しかし、この灰化処理では、酸素プラズマが、ヴィアホール１６が形成された層間絶縁膜１３の表面から底面へ向かう方向に加速されて照射されるため、酸素プラズマが残渣物１７に遮られ、この結果、ヴィアホール１６に付着する残渣物の下方の内壁には、庇護膜１８が形成されないことも判明した。
更に、残渣物１７の下方の内壁に限らず、残渣物１７が付着するヴィアホール１６の内壁周辺にも庇護膜１８が形成されないことも判明した。
【０００９】
更に、バリアメタル膜２２は、物理的に金属を堆積させるスパッタ法により、チッ化チタン（ＴｉＮ）を堆積させて形成するが、チッ化チタンを物理的に堆積させると、前記した庇護膜１８と同様に、残渣物１７に遮られるヴィアホール１６の内壁に形成されないことも明らかになった。
【００１０】
このように庇護膜１８およびバリアメタル膜２２がヴィアホール１６内壁下方に形成されていない場合には、図１１に示すように、プラグを形成するための六フッ化タングステン（ＷＦ６）ガスを用いた化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が施されると、庇護膜１８およびバリアメタル膜２２で覆われていないヴィアホール１６の内壁下方あるいは残渣物１７周辺の内壁において、層間絶縁膜１３が侵食する。即ち、前記した低誘電率材を用いた層間絶縁膜１３が直接的にＷＦ６ガスに触れることから侵食が生じる。
【００１１】
本発明は、以上の点を解決するために、次の構成を採用する。
層間絶縁膜を介して互いに対向する下層配線および上層配線を電気的に接続すべく、前記層間絶縁膜の前記下層配線上に該下層配線を露呈させるヴィアホールを形成する工程と、該ヴィアホールの内壁に前記層間絶縁膜に対する侵食を防止する保護膜を形成する工程と、前記下層配線を前記上層配線に電気的に接続するためのプラグを前記保護膜を介して前記ヴィアホール内に形成する工程とを含む半導体装置の製造方法において、前記保護膜を、前記ヴィアホールの形成工程で該ホールの内壁に付着する残渣物を覆うべくＣＶＤ法により形成することを特徴とする。
【００１２】
前記層間絶縁膜を、低誘電率材から形成することができる。
前記プラグを、六フッ化タングステンガスを用いた化学的気相成長法により形成することができる。
前記ヴィアホールを、前記下層配線上の非整合な位置にボーダーレスヴィアとして形成することができる。
【００１３】
層間絶縁膜に設けたヴィアホールを介して互いに対向する下層配線および上層配線と、前記ヴィアホールの内壁に設けられて前記層間絶縁膜に対する侵食を防止する保護膜と、前記ヴィアホール内に設けられて、前記下層配線と前記上層配線とを電気的に接続するプラグとを有する半導体装置において、前記保護膜は、前記ヴィアホールの形成で該ホールの内壁に付着した残渣物を覆うためにＣＶＤ法により形成されていることを特徴とする。
【００１４】
前記層間絶縁膜に、低誘電率材を用いることができる。
前記プラグに、タングステンプラグを用いることができる。
前記ヴィアホールは、前記下層配線上の非整合な位置に形成されるボーダーレスヴィアを用いることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を、図１〜図９を用いて説明する。
図１は、本発明の半導体装置１０を示す断面図である。
半導体装置１０は、図示しない半導体素子が形成された半導体基板１１と、該基板１１上の所定の位置に形成された下層配線１２と、該下層配線１２上に配線を積層するための層間絶縁膜１３と、該層間絶縁膜１３上に形成された酸化膜１４と、下層配線１２上の縁部にかかる位置に形成されたボーダーレスヴィアと称されるヴィアホール１６と、該ヴィアホール１６の内壁に付着する残渣物１７と、該残渣物１７が付着するヴィアホール１６の下方の内壁を除いて庇護する庇護膜１８と、該庇護膜１８および残渣物１７を覆ってヴィアホール１６の内壁に形成されている保護膜１５と、該保護膜１５の形成したヴィアホール内に設けられた下層配線１２と上層配線２０とを電気的に接続するためのプラグ１９とを有する。
【００１６】
本発明の半導体装置１０において使用される層間絶縁膜１３は、低誘電率を有する低誘電率材が用いられる。該低誘電率材としては、例えばシルセスキオキサン（Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；Ｓｉ２Ｏ３）を主原料、あるいはＳｉ−Ｈ基またはＳｉ−ＣＨ３基を有するシルセスキオキサンを主原料とする誘電率が２．５程度の酸化シリコンが知られている。
フッ素添加酸化物を除くシルセスキオキサンを主原料にする低誘電率材は、酸素中および酸素プラズマ中での熱処理に弱く、アッシングと称される灰化処理を行うと、該アッシングで生じる活性酸素により酸化されやすい。また、前記低誘電率材は、上記したように、六フッ化タングステン（ＷＦ６）ガスで侵食される。
【００１７】
次に、前記した半導体装置１０の製造方法を図１〜図９を用いて説明する。
先ず、図２に示すように、図示しない半導体素子を有する半導体基板１１上に所定のパターンで下層配線１２を形成する。即ち、半導体基板１１上にアルミニウム（Ａｌ）合金を成膜した後、反射率の高いアルミニウム合金に対し、所定のパターンニングを行うときの反射防止膜（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｍｅｔａｌ）として、かつアルミニウム合金にボイドが生じて断線することがないように、エレクトロマイグレーション耐性の改善のため、更に熱ストレス耐性を向上させるために、前記アルミニウム合金の成膜に続いて例えばチッ化チタン（ＴｉＮ）の膜を形成する。そして、これらの膜に対し、所定のパターンでエッチングが施されて下層配線１２が形成される。
【００１８】
下層配線１２を形成した後、図３に示すように、半導体基板１１上にスピンコーティングと称される塗布法により、前記した低誘電率材の層間絶縁膜１３を形成する。該層間絶縁膜１３は下層配線１２を覆い、半導体基板１１上に所定の厚さ寸法で形成される。
次に、層間絶縁膜１３を形成した後、図４に示すように層間絶縁膜１３上に酸化膜１４をプラズマＣＶＤ法により形成する。該酸化膜１４は、後述するレジスト膜２１を除去するとき、前記層間絶縁膜１３の上部の表面上からの酸化を防ぐことができる。
【００１９】
酸化膜１４を形成した後、図５に示すように、該酸化膜１４上に、ヴィアホール１６を形成するためのレジスト膜２１が所定の位置に形成される。
レジスト膜２１の形成後、図６に示すように、反応性イオンエッチング法（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、レジスト膜２１に覆われていない酸化膜１４および層間絶縁膜１３がエッチングされて、ヴィアホール１６が形成される。
本発明で形成するヴィアホール１６は、下層配線１２の真上に形成するのではなく、該下層配線１２に対し、位置ずれして形成される、いわゆるボーダーレスヴィアである。
【００２０】
エッチングが下層配線１２上まで達すると、図７に示すように、下層配線１２上の角がスパッタされる。これによりスパッタされて削られた下層配線１２上の縁部の塵が残渣物１７としてヴィアホール１６の内壁に付着する。
形成される残渣物１７の主な構成元素は、層間絶縁膜の低誘電率材、下層配線１２のアルミニウム合金からのＡｌ、Ｃｕおよびチッ化チタンからのＴｉ、Ｎなどであるが、それらの混合比率は各残渣物毎に異なる。従って、各残渣物に対し有効なクリーニング液を用いようとすると、残渣物のみならず、例えば層間絶縁膜１３および下層配線１２などに、クリーニング液による侵食を生じる恐れがある。このためヴィアホール１６内の残渣物１７を完全に除去することは困難であり、クリーニングで除去されない残渣物１７がヴィアホール１６の内壁で残存する。
【００２１】
ヴィアホール１６の形成を終えると、図８に示すように、半導体基板１１上に酸化膜１４および層間絶縁膜１３を介して形成されたレジスト膜２１が、酸素プラズマの反応性イオンエッチング（Ｏ２−Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；以降Ｏ２−ＲＩＥと称す）法により除去される。このレジスト膜２１の除去方法は、”Ｔ． Ｙｏｓｈｉｅ， ｅｔ． ａｌ．， Ａｄｖａｎｃｅｄ Ｍｅｔａｌｌｉｚａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ （ＡＭＣ） １９９９，Ｐ．１９３” に開示されている。Ｏ２−ＲＩＥ法は、前記各半導体基板１１から成るウエハを、図示しない載置台に配置した後、該載置台に対する電位（バイアス）を制御する。電位は、レジスト膜２１の表面からレジスト膜２１の裏面に向かう方向、つまりはレジスト膜２１表面から半導体基板１１へ向かう方向に制御される。この電位が制御されている中で、酸素プラズマを用いたアッシングを行うと、該酸素プラズマから活性酸素を生じながら電位の制御される方向に引き寄せられる。酸素プラズマは、加速しながら前記ウエハに対し、垂直に近い角度で照射される。従って、酸素プラズマはヴィアホール１６の内壁に沿って照射されるが、ヴィアホール１６に付着した残渣物１７が遮る下方の内壁および残渣物１７が付着する内壁の周辺には照射されにくい。
【００２２】
ところで、前記したように活性酸素を生成する酸素プラズマにより、低誘電率材は酸化されることから、レジスト膜２１の除去と同時的に、低誘電率材を用いた層間絶縁膜１３に形成されるヴィアホール１６の内壁が酸化され、この酸化により生じる二酸化シリコン膜が庇護膜１８として形成される。活性酸素を生成する酸素プラズマは、前記したように、ヴィアホール１６に付着する残渣物１７の下方の内壁および残渣物１７の周辺の内壁には照射されにくいことから、該内壁下方および残渣物１７が付着する内壁の周辺に庇護膜１８は形成されない。
【００２３】
また、庇護膜に覆われないヴィアホール１６の内壁は低誘電率材を用いた層間絶縁膜１３が露出することから、後述するプラグ１９を形成するときの六フッ化タングステン（ＷＦ６）ガスで侵食される。これを防止するために、図９に示すように、保護膜１５を形成する。該保護膜１５は、酸化膜１４上およびヴィアホール１６の内壁を残渣物１７と共に覆っている。
前記保護膜１５は、ＣＶＤ法により形成される。該ＣＶＤ法は、前記した庇護膜１８まで形成された半導体基板１１から成るウエハを真空排気可能な容器内の所定の位置に配置した後、該ウエハに対し、テトラエトキシシラン（ＴＥＯＳ；Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ；Ｓｉ（ＯＣ２Ｈ５）４）と酸素（Ｏ２）とを用いて、４５０度以下の堆積温度および数百Ｔｏｒｒの堆積圧力で保護膜１５を形成する。これにより、ヴィアホール１６内および酸化膜１４上に二酸化シリコン膜が保護膜１５として形成される。本発明で形成される保護膜１５は、従来の半導体装置で形成されていたバリアメタル膜のように、スパッタ法により物理的に形成した膜ではなく、化学反応により堆積させた膜であることから、ヴィアホールに付着する残渣物１７の下方の内壁および残渣物１７が付着する内壁の周辺でも、段差被覆性良くヴィアホール１６の内壁全体に保護膜１５が形成される。
【００２４】
保護膜１５を形成した後、図１に示すように、ヴィアホール１６の内壁以外の下層配線１２上の不要な保護膜１５を、指向性を有するエッチングにより除去した後、六フッ化タングステン（ＷＦ６）ガスを用いたＷ−ＣＶＤ法により、ヴィアホール内にプラグ１９を形成する。プラグ１９の形成に六フッ化タングステン（ＷＦ６）ガスを用いても、前記した保護膜によりヴィアホールに付着する残渣物１７の下方の内壁および残渣物１７が付着する内壁の周囲も覆われることから、層間絶縁膜に対する侵食の恐れはない。
プラグ１９の形成後、該プラグ１９上に、前記した下層配線１２と同様な方法により上層配線２０を形成する。
【００２５】
前記したように、プラグ１９の形成に先立ち、ヴィアホールの内壁を庇護膜１８で覆い、更に、庇護膜１８で覆われないヴィアホールに付着する残渣物１７の下方の内壁および残渣物１７が付着する内壁の周辺も、残渣物１７と共に保護膜で覆うことから、六フッ化タングステン（ＷＦ６）ガスにより層間絶縁膜が侵食される恐れはない。
【００２６】
本発明によれば、低誘電率材を用いた層間絶縁膜１３にヴィアホール１６を形成するときに生じる残渣物１７が、ヴィアホール１６の内壁に付着しても、該ヴィアホール１６の内壁を、残渣物１７と共にＣＶＤ法で形成する保護膜１５により覆うことから、プラグ１９を形成するときのガスによる侵食を防止することができる。
更に、本発明の製造方法によれば、前記した保護膜１５を、特別な装置を用いることなく形成することができることから、設備投資を抑えて本発明の半導体装置１０を製造することができる。
【００２７】
【発明の効果】
本発明によれば、下層配線上の層間絶縁膜にスパッタエッチングでヴィアホールを形成するとき、スパッタにより生じた残渣物が前記ヴィアホールの内面に付着しても、該ヴィアホールの内面を化学的気相成長（ＣＶＤ）法を用いて保護膜を形成することにより、ヴィアホールの内壁が残渣物と共に保護膜で覆われることから、ヴィアホール内にプラグを形成するときのガスによる前記層間絶縁膜への侵食を防止することができる。従って、前記層間絶縁膜に対する侵食を防止することにより、侵食による不良品の発生を低減することができ、半導体装置を効率的に生産することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置１０の断面図である。
【図２】半導体基板１１に形成された下層配線１２を示す断面図である。
【図３】半導体基板１１上で下層配線１２を覆う層間絶縁膜１３を示す断面図である。
【図４】層間絶縁膜１３上に形成された酸化膜１４を示す断面図である。
【図５】酸化膜１４上に形成されたレジスト膜２１を示す断面図である。
【図６】層間絶縁膜１３に形成されるヴィアホール１６を示す断面図である。
【図７】ヴィアホール１６の内壁に付着する残渣物１７を示す断面図である。
【図８】レジスト膜２１の除去で形成された庇護膜１８を示す断面図である。
【図９】残渣物と共にヴィアホールの内壁を覆う保護膜を示す断面図である。
【図１０】バリアメタル膜が形成された従来の半導体装置を示す断面図である。
【図１１】六フッ化タングステンガスにより侵食する層間絶縁膜を有する従来の半導体装置を示す断面図である。
【符号の説明】
１０ 半導体装置
１１ 半導体基板
１２ 下層配線
１３ 層間絶縁膜
１４ 酸化膜
１５ 保護膜
１６ ヴィアホール
１７ 残渣物
１８ 庇護膜
１９ プラグ
２０ 上層配線
２１ レジスト膜
２２ バリアメタル膜
【発明の属する技術分野】
本発明は、半導体装置および該半導体装置の製造方法に関し、特に詳しくは、多層に配線が施された半導体装置と、その製造方法とに関する。
【０００２】
【従来の技術】
半導体素子が高度に集積された半導体装置は、該装置内に多層に配線が施されている。この配線は、半導体素子を高度に集積するために配線幅および配線間隔の縮小化が計られている。そして、配線幅および配線間隔の縮小化による配線間容量の増加により、信号の遅延が増大することから、それを低減するために配線間の層間絶縁膜に低誘電率の材料が用いられている。
低誘電率材としては、例えばシルセスキオキサン（Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；Ｓｉ２Ｏ３）を主原料、あるいはＳｉ−Ｈ基またはＳｉ−ＣＨ３基を有するシルセスキオキサンを主原料とする誘電率が２．５程度の酸化シリコンが挙げられる。しかしながら、フッ素添加酸化物を除くシルセスキオキサンを主原料にする代表的な低誘電率材は、六フッ化タングステン（ＷＦ６）ガスにより、侵食されやすい。また、前記低誘電率材は、一般的に酸素中および酸素プラズマ中での熱処理に弱く、酸素プラズマによるアッシングと称される灰化処理を行うと、酸素プラズマ中に生成される活性酸素により酸化されやすいことも判明している。
【０００３】
ここで、この種の半導体装置１００の従来の製造方法を図１０および図１１を参照しながら説明する。
図１０は、製造途中の従来の半導体装置１００を示す。
図１０において、図示しない半導体素子を有する半導体基板１１上に、所定の位置に所定のパターンで下層配線１２を形成した後、該下層配線１２を覆って半導体基板１１上に、シルセスキオキサンに代表される低誘電率材を用いた層間絶縁膜１３を形成する。その後、層間絶縁膜１３上に酸化膜１４を形成し、該酸化膜１４および層間絶縁膜１３に対し、選択的にエッチングを施すためのレジスト膜を用いてヴィアホール１６を形成する。次にヴィアホールの形成に用いたレジスト膜をアッシングと称される灰化処理により除去すると共にヴィアホール１６の内壁に、二酸化シリコン膜が庇護膜１８として形成される。その後、酸化膜１４上を覆うバリアメタル膜２２を、スパッタ法により形成した後、ヴィアホール１６内にプラグを形成する。
【０００４】
前記した従来の半導体装置の他に、層間絶縁膜に対する侵食を防止する保護層およびバリアメタル膜を有する従来の半導体装置、有機ＳＯＧ保護層およびバリアメタル膜を有する従来の半導体装置がある（特許文献１参照。）。
前記保護層および有機ＳＯＧ保護層は、ヴィアホールの形成に用いたレジスト膜をウエット剥離液で除去するとき、該剥離液による層間絶縁膜に対する侵食を防ぐために形成される。
更に、選択的にエッチングされる層間絶縁膜を用いて形成する半導体装置において、密着層を有する従来の半導体装置と、該密着層に代えてバリア層を有する従来の半導体装置とがある（特許文献２参照。）。
密着層は、ヴィアホール内に形成するプラグと層間絶縁膜との間で、前記プラグを層間絶縁膜に密着させるために形成され、バリア層は、銅配線および銅プラグがヴィアホールから層間絶縁膜に拡散することを防ぐために形成される。
【０００５】
【特許文献１】
特開平１１−２９７８２９号公報（図１および図４）
【特許文献２】
特開２００１−１１８９２５公報（図１および図２）
【０００６】
【発明が解決しようとする課題】
ところで、従来の半導体装置１００では、図１１に示すように、ヴィアホール１６の内壁を庇護膜１８およびバリアメタル膜２２で保護しているにもかかわらず、プラグ形成に用いる六フッ化タングステン（ＷＦ６）ガスにより、ヴィアホールの内壁から侵食が生じていた。
従って、本発明の目的は、ヴィアホールの内壁がプラグ形成時のガスで侵食されることのない半導体装置と、該装置を形成する製造方法とを提供することにある。
【０００７】
【課題を解決するための手段】
ここで、本発明者は、ヴィアホール１６の内壁が侵食される原因をヴィアホール１６の形成工程において下層配線１２がスパッタエッチングされることに起因していることを見出した。即ち、エッチング処理が進行して下層配線１２が露呈すると、該下層配線１２上もスパッタリングされて、下層配線１２の表面が削れて、その塵が残渣物１７（図１１参照）としてヴィアホールの内壁に付着することが判明した。そして、残渣物１７は、図１１に示すように、下層配線１２上の非整合な位置にボーダーレスヴィアを形成するとき、顕著に生じることもつきとめた。これは、該下層配線１２の端部の強度が弱く、スパッタリングにより下層配線１２の端部が削れやすいからと考えられる。
【０００８】
一方、ヴィアホールの形成に用いたレジスト膜を除去するとき、上記したように、酸素プラズマを用いたアッシングと称される灰化処理が行われている。しかし、この灰化処理では、酸素プラズマが、ヴィアホール１６が形成された層間絶縁膜１３の表面から底面へ向かう方向に加速されて照射されるため、酸素プラズマが残渣物１７に遮られ、この結果、ヴィアホール１６に付着する残渣物の下方の内壁には、庇護膜１８が形成されないことも判明した。
更に、残渣物１７の下方の内壁に限らず、残渣物１７が付着するヴィアホール１６の内壁周辺にも庇護膜１８が形成されないことも判明した。
【０００９】
更に、バリアメタル膜２２は、物理的に金属を堆積させるスパッタ法により、チッ化チタン（ＴｉＮ）を堆積させて形成するが、チッ化チタンを物理的に堆積させると、前記した庇護膜１８と同様に、残渣物１７に遮られるヴィアホール１６の内壁に形成されないことも明らかになった。
【００１０】
このように庇護膜１８およびバリアメタル膜２２がヴィアホール１６内壁下方に形成されていない場合には、図１１に示すように、プラグを形成するための六フッ化タングステン（ＷＦ６）ガスを用いた化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法が施されると、庇護膜１８およびバリアメタル膜２２で覆われていないヴィアホール１６の内壁下方あるいは残渣物１７周辺の内壁において、層間絶縁膜１３が侵食する。即ち、前記した低誘電率材を用いた層間絶縁膜１３が直接的にＷＦ６ガスに触れることから侵食が生じる。
【００１１】
本発明は、以上の点を解決するために、次の構成を採用する。
層間絶縁膜を介して互いに対向する下層配線および上層配線を電気的に接続すべく、前記層間絶縁膜の前記下層配線上に該下層配線を露呈させるヴィアホールを形成する工程と、該ヴィアホールの内壁に前記層間絶縁膜に対する侵食を防止する保護膜を形成する工程と、前記下層配線を前記上層配線に電気的に接続するためのプラグを前記保護膜を介して前記ヴィアホール内に形成する工程とを含む半導体装置の製造方法において、前記保護膜を、前記ヴィアホールの形成工程で該ホールの内壁に付着する残渣物を覆うべくＣＶＤ法により形成することを特徴とする。
【００１２】
前記層間絶縁膜を、低誘電率材から形成することができる。
前記プラグを、六フッ化タングステンガスを用いた化学的気相成長法により形成することができる。
前記ヴィアホールを、前記下層配線上の非整合な位置にボーダーレスヴィアとして形成することができる。
【００１３】
層間絶縁膜に設けたヴィアホールを介して互いに対向する下層配線および上層配線と、前記ヴィアホールの内壁に設けられて前記層間絶縁膜に対する侵食を防止する保護膜と、前記ヴィアホール内に設けられて、前記下層配線と前記上層配線とを電気的に接続するプラグとを有する半導体装置において、前記保護膜は、前記ヴィアホールの形成で該ホールの内壁に付着した残渣物を覆うためにＣＶＤ法により形成されていることを特徴とする。
【００１４】
前記層間絶縁膜に、低誘電率材を用いることができる。
前記プラグに、タングステンプラグを用いることができる。
前記ヴィアホールは、前記下層配線上の非整合な位置に形成されるボーダーレスヴィアを用いることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を、図１〜図９を用いて説明する。
図１は、本発明の半導体装置１０を示す断面図である。
半導体装置１０は、図示しない半導体素子が形成された半導体基板１１と、該基板１１上の所定の位置に形成された下層配線１２と、該下層配線１２上に配線を積層するための層間絶縁膜１３と、該層間絶縁膜１３上に形成された酸化膜１４と、下層配線１２上の縁部にかかる位置に形成されたボーダーレスヴィアと称されるヴィアホール１６と、該ヴィアホール１６の内壁に付着する残渣物１７と、該残渣物１７が付着するヴィアホール１６の下方の内壁を除いて庇護する庇護膜１８と、該庇護膜１８および残渣物１７を覆ってヴィアホール１６の内壁に形成されている保護膜１５と、該保護膜１５の形成したヴィアホール内に設けられた下層配線１２と上層配線２０とを電気的に接続するためのプラグ１９とを有する。
【００１６】
本発明の半導体装置１０において使用される層間絶縁膜１３は、低誘電率を有する低誘電率材が用いられる。該低誘電率材としては、例えばシルセスキオキサン（Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；Ｓｉ２Ｏ３）を主原料、あるいはＳｉ−Ｈ基またはＳｉ−ＣＨ３基を有するシルセスキオキサンを主原料とする誘電率が２．５程度の酸化シリコンが知られている。
フッ素添加酸化物を除くシルセスキオキサンを主原料にする低誘電率材は、酸素中および酸素プラズマ中での熱処理に弱く、アッシングと称される灰化処理を行うと、該アッシングで生じる活性酸素により酸化されやすい。また、前記低誘電率材は、上記したように、六フッ化タングステン（ＷＦ６）ガスで侵食される。
【００１７】
次に、前記した半導体装置１０の製造方法を図１〜図９を用いて説明する。
先ず、図２に示すように、図示しない半導体素子を有する半導体基板１１上に所定のパターンで下層配線１２を形成する。即ち、半導体基板１１上にアルミニウム（Ａｌ）合金を成膜した後、反射率の高いアルミニウム合金に対し、所定のパターンニングを行うときの反射防止膜（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｍｅｔａｌ）として、かつアルミニウム合金にボイドが生じて断線することがないように、エレクトロマイグレーション耐性の改善のため、更に熱ストレス耐性を向上させるために、前記アルミニウム合金の成膜に続いて例えばチッ化チタン（ＴｉＮ）の膜を形成する。そして、これらの膜に対し、所定のパターンでエッチングが施されて下層配線１２が形成される。
【００１８】
下層配線１２を形成した後、図３に示すように、半導体基板１１上にスピンコーティングと称される塗布法により、前記した低誘電率材の層間絶縁膜１３を形成する。該層間絶縁膜１３は下層配線１２を覆い、半導体基板１１上に所定の厚さ寸法で形成される。
次に、層間絶縁膜１３を形成した後、図４に示すように層間絶縁膜１３上に酸化膜１４をプラズマＣＶＤ法により形成する。該酸化膜１４は、後述するレジスト膜２１を除去するとき、前記層間絶縁膜１３の上部の表面上からの酸化を防ぐことができる。
【００１９】
酸化膜１４を形成した後、図５に示すように、該酸化膜１４上に、ヴィアホール１６を形成するためのレジスト膜２１が所定の位置に形成される。
レジスト膜２１の形成後、図６に示すように、反応性イオンエッチング法（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、レジスト膜２１に覆われていない酸化膜１４および層間絶縁膜１３がエッチングされて、ヴィアホール１６が形成される。
本発明で形成するヴィアホール１６は、下層配線１２の真上に形成するのではなく、該下層配線１２に対し、位置ずれして形成される、いわゆるボーダーレスヴィアである。
【００２０】
エッチングが下層配線１２上まで達すると、図７に示すように、下層配線１２上の角がスパッタされる。これによりスパッタされて削られた下層配線１２上の縁部の塵が残渣物１７としてヴィアホール１６の内壁に付着する。
形成される残渣物１７の主な構成元素は、層間絶縁膜の低誘電率材、下層配線１２のアルミニウム合金からのＡｌ、Ｃｕおよびチッ化チタンからのＴｉ、Ｎなどであるが、それらの混合比率は各残渣物毎に異なる。従って、各残渣物に対し有効なクリーニング液を用いようとすると、残渣物のみならず、例えば層間絶縁膜１３および下層配線１２などに、クリーニング液による侵食を生じる恐れがある。このためヴィアホール１６内の残渣物１７を完全に除去することは困難であり、クリーニングで除去されない残渣物１７がヴィアホール１６の内壁で残存する。
【００２１】
ヴィアホール１６の形成を終えると、図８に示すように、半導体基板１１上に酸化膜１４および層間絶縁膜１３を介して形成されたレジスト膜２１が、酸素プラズマの反応性イオンエッチング（Ｏ２−Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；以降Ｏ２−ＲＩＥと称す）法により除去される。このレジスト膜２１の除去方法は、”Ｔ． Ｙｏｓｈｉｅ， ｅｔ． ａｌ．， Ａｄｖａｎｃｅｄ Ｍｅｔａｌｌｉｚａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ （ＡＭＣ） １９９９，Ｐ．１９３” に開示されている。Ｏ２−ＲＩＥ法は、前記各半導体基板１１から成るウエハを、図示しない載置台に配置した後、該載置台に対する電位（バイアス）を制御する。電位は、レジスト膜２１の表面からレジスト膜２１の裏面に向かう方向、つまりはレジスト膜２１表面から半導体基板１１へ向かう方向に制御される。この電位が制御されている中で、酸素プラズマを用いたアッシングを行うと、該酸素プラズマから活性酸素を生じながら電位の制御される方向に引き寄せられる。酸素プラズマは、加速しながら前記ウエハに対し、垂直に近い角度で照射される。従って、酸素プラズマはヴィアホール１６の内壁に沿って照射されるが、ヴィアホール１６に付着した残渣物１７が遮る下方の内壁および残渣物１７が付着する内壁の周辺には照射されにくい。
【００２２】
ところで、前記したように活性酸素を生成する酸素プラズマにより、低誘電率材は酸化されることから、レジスト膜２１の除去と同時的に、低誘電率材を用いた層間絶縁膜１３に形成されるヴィアホール１６の内壁が酸化され、この酸化により生じる二酸化シリコン膜が庇護膜１８として形成される。活性酸素を生成する酸素プラズマは、前記したように、ヴィアホール１６に付着する残渣物１７の下方の内壁および残渣物１７の周辺の内壁には照射されにくいことから、該内壁下方および残渣物１７が付着する内壁の周辺に庇護膜１８は形成されない。
【００２３】
また、庇護膜に覆われないヴィアホール１６の内壁は低誘電率材を用いた層間絶縁膜１３が露出することから、後述するプラグ１９を形成するときの六フッ化タングステン（ＷＦ６）ガスで侵食される。これを防止するために、図９に示すように、保護膜１５を形成する。該保護膜１５は、酸化膜１４上およびヴィアホール１６の内壁を残渣物１７と共に覆っている。
前記保護膜１５は、ＣＶＤ法により形成される。該ＣＶＤ法は、前記した庇護膜１８まで形成された半導体基板１１から成るウエハを真空排気可能な容器内の所定の位置に配置した後、該ウエハに対し、テトラエトキシシラン（ＴＥＯＳ；Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ；Ｓｉ（ＯＣ２Ｈ５）４）と酸素（Ｏ２）とを用いて、４５０度以下の堆積温度および数百Ｔｏｒｒの堆積圧力で保護膜１５を形成する。これにより、ヴィアホール１６内および酸化膜１４上に二酸化シリコン膜が保護膜１５として形成される。本発明で形成される保護膜１５は、従来の半導体装置で形成されていたバリアメタル膜のように、スパッタ法により物理的に形成した膜ではなく、化学反応により堆積させた膜であることから、ヴィアホールに付着する残渣物１７の下方の内壁および残渣物１７が付着する内壁の周辺でも、段差被覆性良くヴィアホール１６の内壁全体に保護膜１５が形成される。
【００２４】
保護膜１５を形成した後、図１に示すように、ヴィアホール１６の内壁以外の下層配線１２上の不要な保護膜１５を、指向性を有するエッチングにより除去した後、六フッ化タングステン（ＷＦ６）ガスを用いたＷ−ＣＶＤ法により、ヴィアホール内にプラグ１９を形成する。プラグ１９の形成に六フッ化タングステン（ＷＦ６）ガスを用いても、前記した保護膜によりヴィアホールに付着する残渣物１７の下方の内壁および残渣物１７が付着する内壁の周囲も覆われることから、層間絶縁膜に対する侵食の恐れはない。
プラグ１９の形成後、該プラグ１９上に、前記した下層配線１２と同様な方法により上層配線２０を形成する。
【００２５】
前記したように、プラグ１９の形成に先立ち、ヴィアホールの内壁を庇護膜１８で覆い、更に、庇護膜１８で覆われないヴィアホールに付着する残渣物１７の下方の内壁および残渣物１７が付着する内壁の周辺も、残渣物１７と共に保護膜で覆うことから、六フッ化タングステン（ＷＦ６）ガスにより層間絶縁膜が侵食される恐れはない。
【００２６】
本発明によれば、低誘電率材を用いた層間絶縁膜１３にヴィアホール１６を形成するときに生じる残渣物１７が、ヴィアホール１６の内壁に付着しても、該ヴィアホール１６の内壁を、残渣物１７と共にＣＶＤ法で形成する保護膜１５により覆うことから、プラグ１９を形成するときのガスによる侵食を防止することができる。
更に、本発明の製造方法によれば、前記した保護膜１５を、特別な装置を用いることなく形成することができることから、設備投資を抑えて本発明の半導体装置１０を製造することができる。
【００２７】
【発明の効果】
本発明によれば、下層配線上の層間絶縁膜にスパッタエッチングでヴィアホールを形成するとき、スパッタにより生じた残渣物が前記ヴィアホールの内面に付着しても、該ヴィアホールの内面を化学的気相成長（ＣＶＤ）法を用いて保護膜を形成することにより、ヴィアホールの内壁が残渣物と共に保護膜で覆われることから、ヴィアホール内にプラグを形成するときのガスによる前記層間絶縁膜への侵食を防止することができる。従って、前記層間絶縁膜に対する侵食を防止することにより、侵食による不良品の発生を低減することができ、半導体装置を効率的に生産することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置１０の断面図である。
【図２】半導体基板１１に形成された下層配線１２を示す断面図である。
【図３】半導体基板１１上で下層配線１２を覆う層間絶縁膜１３を示す断面図である。
【図４】層間絶縁膜１３上に形成された酸化膜１４を示す断面図である。
【図５】酸化膜１４上に形成されたレジスト膜２１を示す断面図である。
【図６】層間絶縁膜１３に形成されるヴィアホール１６を示す断面図である。
【図７】ヴィアホール１６の内壁に付着する残渣物１７を示す断面図である。
【図８】レジスト膜２１の除去で形成された庇護膜１８を示す断面図である。
【図９】残渣物と共にヴィアホールの内壁を覆う保護膜を示す断面図である。
【図１０】バリアメタル膜が形成された従来の半導体装置を示す断面図である。
【図１１】六フッ化タングステンガスにより侵食する層間絶縁膜を有する従来の半導体装置を示す断面図である。
【符号の説明】
１０ 半導体装置
１１ 半導体基板
１２ 下層配線
１３ 層間絶縁膜
１４ 酸化膜
１５ 保護膜
１６ ヴィアホール
１７ 残渣物
１８ 庇護膜
１９ プラグ
２０ 上層配線
２１ レジスト膜
２２ バリアメタル膜
Claims (8)
- 層間絶縁膜を介して互いに対向する下層配線および上層配線を電気的に接続すべく、前記層間絶縁膜の前記下層配線上に該下層配線を露呈させるヴィアホールを形成する工程と、該ヴィアホールの内壁に前記層間絶縁膜に対する侵食を防止する保護膜を形成する工程と、前記下層配線を前記上層配線に電気的に接続するためのプラグを前記保護膜を介して前記ヴィアホール内に形成する工程とを含む半導体装置の製造方法において、
前記保護膜を、前記ヴィアホールの形成工程で該ホールの内壁に付着する残渣物を覆うべくＣＶＤ法により形成することを特徴とする半導体装置の製造方法。 - 前記層間絶縁膜を、低誘電率材から形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記プラグを、六フッ化タングステンガスを用いた化学的気相成長法により形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ヴィアホールを、前記下層配線上の非整合な位置にボーダーレスヴィアとして形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 層間絶縁膜に設けたヴィアホールを介して互いに対向する下層配線および上層配線と、前記ヴィアホールの内壁に設けられて前記層間絶縁膜に対する侵食を防止する保護膜と、前記ヴィアホール内に設けられて、前記下層配線と前記上層配線とを電気的に接続するプラグとを有する半導体装置において、
前記保護膜は、前記ヴィアホールの形成で該ホールの内壁に付着した残渣物を覆うためにＣＶＤ法により形成されていることを特徴とする半導体装置。 - 前記層間絶縁膜は、低誘電率材であることを特徴とする請求項５記載の半導体装置。
- 前記プラグは、タングステンプラグであることを特徴とする請求項５記載の半導体装置。
- 前記ヴィアホールは、前記下層配線上の非整合な位置に形成されるボーダーレスヴィアであることを特徴とする請求項５記載の半導体装置。
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