JP2000164699A

JP2000164699A - 半導体装置の製造方法

Info

Publication number: JP2000164699A
Application number: JP10332525A
Authority: JP
Inventors: Toru Yoshie; 徹吉江
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-11-24
Filing date: 1998-11-24
Publication date: 2000-06-16

Abstract

(57)【要約】【課題】良好なビアホールの埋め込みがなされ、高い
配線歩留まりが得られる半導体装置の製造方法を提供す
る。【解決手段】半導体装置の製造方法において、下層メ
タル配線１２′段差上にアルキル基を添加したシリコン
酸化膜１４を形成する工程と、下層メタル配線１２′上
にアルキル基を添加したシリコン酸化膜が残らず、配線
間に残る膜厚分、アルキル基を添加したシリコン酸化膜
を除去する工程と、その上層に更にシリコン酸化膜１５
を形成する工程と、上層との接続用ビアホール１７を形
成する工程とを施す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、その製造過程である層間絶縁膜（低
誘電率絶縁膜）を有する多層配線の形成方法に関するも
のである。

【０００２】

【従来の技術】従来、このような分野の参考技術として
は、以下に示すようなものがあった。

【０００３】（１）Ｃ．Ｈ．Ｔｉｎｇ，‘Ｓｔｒａｔｅ
ｇｙｔｏａｃｃｅｌｅｒａｔｅｔｈｅｉｍｐｌｍ
ｅｎｔａｔｉｏｎｏｆｌｏｗｋＩＬＤｍａｔ
ｅｒｉａｌｓｉｎＵＬＳＩｉｎｔｅｒｃｏｎｎｅ
ｃｔｉｏｎｓ’，Ｐｒｏｃ．ｏｆＭＲＳ’９５．（２）Ｙ．Ｈｏｍｍａ，ｅｔ．ａｌ．，‘Ｌｏｗｅｒ
ｍｉｔｔｉｖｉｔｙｏｒｇａｎｉｃｄｉｅｌｅｃｔｒ
ｉｃｓｆｏｒｍｕｌｔｉｌｅｖｅｌｉｎｔｅｒｃ
ｏｎｎｅｃｔｉｏｎｉｎｈｉｇｈｓｐｅｅｄＵ
ＬＳＩ’，Ｅｘｔ．Ａｂｓｔ．ｏｆＳＳＤＭ’９５，
ｐｐ．１５４−１５６．（３）Ｄ．Ｔｏｂｂｅｎ，ｅｔ．ａｌ．，‘Ｌｏｗｄ
ｉｅｌｅｃｔｒｉｃｃｏｎｓｔａｎｔｓｐｉｎ−ｏｎ
ｍａｔｅｒｉａｌｓｆｏｒｉｎｔｅｒｍｅｔａｌ
ｄｉｅｌｅｃｔｒｉｃａｐｐｌｉｃａｔｉｏｎｓ：
ａｃｏｍｐａｒａｔｉｖｅｓｔｕｄｙ’，Ｐｒｏ
ｃ．ｏｆＤＵＭＩＣ’９６．（４）Ｍ．Ｍａｔｓｕｕｒａ，ｅｔ．ａｌ．，‘Ａｎ
ａｄｖａｎｃｅｉｎｔｅｒｌａｙｅｒｄｉｅｌｅｃ
ｔｒｉｃｓｙｓｔｅｍｗｉｔｈｐａｒｔｉａｌｌ
ｙｃｏｎｖｅｒｔｅｄｏｒｇａｎｉｃＳＯＧｂ
ｙｕｓｉｎｇｐｌａｓｍａｔｒｅａｔｍｅｎｔ’Ｐ
ｒｏｃ．ｏｆＶＭＩＣ’９３，ｐｐ．１１３−１１
５．近年、素子の高集積度に伴い配線間隔が非常に狭まって
きている。配線自体もより細くなり、長くなっている。
その結果、素子のスピードが配線遅延で律されるように
なってきた。

【０００４】この配線遅延を少なくする手段として、配
線間の絶縁膜を低誘電率化する方法がある。低誘電率材
料としては、従来用いられてきた気相成長法（ＣＶＤ）
によるシリコン酸化膜（ＳｉＯ₂）に、フッ素を添加し
たものや（ＳｉＯＦ）、アルキル基を添加したものがあ
る。また、高分子有機膜等がある。

【０００５】これらの材料は、一般的に酸素または酸素
プラズマ中での熱処理に弱い性質がある（フッ素添加酸
化膜を除く）。ここでは、シリコン酸化膜にアルキル基
（ＣＨ₃等）を添加した低誘電率膜を有する多層メタル
配線形成方法について示す。

【０００６】図１１は従来の半導体装置の一般的な層間
絶縁膜の形成工程断面図である。

【０００７】まず、図１１（ａ）に示すように、基板１
上に下層メタル配線膜２を堆積し、次いで、図１１
（ｂ）に示すように、この下層メタル配線膜２をパター
ニングして下層メタル配線２′を形成する。次に、図１
１（ｃ）に示すように、その上に下層酸化膜〔Ｐｌａｓ
ｍａ−ＴＥＯＳ（ＴｅｔｒａｅｔｈｏｘｙＳｉｌａｎ
ｅ）ＳｉＯ₂膜〕３を形成する。

【０００８】次に、図１１（ｄ）に示すように、埋め込
み酸化膜（ＴＥＯＳとＯ₃による常圧ＣＶＤ酸化膜）４
を堆積する。その埋め込み酸化膜４上に、図１１（ｅ）
に示すように、上層酸化膜（ＰｌａｓｍａＴＥＯＳ−
ＳｉＯ₂膜）５を堆積する。その上層酸化膜５を、図１
１（ｆ）に示すように、ＣＭＰ（化学機械研磨）によ
り、平坦化された上層酸化膜５′になるように形成す
る。

【０００９】次に、図１１（ｇ）に示すように、平坦化
された上層酸化膜５′上にキャップ酸化膜（Ｐ−ＴＥＯ
Ｓ・ＳｉＯ₂膜）６を形成する。次に、図１１（ｈ）に
示すように、下層メタル配線２′に通じるビアホール７
を形成する。次に、図１１（ｉ）に示すように、そのビ
アホール７にビアホール埋め込みメタル配線（Ｗ配線）
８を設ける。次に、図１１（ｊ）に示すように、上層メ
タル配線９を形成する。

【００１０】

【発明が解決しようとする課題】配線間の絶縁膜に低誘
電率膜を適用する一般的な手法としては、上記埋め込み
酸化膜（ＴＥＯＳ−Ｏ₃ＳｉＯ₂膜）４の代わりに、図
１２に示すように、低誘電率膜１０を用いることが考え
られる。

【００１１】しかしながら、単純に低誘電率膜に置き換
えた場合、上記ビアホールの形成時に問題が生じる。そ
れは、先に述べたように低誘電率材料は酸素を有する雰
囲気での処理に弱いため、ビアホール形成時のホトレジ
スト剥離に用いるＯ₂アッシングで低誘電率膜の膜厚質
が著しく劣化したり、ひどい場合には低誘電率膜が収縮
し、図１２に示すようなビアホールに凹部Ａができる。
このような状態で次工程の埋め込みメタル配線（タング
ステンＣＶＤ）を形成しようとすると、以下のような問
題が発生する。

【００１２】（１）ビアホール側壁の膜質が劣化した低
誘電率膜から、埋め込みメタル配線工程時に多量のガス
（大気成分等）が脱離し、正常な埋め込みができない。

【００１３】（２）Ｗ−ＣＶＤ工程時に必要なバリアメ
タル（ＴｉＮ）が凹部に形成されないため、Ｗによる低
誘電率膜の腐食や、逆にＷが埋め込まれないと言った問
題が発生する。

【００１４】本発明は、上記問題点を除去し、良好なビ
アホールの埋め込みがなされ、高い配線歩留まりが得ら
れる半導体装置の製造方法を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、〔１〕半導体装置の製造方法において、配線段差上にア
ルキル基を添加したシリコン酸化膜を形成する工程と、
配線段差上にアルキル基を添加したシリコン酸化膜が残
らず、配線間に残る膜厚分、アルキル基を添加したシリ
コン酸化膜を除去する工程と、その上層に更にシリコン
酸化膜を形成する工程と、上層との接続用ビアホールを
形成する工程とを施すようにしたものである。

【００１６】〔２〕半導体装置の製造方法において、配
線段差上にアルキル基を添加したシリコン酸化膜を形成
する工程と、シリコン酸化膜を形成し、上層との接続用
ビアホールを形成する際に、ビアホールの側壁をテーパ
ーにし、酸素プラズマにより側壁表面に露出したアルキ
ル基を添加したシリコン酸化膜の表面層のみを改質し緻
密なＳｉＯ₂膜を形成する工程とを施すようにしたもの
である。

【００１７】〔３〕半導体装置の製造方法において、配
線段差上にアルキル基を添加したシリコン酸化膜を形成
する工程と、酸素プラズマにより配線上のアルキル基を
添加したシリコン酸化膜の膜厚分、表面層を改質し緻密
なＳｉＯ₂膜を形成する工程と、その上層に更にシリコ
ン酸化膜を形成して、上層との接続用ビアホールを形成
する工程とを施すようにしたものである。

【００１８】〔４〕半導体装置の製造方法において、配
線段差上にアルキル基を添加したシリコン酸化膜を形成
する工程と、シリコン酸化膜を形成する工程と、上層と
の接続用ビアホールを開口する工程と、前記ビアホール
の側壁にシリコン酸化膜又はＳｉＮ膜の側壁保護膜を形
成してビアホールを形成する工程とを施すようにしたも
のである。

【００１９】〔５〕半導体装置の製造方法において、配
線膜上にビアホール高さ分のシリコン酸化膜を形成する
工程と、前記シリコン酸化膜と配線を一括で加工し下層
配線を形成する工程と、その上層にアルキル基を添加し
たシリコン酸化膜を形成し更に上層にシリコン酸化膜を
形成する工程と、当初設定したビアホールの高さ分まで
酸化膜を除去しビアホールを形成する工程とを施すよう
にしたものである。

【００２０】〔６〕半導体装置の製造方法において、配
線段差上にアルキル基を添加したシリコン酸化膜を形成
する工程と、その上層にＳｉＮ膜を形成する工程と、前
記ＳｉＮ膜にビアホールのパターンを形成する工程と、
前記パターンをマスクとしてアルキル基を添加したシリ
コン酸化膜にビアホールを開口する工程とを施すように
したものである。

【００２１】〔７〕半導体装置の製造方法において、ア
ルキル基を添加したシリコン酸化膜を形成する工程と、
テーパーを有する溝を形成する工程と、酸素表面処理に
より前記溝の側壁を改質し緻密な酸化膜を形成する工程
とを施すようにしたものである。

【００２２】〔８〕半導体装置の製造方法において、ア
ルキル基を添加したシリコン酸化膜を形成する工程と、
配線溝を形成する工程と、前記配線溝の側壁を保護する
シリコン酸化膜又はＳｉＮ膜を形成する工程とを施すよ
うにしたものである。

【００２３】

〔９〕半導体装置の製造方法において、ア
ルキル基を添加したシリコン酸化膜上にＳｉＮ膜を形成
する工程と、前記ＳｉＮ膜に配線溝のパターンを形成
し、このパターンをマスクとしてアルキル基を添加した
シリコン酸化膜に配線溝を形成する工程とを施すように
したものである。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。

【００２５】図１は本発明の第１実施例を示す半導体装
置の製造工程断面図である。

【００２６】（１）まず、図１（ａ）に示すように、基
板１１上に下層メタル配線膜１２を堆積する。

【００２７】（２）次に、図１（ｂ）に示すように、こ
の下層メタル配線膜１２をパターニングして下層メタル
配線１２′を形成する。

【００２８】（３）次に、図１（ｃ）に示すように、そ
の上に下層酸化膜〔Ｐｌａｓｍａ−ＴＥＯＳ（Ｔｅｔｒ
ａｅｔｈｏｘｙＳｉｌａｎｅ）ＳｉＯ₂膜〕１３を形
成する。

【００２９】（４）次に、図１（ｄ）に示すように、低
誘電率膜（シリコン酸化膜）１４を形成する。その形成
方法は有機溶媒に溶かした低誘電率材料を基板１１上に
滴下し、基板１１を回転して塗布するＳＯＧ法を用い
る。低誘電率材料としては、ＳｉＯ₂にアルキル基を添
加したものである。

【００３０】（５）次に、図１（ｅ）に示すように、そ
の低誘電率膜１４を均一に除去する。除去する膜厚は下
層メタル配線１２′上に形成した下層酸化膜１３の表
面、または、下層メタル配線１２′が露出するまでとす
る（下層メタル配線１２′間には低誘電率膜１４′が残
る）。

【００３１】（６）次に、図１（ｆ）に示すように、上
層酸化膜（Ｐ−ＴＥＯＳ・ＳｉＯ₂）１５を形成する。

【００３２】（７）次に、図１（ｇ）に示すように、そ
の上層酸化膜１５を、ＣＭＰ（化学機械研磨）により、
平坦化された上層酸化膜１５′になるように形成する。

【００３３】（８）次に、図１（ｈ）に示すように、キ
ャップ酸化膜（Ｐ−ＴＥＯＳ・ＳｉＯ₂膜）１６を平坦
化された上層酸化膜１５′上に形成する。

【００３４】（９）次いで、図１（ｉ）に示すように、
下層メタル配線１２′に通じるビアホール１７を形成す
る。

【００３５】（１０）次に、図１（ｊ）に示すように、
そのビアホール１７にビアホール埋め込みメタル配線
（Ｗ配線）１８を設ける。

【００３６】（１１）次に、図１（ｋ）に示すように、
上層メタル配線１９を形成する。

【００３７】このように第１実施例によれば、ビアホー
ル１７形成時に低誘電率膜１４が側壁に露出しないた
め、ホトレジスト除去時に酸素を含むプラズマに曝され
低誘電率膜が劣化する心配がない。また、ビアホール１
７形成時においても低誘電率膜１４からの脱離ガスがな
く凹部ができることもない。

【００３８】従って、良好なビアホールの埋め込みがな
され、高い配線歩留まりが得られる。

【００３９】次に、本発明の第２実施例について説明す
る。

【００４０】図２は本発明の第２実施例を示す半導体装
置の断面図である。

【００４１】図２に示すように、ビアホール形成時のビ
アホール側壁２１をテーパー２１Ａに形成する。このビ
アホール側壁２１に対し、数十〜数百ｅＶのエネルギー
を有する酸素イオンＯ⁺の照射を行い、ホトレジスト剥
離の工程の酸素アッシング処理を行う。

【００４２】酸素イオンの照射と酸素アッシングは両者
とも酸素プラズマを用いており、類似しているが、イオ
ンの有する運動エネルギーの違いで低誘電率膜２３に対
する効果が大きく変わる。低誘電率膜２３は不純物を添
加することで膜の密度を低くしているため、酸素等を透
過させやすい膜である。酸素アッシング時に生成される
運動エネルギーの小さい酸素イオンは、拡散によって容
易に低誘電率膜２３中に侵入しアルキル基を酸化し、膜
中にＳｉ−ＯＨ基を作る。Ｓｉ−ＯＨ基はアルキル基
（疎水性）と違い親水性のため、その後に大気に曝すと
多量の水分を吸湿し問題となる。

【００４３】それに対し、ある程度の運動エネルギー
（数十〜数百ｅＶ）を持つ酸素イオンの場合、低誘電率
膜２３の表面のみの改質に留まり、膜中には侵入しなく
なる。その理由は、酸素イオンの有する運動エネルギー
は低誘電率膜表面数１００Åの部分で消費され、膜の内
部には影響しないからである。更に、この薄い領域での
みエネルギーが消費されるため、非常に高温となる。

【００４４】その結果、低誘電率膜２３表面のアルキル
基が酸化されて除去され、また、高温となるためにＳｉ
−ＯＨ基は生成されず、緻密なシリコン酸化（Ｓｉ
Ｏ₂）膜２２となる。この表面層により低誘電率膜２３
内部は保護されることになる。ビアホール側壁２１をテ
ーパー２１Ａにする理由は、基板に垂直に入射してくる
酸素イオンＯ⁺の運動エネルギーを効率よく受けるよう
にするためである。

【００４５】この緻密なＳｉＯ₂膜２２は、後のホトレ
ジスト除去工程に用いられる酸素プラズマで発生する酸
素イオンに対し、安定で、低誘電率膜２３を保護する役
割をする。その結果、通常工程のビアホール埋め込みが
可能となる。

【００４６】このように、第２実施例によれば、第１実
施例と同様に、良好なビアホールの埋め込みがなされ、
高い配線歩留まりが得られる。さらに、第１実施例のよ
うな低誘電率膜の除去工程が必要ないため工程が簡便と
なる。

【００４７】次に、本発明の第３実施例について説明す
る。

【００４８】図３は本発明の第３実施例を示す半導体装
置の製造工程断面図である。

【００４９】（１）まず、図３（ａ）に示すように、基
板３１上に下層メタル配線膜３２を堆積する。

【００５０】（２）次に、図３（ｂ）に示すように、こ
の下層メタル配線膜３２をパターニングして下層メタル
配線３２′を形成する。

【００５１】（３）次に、図３（ｃ）に示すように、そ
の上に下層酸化膜〔Ｐｌａｓｍａ−ＴＥＯＳ（Ｔｅｔｒ
ａｅｔｈｏｘｙＳｉｌａｎｅ）ＳｉＯ₂膜〕３３を形
成する。

【００５２】（４）次に、図３（ｄ）に示すように、そ
の上に低誘電率膜３４を形成する。その形成方法は有機
溶媒に溶かした低誘電率材料を基板上に滴下し、基板を
回転して塗布するＳＯＧ法を用いる。低誘電率材料とし
ては、ＳｉＯ₂にアルキル基を添加したものである。

【００５３】（５）次に、図３（ｅ）に示すように、低
誘電率膜３４の表面に酸素イオンを照射する。この時、
酸素イオンの密度を高め、入射する酸素イオンの運動エ
ネルギーを小さくすると、表面が改質される前に酸素イ
オンが膜中に侵入し、表面から順に膜中のアルキル基を
分解し始める。これと同時に、表面改質が運動エネルギ
ーを持った酸素イオンによって起こり、膜全体に酸素イ
オンが侵入する前にごく表面に緻密なＳｉＯ₂層を形成
する。

【００５４】更に、この処理時間を長くすると、熱伝導
によって膜中の温度が高くなり、アルキル基の分解によ
って生成したＳｉ−ＯＨ基を含む表面層が緻密となる。
このように、酸素プラズマの条件を制御し、処理時間を
制御することにより、所望の膜厚分低誘電率膜３４の表
面を緻密なＳｉＯ₂層に改質できる。本処理で改質する
膜厚は下層メタル配線３２′上の低誘電率膜の膜厚分で
ある。このようにして、改質された低誘電率膜３５を形
成することができる。

【００５５】（６）このような改質後、図３（ｆ）に示
すように、その上に上層酸化膜３６を形成する。

【００５６】（７）次に、図３（ｇ）に示すように、そ
の上層酸化膜３６のＣＭＰを行い、平坦化された上層酸
化膜３６′を形成する。

【００５７】（８）次に、図３（ｈ）に示すように、そ
の上にキャップ酸化膜３７を形成する。

【００５８】（９）次に、図３（ｉ）に示すように、ビ
アホール３８を形成する。

【００５９】（１０）次に、図３（ｊ）に示すように、
そのビアホール３８にビアホール埋め込みメタル配線
（Ｗ配線）３９を設け、次いで、上層メタル配線４０を
形成する。

【００６０】そのビアホール３８の形成時には、ビアホ
ール３８の側壁に、改質された低誘電率膜３５しか露出
していないため、ホトレジスト剥離時の低誘電率膜３５
の劣化が発生しない。

【００６１】このように、第３実施例によれば、第１実
施例及び第２実施例と同様に、良好なビアホールの埋め
込みがなされ、高い配線歩留まりが得られる。また、低
誘電率膜の酸素処理は上層酸化膜（Ｐ−ＴＥＯＳ・Ｓｉ
Ｏ₂）と同一処理室（チャンバー）で行えるため、工程
数の増加を抑えることができる。

【００６２】次に、本発明の第４実施例について説明す
る。

【００６３】図４は本発明の第４実施例を示す半導体装
置の製造工程断面図である。

【００６４】（１）まず、図４（ａ）に示すように、基
板４１上に下層メタル配線膜４２を堆積する。

【００６５】（２）次に、図４（ｂ）に示すように、こ
の下層メタル配線膜４２をパターニングして下層メタル
配線４２′を形成する。

【００６６】（３）次に、図４（ｃ）に示すように、そ
の上に下層酸化膜〔Ｐｌａｓｍａ−ＴＥＯＳ（Ｔｅｔｒ
ａｅｔｈｏｘｙＳｉｌａｎｅ）ＳｉＯ₂膜〕４３を形
成する。

【００６７】（４）次に、図４（ｄ）に示すように、低
誘電率膜４４を形成する。その形成方法は有機溶媒に溶
かした低誘電率材料を基板４１上に滴下し、基板４１を
回転して塗布するＳＯＧ法を用いる。低誘電率材料とし
ては、ＳｉＯ₂にアルキル基を添加したものである。

【００６８】（５）次に、図４（ｅ）に示すように、上
層酸化膜（Ｐ−ＴＥＯＳ・ＳｉＯ₂）４５を形成する。

【００６９】（６）次に、図４（ｆ）に示すように、上
層酸化膜４５のＣＭＰを行い、平坦化された上層酸化膜
４５′を形成する。

【００７０】（７）次に、図４（ｇ）に示すように、そ
の上にキャップ酸化膜４６を形成する。

【００７１】（８）次に、図４（ｈ）に示すように、ビ
アホール４７を形成する。

【００７２】（９）次に、図４（ｉ）に示すように、さ
らに通常のホトレジスト除去を行う。その結果、ビアホ
ール４７の側壁に露出した部分は膜質が劣化したり後退
し凹部ができる。このような側壁を保護するために、Ｐ
−ＴＥＯＳ・ＳｉＯ₂による側壁保護膜４８を形成す
る。この側壁保護膜４８の形成方法は、側壁保護膜４８
厚分のＰ−ＴＥＯＳ・ＳｉＯ₂膜を形成し、ＲＩＥ（Ｒ
ｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）により垂直方
向にＰ−ＴＥＯＳ・ＳｉＯ₂を全面除去し、ビアホール
４７の側壁のみにＰ−ＴＥＯＳ・ＳｉＯ₂膜を側壁保護
膜４８として残すものである。

【００７３】（１０）次いで、図４（ｊ）に示すよう
に、その側壁保護膜４８を有するビアホール４７にビア
ホール埋め込みメタル配線４９を形成する。

【００７４】（１１）次に、図４（ｋ）に示すように、
上層メタル配線５０を形成する。

【００７５】なお、上記した側壁保護膜４８はＰ−ＴＥ
ＯＳ・ＳｉＯ₂の他Ｐ−ＳｉＨ₄ＳｉＯ₂やＰ−ＳｉＮ
等でも可能である。

【００７６】このように第４実施例によれば、第１実施
例、２実施例及び第３実施例と同様に、良好なビアホー
ルの埋め込みがなされ、高い配線歩留まりが得られる。
また、第２実施例に対し工程数は増加するが、側壁保護
の形成は、工程管理が容易であり、低誘電率膜の工程導
入がより簡単に実現できるという利点がある。

【００７７】次に、本発明の第５実施例について説明す
る。

【００７８】図５は本発明の第５実施例を示す半導体装
置の製造工程断面図である。

【００７９】（１）まず、図５（ａ）に示すように、基
板５１上に下層メタル配線膜５２を堆積する。

【００８０】（２）次に、図５（ｂ）に示すように、こ
の下層メタル配線膜５２上にオフセット酸化膜（Ｐ−Ｔ
ＥＯＳ・ＳｉＯ₂膜）５３を堆積する。

【００８１】（３）次に、図５（ｃ）に示すように、パ
ターニングして多層構造の下層メタル配線５２′，５
３′を形成する。

【００８２】（４）次に、図５（ｄ）に示すように、下
層酸化膜（Ｐ−ＴＥＯＳ・ＳｉＯ₂）５４を形成する。

【００８３】（５）次に、図５（ｅ）に示すように、低
誘電率膜５５を形成する。

【００８４】（６）次に、図５（ｆ）に示すように、上
層酸化膜（Ｐ−ＴＥＯＳ・ＳｉＯ₂）５６を形成する。

【００８５】（７）次に、図５（ｇ）に示すように、上
層酸化膜５６のＣＭＰを行い、平坦化された上層酸化膜
５６や下層酸化膜５４，下層メタル配線５３′が削られ
て平坦化された上層酸化膜５６′が得られる。

【００８６】（８）次に、図５（ｈ）に示すように、キ
ャップ酸化膜５７を形成する。

【００８７】（９）次に、図５（ｉ）に示すように、ビ
アホール５８を形成する。

【００８８】（１０）次に、図５（ｊ）に示すように、
そのビアホール５８にビアホール埋め込みメタル配線５
９を形成する。

【００８９】（１１）次に、図５（ｋ）に示すように、
上層メタル配線６０を形成する。

【００９０】このように、第５実施例によれば、良好な
ビアホールの埋め込みがなされ、高い配線歩留まりが得
られる。また、本実施例では、配線間のみに低誘電率膜
が残ることになり、オフセット酸化膜の膜厚を厚くする
ことにより、低誘電率膜を厚膜化することが容易であ
る。そして、厚膜化することにより、配線間容量の低容
量化が可能となる。

【００９１】次に、本発明の第６実施例について説明す
る。

【００９２】図６は本発明の第６実施例を示す半導体装
置の製造工程断面図である。

【００９３】（１）まず、図６（ａ）に示すように、基
板６１上に下層メタル配線膜６２を堆積する。

【００９４】（２）次に、図６（ｂ）に示すように、こ
の下層メタル配線膜６２をパターニングして下層メタル
配線６２′を形成する。

【００９５】（３）次に、図６（ｃ）に示すように、下
層酸化膜（Ｐ−ＴＥＯＳ・ＳｉＯ₂）６３を形成する。

【００９６】（４）次に、図６（ｄ）に示すように、低
誘電率膜６４を形成する。

【００９７】（５）次に、図６（ｅ）に示すように、上
層酸化膜（Ｐ−ＴＥＯＳ・ＳｉＯ₂）６５を形成する。

【００９８】（６）次に、図６（ｆ）に示すように、上
層酸化膜６５のＣＭＰを行い、平坦化された上層酸化膜
６５′を形成する。

【００９９】（７）次に、図６（ｇ）に示すように、キ
ャップ膜としてＳｉＮ膜６６を形成する。

【０１００】（８）次に、図６（ｈ）に示すように、キ
ャップ膜としてのＳｉＮ膜６６をパターニングし、パタ
ーニングされたＳｉＮ膜６６′を形成する。

【０１０１】（９）次に、図６（ｉ）に示すように、こ
のパターニングされたＳｉＮ膜６６をハードマスクとし
てビアホール６７を形成する。すなわち、ホトリソ・エ
ッチングによりＳｉＮ層６６′にのみビアホールパター
ンを形成し、ホトレジストを除去する。その後、このＳ
ｉＮ膜６６′のパターンをマスクとして下地酸化膜にビ
アホール６７を形成する。

【０１０２】（１０）次に、図６（ｊ）に示すように、
そのビアホール６７にビアホール埋め込みメタル配線
（Ｗ配線）６８を設け、次いで、上層メタル配線６９を
形成する。

【０１０３】このように第６実施例によれば、ビアホー
ル開口時にＳｉＮ膜のハードマスクを用いているため、
低誘電率膜はレジストアッシングによる酸素プラズマに
曝されない。したがって、膜質の劣化が起きず、良好な
ビアホールの埋め込みがなされる。

【０１０４】次に、本発明の第７実施例について説明す
る。

【０１０５】図７は本発明の第７実施例を示す半導体装
置の製造工程断面図である。本実施例は、ダマシン配線
に低誘電率膜を導入する方法を示している。ダマシン配
線とは、配線の加工を直接行わず、絶縁膜に配線の溝を
形成しその溝に配線を埋め込み、溝以外の不要な部分を
ＣＭＰ等で除去し、形成する配線である。

【０１０６】（１）まず、図７（ａ）に示すように、基
板７１上にＳｉＮ膜７２、低誘電率膜７３を形成する。

【０１０７】（２）次に、図７（ｂ）に示すように、低
誘電率膜７３の表面を改質し、表面が改質された低誘電
率膜７３′を形成する。ここでは、酸素プラズマ処理で
改質する。この時の改質する膜厚は数百Å程度と薄いも
ので十分である。

【０１０８】（３）次いで、図７（ｃ）に示すように、
その低誘電率膜７３′をパターニングして、メタル配線
溝７４を形成する。この時、メタル配線溝７４の側壁を
テーパーに加工する。

【０１０９】（４）次に、図７（ｄ）に示すように、こ
の基板に対し酸素プラズマを照射する。酸素プラズマに
曝されたメタル配線溝の側壁がこれにより改質され、低
誘電率膜７３がその後のホトレジスト剥離時の酸素アッ
シングによる酸素プラズマから保護される。このような
改質を行わなかった場合のメタル配線溝７４の状態を図
８に示す。パターンが変形し、所望のメタル配線溝が得
られなくなる。

【０１１０】（５）その後、図７（ｅ）に示すように、
配線材料を埋め込み溝以外の配線材料をＣＭＰにて取り
除き、下層メタル配線７５を形成する。更に、その上に
ＳｉＮ膜７６を形成する。

【０１１１】（６）次に、図７（ｆ）に示すように、低
誘電率膜７７、ＳｉＮ膜７８、低誘電率膜７９、ＳｉＮ
膜８０と膜を重ねる。

【０１１２】（７）次に、図７（ｇ）に示すように、メ
タル配線溝・ビアホール８１をテーパー状に加工し、下
層メタル配線の溝形成時と同様の酸素プラズマ処理を行
う。

【０１１３】（８）その後、図７（ｈ）に示すように、
配線材料を埋め込み溝以外の部分の配線材料をＣＭＰに
て除去し上層メタル配線及びビア埋め込みメタル配線８
２を形成する。

【０１１４】このように第７実施例によれば、メタル配
線溝・ビアホールをテーパー形状にし酸素プラズマ処理
をすることにより、テーパー上の側壁が改質され、上層
メタル配線及びビアホール埋め込みメタル配線の成膜が
正常に行われる。

【０１１５】次に、本発明の第８実施例について説明す
る。

【０１１６】図９は本発明の第８実施例を示す半導体装
置の製造工程断面図である。

【０１１７】（１）まず、図９（ａ）に示すように、基
板９１上にＳｉＮ膜９２、低誘電率膜９３を形成する。

【０１１８】（２）次に、図９（ｂ）に示すように、低
誘電率膜９３の表面を改質し、表面が改質された低誘電
率膜９３′を形成する。ここでは、酸素プラズマ処理で
改質する。この時の改質する膜厚は数百Å程度と薄いも
ので十分である。

【０１１９】（３）次に、図９（ｃ）に示すように、そ
の低誘電率膜９３′をパターニングして、メタル配線溝
９４を形成する。

【０１２０】（４）次に、図９（ｄ）に示すように、メ
タル配線溝９４にＳｉＮからなる側壁保護膜９５を形成
する。すなわち、ダマシン配線を形成する工程である。

【０１２１】（５）その後、図９（ｅ）に示すように、
配線材料を埋め込み溝以外の配線材料をＣＭＰにて取り
除き、下層メタル配線９６を形成する。更に、その上に
ＳｉＮ膜９７を形成する。

【０１２２】（６）次に、図９（ｆ）に示すように、低
誘電率膜９８、ＳｉＮ膜９９、低誘電率膜１００、Ｓｉ
Ｎ膜１０１と膜を重ねる。

【０１２３】（７）次に、図９（ｇ）に示すように、メ
タル配線溝・ビアホール１０２を加工する。

【０１２４】（８）次いで、図９（ｈ）に示すように、
メタル配線溝・ビアホール１０２にＳｉＮからなる側壁
保護膜１０３を形成してダマシン配線を形成する工程で
ある。すなわち、（９）その後、図９（ｉ）に示すように、配線材料を埋
め込み溝以外の部分の配線材料をＣＭＰにて除去し、上
層メタル配線及びビア埋め込みメタル配線１０４を形成
する。

【０１２５】このように第８実施例によれば、第７実施
例と同様に、メタル配線及びビアホール埋め込みメタル
配線の成膜が正常に行われる。また、第４実施例のよう
に、側壁保護膜の形成は、工程管理が容易であり、低誘
電率膜の工程導入がより簡単に実現できるという利点が
ある。

【０１２６】次に、本発明の第９実施例について説明す
る。

【０１２７】図１０は本発明の第９実施例を示す半導体
装置の製造工程断面図である。ここでは、第６実施例の
ビアホール加工時のように、ＳｉＮのハードマスクによ
りメタル配線溝・ビアホールを形成し、低誘電率膜の加
工後に酸素アッシングを行わないようにするものであ
る。

【０１２８】（１）まず、図１０（ａ）に示すように、
基板１１１上にＳｉＮ膜１１２、低誘電率膜１１３、Ｓ
ｉＮ膜１１４を形成する。

【０１２９】（２）次に、図１０（ｂ）に示すように、
ＳｉＮ膜１１４をパターニングして、ＳｉＮ膜パターン
１１４′を形成する。

【０１３０】（３）次に、図１０（ｃ）に示すように、
ＳｉＮ膜パターン１１４′をハードマスクとしてメタル
配線溝１１５を形成する。

【０１３１】（４）次に、図１０（ｄ）に示すように、
配線材料を埋め込み溝以外の配線材料をＣＭＰにて取り
除き、下層メタル配線１１６を形成する。更に、ＳｉＮ
膜１１７を形成する。

【０１３２】（５）次に、図１０（ｅ）に示すように、
低誘電率膜１１８、ＳｉＮ膜１１９を形成する。

【０１３３】（６）次に、図１０（ｆ）に示すように、
ＳｉＮ膜１１９をパターニングして、ＳｉＮ膜パターン
１１９′を形成する。

【０１３４】（７）次に、図１０（ｇ）に示すように、
ＳｉＮ膜パターン１１９′をハードマスクとしてビアホ
ール１２０を形成する。

【０１３５】（８）次に、図１０（ｈ）に示すように、
ビアホール１２０にビアホール埋め込みメタル配線１２
１を設け、更に、低誘電率膜１２２、ＳｉＮ膜１２３を
形成する。

【０１３６】（９）次に、図１０（ｉ）に示すように、
ＳｉＮ膜１２３をパターニングして、ＳｉＮ膜パターン
１２３′を形成する。

【０１３７】（１０）次に、図１０（ｊ）に示すよう
に、ＳｉＮ膜パターン１２３′をハードマスクとして上
層メタル配線溝１２４を形成する。

【０１３８】（１１）次に、図１０（ｋ）に示すよう
に、上層メタル配線溝１２４内に上層メタル配線１２５
を埋め込む。

【０１３９】第７及び第８実施例のダマシン工程の実施
例では、上層メタル配線とビアホールの一括加工を行っ
ていたが、この第９実施例では、上層メタル配線溝側壁
のレジストアッシングを防ぐためビアホール埋め込みメ
タル配線の形成と上層メタル配線の形成を別々に行って
いる。

【０１４０】また、ビアホール埋め込みメタル配線と同
層の低誘電率膜を通常のＰ−ＴＥＯＳ・ＳｉＯ₂等の酸
化膜に変えることにより、ビアホール・上層メタル配線
の一括形成が可能となる。

【０１４１】この第９実施例によれば、第６実施例の場
合と同様に低誘電率膜が酸素アッシング処理を受けない
ため、メタル配線溝、ビアホールの形状異常がなくな
る。

【０１４２】また、低誘電率膜の改質という新規プロセ
スを必要としないため、比較的容易なプロセスである。

【０１４３】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。

【０１４４】（Ａ）請求項１記載の発明によれば、ビア
ホール形成時に低誘電率膜が側壁に露出しないため、ホ
トレジスト除去時に酸素を含むプラズマに曝され低誘電
率膜が劣化する心配がない。また、ビアホール形成時に
おいても低誘電率膜からの脱離ガスがなく凹部ができる
こともない。

【０１４５】このように、良好なビアホールの埋め込み
がなされ、高い配線歩留まりが得られる。

【０１４６】（Ｂ）請求項２記載の発明によれば、上記
（Ａ）に加えて、低誘電率膜の除去工程が必要ないため
工程が簡便となる。

【０１４７】（Ｃ）請求項３記載の発明によれば、上記
（Ａ）に加えて、低誘電率膜の酸素処理は上層酸化膜
（Ｐ−ＴＥＯＳ・ＳｉＯ₂）と同一処理室（チャンバ
ー）で行えるため、工程数の増加を抑えることができ
る。

【０１４８】（Ｄ）請求項４記載の発明によれば、上記
（Ａ）に加えて、上記（Ｂ）に対し工程数は増加する
が、側壁保護の形成は、工程管理が容易であり、低誘電
率膜の工程導入がより簡単に実現できるという利点があ
る。

【０１４９】（Ｅ）請求項５記載の発明によれば、上記
（Ａ）に加えて、配線間のみに低誘電率膜が残ることと
なり、オフセット酸化膜の膜厚を厚くすることにより、
低誘電率膜を厚膜化することが容易である。そして、厚
膜化することにより、配線間容量の低容量化が可能とな
る。

【０１５０】（Ｆ）請求項６記載の発明によれば、上記
（Ａ）に加えて、ビアホール開口時にＳｉＮのハードマ
スクを用いているため、低誘電率膜はレジストアッシン
グによる酸素プラズマに曝されない。したがって、膜質
の劣化が起きず、良好なビアホールの埋め込みがなされ
る。

【０１５１】（Ｇ）請求項７記載の発明によれば、上記
（Ａ）に加えて、メタル配線溝・ビアホールをテーパー
形状にし酸素プラズマ処理をすることにより、テーパー
上の側壁が改質され、上層メタル配線及びビアホール埋
め込みメタル配線の成膜が正常に行われる。

【０１５２】（Ｈ）請求項８記載の発明によれば、上記
（Ａ）に加えて、上記（Ｇ）と同様にメタル配線及びビ
アホール埋め込みメタル配線の成膜が正常に行われる。
また、上記（Ｄ）のように、側壁保護膜の形成は、工程
管理が容易であり、低誘電率膜の工程導入がより簡単に
実現できるという利点がある。

【０１５３】（Ｉ）請求項９記載の発明によれば、上記
（Ａ）に加えて、上記（Ｆ）の場合と同様、低誘電率膜
が酸素アッシング処理を受けないため、メタル配線溝、
ビアホールの形状異常がなくなる。

【０１５４】また、低誘電率膜の改質という新規プロセ
スを必要としないため、比較的容易なプロセスとなる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す半導体装置の製造工
程断面図である。

【図２】本発明の第２実施例を示す半導体装置の断面図
である。

【図３】本発明の第３実施例を示す半導体装置の製造工
程断面図である。

【図４】本発明の第４実施例を示す半導体装置の製造工
程断面図である。

【図５】本発明の第５実施例を示す半導体装置の製造工
程断面図である。

【図６】本発明の第６実施例を示す半導体装置の製造工
程断面図である。

【図７】本発明の第７実施例を示す半導体装置の製造工
程断面図である。

【図８】本発明の第７実施例を施さない場合の問題点を
示す図である。

【図９】本発明の第８実施例を示す半導体装置の製造工
程断面図である。

【図１０】本発明の第９実施例を示す半導体装置の製造
工程断面図である。

【図１１】従来の半導体装置の一般的な層間絶縁膜の形
成工程断面図である。

【図１２】低誘電率膜を用いた多層メタル配線形成工程
における問題点の説明図である。

【符号の説明】

１１，３１，４１，５１，６１，７１，９１，１１１
基板１２，３２，４２，５２，６２下層メタル配線膜１２′，３２′，４２′，５２′，５３′，６２′，７
５，９６，１１６下層メタル配線１３，３３，４３，５４，６３下層酸化膜１４，１４′，２３，３４，４４，５５，６４，７３，
７７，７９，９３，９８，１００，１１３，１１８，１
２２低誘電率膜１５，３６，４５，５６，６５上層酸化膜１５′，３６′，４５′，５６′，６５′ 平坦化さ
れた上層酸化膜１６，３７，４６，５７キャップ酸化膜１７，３８，４７，５８，６７，１２０ビアホール１８，３９，４９，５９，６８，１２１ビアホール
埋め込みメタル配線（Ｗ配線）１９，４０，５０，６０，６９，１２５上層メタル
配線２１ビアホール側壁２１Ａテーパー２２緻密なＳｉＯ₂膜３５，７３′，９３′ 改質された低誘電率膜４８，９５，１０３側壁保護膜５３オフセット膜６６ＳｉＮ膜（キャップ膜）６６′．７２，７６，７８，８０，９２，９７，９９，
１０１，１１２，１１４，１１７，１１９，１２３
ＳｉＮ膜７４，９４，１１５メタル配線溝８１，１０２メタル配線溝・ビアホール８２，１０４上層メタル配線及びビア埋め込みメタ
ル配線１１４′，１１９′，１２３′ ＳｉＮ膜パターン１２４上層メタル配線溝

Claims

【特許請求の範囲】

【請求項１】（ａ）配線段差上にアルキル基を添加し
たシリコン酸化膜を形成する工程と、（ｂ）配線段差上
にアルキル基を添加したシリコン酸化膜が残らず、配線
間に残る膜厚分、アルキル基を添加したシリコン酸化膜
を除去する工程と、（ｃ）その上層に更にシリコン酸化
膜を形成する工程と、（ｄ）上層との接続用ビアホール
を形成する工程とを施すことを特徴とする半導体装置の
製造方法。
【請求項２】（ａ）配線段差上にアルキル基を添加した
シリコン酸化膜を形成する工程と、（ｂ）シリコン酸化
膜を形成し、上層との接続用ビアホールを形成する際
に、ビアホールの側壁をテーパーにし、酸素プラズマに
より側壁表面に露出したアルキル基を添加したシリコン
酸化膜の表面層のみを改質し緻密なＳｉＯ₂膜を形成す
る工程とを施すことを特徴とする半導体装置の製造方
法。
【請求項３】（ａ）配線段差上にアルキル基を添加した
シリコン酸化膜を形成する工程と、（ｂ）酸素プラズマ
により配線上のアルキル基を添加したシリコン酸化膜の
膜厚分、表面層を改質し緻密なＳｉＯ₂膜を形成する工
程と、（ｃ）その上層に更にシリコン酸化膜を形成し
て、上層との接続用ビアホールを形成する工程とを施す
ことを特徴とする半導体装置の製造方法。
【請求項４】（ａ）配線段差上にアルキル基を添加した
シリコン酸化膜を形成する工程と、（ｂ）シリコン酸化
膜を形成する工程と、（ｃ）上層との接続用ビアホール
を開口する工程と、（ｄ）前記ビアホールの側壁にシリ
コン酸化膜又はＳｉＮ膜の側壁保護膜を形成してビアホ
ールを形成する工程とを施すことを特徴とする半導体装
置の製造方法。
【請求項５】（ａ）配線膜上にビアホール高さ分のシリ
コン酸化膜を形成する工程と、（ｂ）前記シリコン酸化
膜と配線を一括で加工し下層配線を形成する工程と、
（ｃ）その上層にアルキル基を添加したシリコン酸化膜
を形成し更に上層にシリコン酸化膜を形成する工程と、
（ｅ）当初設定したビアホールの高さ分まで酸化膜を除
去しビアホールを形成する工程とを施すことを特徴とす
る半導体装置の製造方法。
【請求項６】（ａ）配線段差上にアルキル基を添加した
シリコン酸化膜を形成する工程と、（ｂ）その上層にＳ
ｉＮ膜を形成する工程と、（ｃ）前記ＳｉＮ膜にビアホ
ールのパターンを形成する工程と、（ｄ）前記パターン
をマスクとしてアルキル基を添加したシリコン酸化膜に
ビアホールを開口する工程とを施すことを特徴とする半
導体装置の製造方法。
【請求項７】（ａ）アルキル基を添加したシリコン酸化
膜を形成する工程と、（ｂ）テーパーを有する溝を形成
する工程と、（ｃ）酸素表面処理により前記溝の側壁を
改質し緻密な酸化膜を形成する工程とを施すことを特徴
とする半導体装置の製造方法。
【請求項８】（ａ）アルキル基を添加したシリコン酸化
膜を形成する工程と、（ｂ）配線溝を形成する工程と、
（ｃ）前記配線溝の側壁を保護するシリコン酸化膜又は
ＳｉＮ膜を形成する工程とを施すことを特徴とする半導
体装置の製造方法。
【請求項９】（ａ）アルキル基を添加したシリコン酸化
膜上にＳｉＮ膜を形成する工程と、（ｂ）前記ＳｉＮ膜
に配線溝のパターンを形成し、該パターンをマスクとし
てアルキル基を添加したシリコン酸化膜に配線溝を形成
する工程とを施すことを特徴とする半導体装置の製造方
法。