KR100274346B1 - 반도체소자의금속배선형성방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 금속 배선 형성 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
구리 금속을 사용하는 ULSI급 반도체 소자의 토폴로지 단차로 인한 소자의 비평탄화 문제 및 후속 리소그라피 공정상에 발생하는 문제를 해결하기 위함.
3. 발명의 해결 방법의 요지
구리 금속 배선이 형성될 부분에 제 1 장벽층, 구리 박막 및 제 2 장벽층을 순차적으로 형성하므로써 구리박막을 전면 보호하고 소자의 배선 구조를 평탄하게 형성할 수 있음.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 금속 배선 형성시에는 배선의 오픈이나 쇼트 등의 발생에 유의야 하며, 이를 방지하기 위해 콘택트 특성, 절연막 특성 등을 고려해야 한다. 현재에는 반도체 재료로써 알루미늄(Al) 합금을 사용하고 있다. 그러나 Al 합금은 융점이 낮고 비저항이 높아 ULSI급 반도체 소자에서는 적용이 어렵게 되었다. 이에 따라 대체 재료가 필요하게 되었고 그러한 재료 중의 하나가 구리(Cu) 박막이다. 그러나 Cu박막은 패턴 형성시 전면을 감싸주지 않으면 후속 열처리 공정시 쉽게 산화되는 특성이 있다. 또한 Cu 금속을 사용하는 ULSI급 반도체 소자는 심한 토폴로지(topology) 단차를 갖기 때문에 평탄화가 적절히 이루어지지 않으면 후속 공정인 리소그라피(lithography)-식각 공정상에 많은 문제점을 수반하게 된다.
따라서, 본 발명은 Cu 금속 배선 전면을 제 1 베리어 박막 및 제 2 베리어 박막으로 피복하므로써, 후속 공정으로부터 Cu 금속배선이 손상되는 것을 방지하고, 배선 구조를 평탄하게 형성하여 소자의 신뢰성과 전기적 특성을 향상시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 하층 배선 구조가 형성되어 있는 기판 상부에 제 1 절연막을 형성하고, 제 1 장벽층과 식각 속도가 거의 같은 물질을 이용하여 제 2 절연막을 형성한 후 콘택 홀을 형성하는 단계와, 상기 콘택 홀이 형성된 전체 구조 상부에 제 1 장벽층 및 구리 박막을 순차적으로 형성한 후 콘택 홀 내에만 구리 박막이 잔류되도록 하는 단계와, 전체구조 상에 제 2 장벽층을 형성하는 단계와, 상기 제 1 장벽층과 제 2 절연막의 식각 속도가 같도록 제어하여 상기 제 2 절연막이 노출되도록 상기 제 2 및 제 1 장벽층을 식각하므로써, 상기 콘택 홀 내부의 구리 박막 상부층에만 제 2 장벽층을 잔류시키는 단계로 이루어진 것을 특징으로 한다.
도 1a 내지 1c는 본 발명에 따른 금속 배선 형성 방법을 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 하층 배선 구조 2 : 제 1 절연막
3 : 제 2 절연막 4 : 제 1 장벽층
5 : 구리 박막 6 : 제 2 장벽층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 1c는 본 발명에 따른 금속 배선 형성 방법을 순서적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 하층 배선 구조(1)가 형성된 기판 상부에 제 1 절연막(2) 및 제 2 절연막(3)을 순차적으로 형성한 후 Cu 금속을 증착할 부분을 식각하여 콘택홀을 형성한다. 이때, 제 1 절연막(2)으로는 SOG, BPSG와 같이 평탄화가 용이한 박막이 사용된다. 또한 제 2 절연막(3)으로는 에치 백 공정시 제 1 장벽층(4)과 식각 속도가 거의 같도록 유지할 수 있는 BN 및 SiOF 등이 사용될 수 있다. 또한 콘택 홀 식각시에는 플라즈마 식각 공정을 이용한다.
도 1b에 도시된 바와 같이, 전체 구조 상부에 제 1 장벽층(4) 및 Cu 박막(5)을 순차적으로 형성하고, 콘택 홀 내부에만 Cu 박막(5)이 매립되도록 제 1 장벽층(4) 상의 Cu 박막을 제거한다. 이후, 전체구조 상에 제 2 장벽층(6)을 형성한다. Cu 박막(5)의 측벽 보호를 위한 제 1 장벽층(4)으로는 스텝 커버리지가 양호한 티타늄 나이트라이드(TiN)가 사용되며 화학기상증착법(CVD) 또는 물리기상증착법(PVD)를 이용하여 증착한다. 제 2 장벽층(6)으로는 TiN이 사용되며 화학기상증착법을 이용하여 증착한다. 또한 Cu 박막(5)은 콘택 홀 내의 증착량이 제 2 절연막(3)의 깊이보다 더 증착되지 않도록 제어하면서 화학기상증착법으로 증착한다.
도 1c에 도시된 바와 같이, Cu 박막(5) 상부층에만 제 2 장벽층(6)이 남아 있도록 화학적 기계연마(CMP) 또는 플라즈마 에치 백 공정으로 제 2 절연막(3) 상의 제 1 장벽층(4) 및 제 2 장벽층(6)을 제거한다. 에치 백 공정시 제 2 절연막(3)과 제 1 장벽층(4)의 식각 속도가 거의 같도록 제어하므로써, Cu 박막의 전면 보호 및 소자의 배선 구조 평탄화를 가능하게 할 수 있다.
상술한 바와 같이 본 발명에 따르면 Cu 금속 배선이 형성될 부분에 제 1 장벽층, Cu 박막 및 제 2 장벽층을 순차적으로 형성하여 Cu박막을 전면 보호하므로써 후속 공정에 의해 Cu 금속배선에 결함이 발생하는 것을 방지할 수 있고, 절연막 상의 장벽층 제거시 장벽층과 절연막의 식각 선택비를 거의 같도록 제어하므로써 소자의 배선 구조를 평탄하게 형성할 수 있으므로, 소자의 전기적 특성 및 수율을 향상시킬 수 있다.
Claims (5)
- 하층 배선 구조가 형성되어 있는 기판 상부에 제 1 절연막을 형성하고, 제 1 장벽층과 식각 속도가 거의 같은 물질을 이용하여 제 2 절연막을 형성한 후 콘택 홀을 형성하는 단계와,상기 콘택 홀이 형성된 전체 구조 상부에 제 1 장벽층 및 구리 박막을 순차적으로 형성한 후 콘택 홀 내에만 구리 박막이 잔류되도록 하는 단계와,전체구조 상에 제 2 장벽층을 형성하는 단계와,상기 제 1 장벽층과 제 2 절연막의 식각 속도가 같도록 제어하여 상기 제 2 절연막이 노출되도록 상기 제 2 및 제 1 장벽층을 식각하므로써, 상기 콘택 홀 내부의 구리 박막 상부층에만 제 2 장벽층을 잔류시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 SOG 및 BPSG 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 BN 및 SiOF 중 어는 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 장벽층은 티타늄 나이트라이드를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 식각 공정은 화학적 기계 연마 또는 플라즈마 에치 백 공정 중 어느 하나의 공정을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030092A KR100274346B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체소자의금속배선형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030092A KR100274346B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체소자의금속배선형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990005874A KR19990005874A (ko) | 1999-01-25 |
| KR100274346B1 true KR100274346B1 (ko) | 2001-01-15 |
Family
ID=40749500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970030092A KR100274346B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체소자의금속배선형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100274346B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275612A (ja) * | 1993-03-19 | 1994-09-30 | Fujitsu Ltd | 集積回路装置の製造方法 |
| JPH07201851A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07297186A (ja) * | 1994-04-21 | 1995-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1997
- 1997-06-30 KR KR1019970030092A patent/KR100274346B1/ko not_active IP Right Cessation
Patent Citations (3)
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| JPH06275612A (ja) * | 1993-03-19 | 1994-09-30 | Fujitsu Ltd | 集積回路装置の製造方法 |
| JPH07201851A (ja) * | 1993-12-28 | 1995-08-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07297186A (ja) * | 1994-04-21 | 1995-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| KR19990005874A (ko) | 1999-01-25 |
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