KR100661220B1 - 듀얼 절연막을 이용한 금속 배선 형성 방법 - Google Patents

듀얼 절연막을 이용한 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100661220B1
KR100661220B1 KR1020040115538A KR20040115538A KR100661220B1 KR 100661220 B1 KR100661220 B1 KR 100661220B1 KR 1020040115538 A KR1020040115538 A KR 1020040115538A KR 20040115538 A KR20040115538 A KR 20040115538A KR 100661220 B1 KR100661220 B1 KR 100661220B1
Authority
KR
South Korea
Prior art keywords
metal wiring
forming
insulating film
substrate
metal
Prior art date
Application number
KR1020040115538A
Other languages
English (en)
Other versions
KR20060076913A (ko
Inventor
이준우
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040115538A priority Critical patent/KR100661220B1/ko
Priority to US11/320,408 priority patent/US7517799B2/en
Publication of KR20060076913A publication Critical patent/KR20060076913A/ko
Application granted granted Critical
Publication of KR100661220B1 publication Critical patent/KR100661220B1/ko
Priority to US12/397,169 priority patent/US20090165706A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 스퍼터링을 이용한 금속 배선 형성 전후에 절연체 형성 공정을 행하여 금속 배선의 종횡비를 희생하지 않는 듀얼 절연막을 이용한 금속 배선 형성 방법에 관한 것이다.
본 발명의 듀얼 절연막을 이용한 금속 배선 형성 방법은 기판상에 후속 공정에서 형성될 금속 배선의 높이보다 낮게 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴이 형성된 기판상에 금속 배선 물질을 후속 공정에서 형성될 금속 배선 높이보다 두껍게 형성하는 단계; 상기 금속 배선 물질을 평탄화하는 단계; 상기 금속 배선 물질을 패터닝하여 상기 제1절연막이 없는 기판상의 영역에 금속 배선을 형성하는 단계 및 상기 금속 배선이 형성된 패턴 상부에 제2절연막을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 듀얼 절연막을 이용한 금속 배선 형성 방법은 금속막 증착 전후에 듀얼 절연막을 형성함으로써 금속 배선의 선폭과 높이를 희생하지 않고 선과 선 사이의 간격을 채울 수 있어 적은 수의 금속층으로도 많은 금속선을 수용할 수 있는 효과가 있다.
듀얼 절연막, 스퍼터링, 금속 배선

Description

듀얼 절연막을 이용한 금속 배선 형성 방법{Method for forming metal interconnect with dual dielectric layer}
도 1a 내지 도 1h는 본 발명에 의한 금속 배선 형성 방법의 공정 단면도.
본 발명은 듀얼 절연막을 이용한 금속 배선 형성 방법에 관한 것으로, 보다 자세하게는 스퍼터링을 이용한 금속 배선 형성 전후에 절연막 형성 공정을 행하여 배선 형성이 용이하게 되도록 하는 듀얼 절연막을 이용한 금속 배선 형성 방법에 관한 것이다.
최근의 반도체 공정에서 소자의 크기는 점점 줄어들고 있어 이에 따라 배선의 폭은 줄어들고 금속 레이어가 계속 증가하고 있다. 이 때 금속 재료에서 소자의 고속화를 위해서는 낮은 전기 저항값을 유지하도록 설계하는 것이 중요하다. 금속 배선에서 전기저항은 금속 배선의 선폭과 높이에 비례하며 길이에 반비례한다. 그러므로 소자의 크기가 작아짐에 따라 줄어드는 선의 길이만큼 선폭을 줄일 수는 있 지만 높이를 줄일 수는 없으므로 금속선과 선 사이의 간격의 종횡비는 점점 증가하고 있다.
종래에는 알루미늄 배선 공정은 스퍼터링(Sputtering) 방법이 주로 이용되고 있으며, 여기에 전자이동현상(Electromigration) 특성 향상을 위해 구리를 1~4% 정도 첨가한 알루미늄-구리 합금이 쓰이고 있다. 이러한 스퍼터링 방법은 스텝 커버리지(Step Coverage)가 매우 취약한 단점을 가지고 있으나, 평판 위에 증착하고 식각하여 간격을 유전체로 채워넣는 방법의 배선 형성에 이용되고 있다.
금속 라인의 저항 특성상 선폭을 줄일 경우 선의 높이를 줄일 수 없으므로 선과 선 사이 간격의 종횡비는 계속 커지고 있다. 이를 다마신(Damascene) 방법을 이용하여 유전체 갭 필(Dielectric Gap Fill) 대신 CVD(Chemical Vapour Deposition)를 이용한 알루미늄 갭 필(Al Gap Fill) 방법을 고려할 수 있다.
그러나, 다마신 방법으로 금속 배선을 형성할 경우 화학반응 불순물에 의한 저항 문제가 제기될 수 있으며, 알루미늄-구리 합금 CVD 공정이 불가능하므로 전자이동현상에 의한 소자의 신뢰성에 문제가 생길 수 있다. 이를 위해 소자 크기의 감소와 저항 문제를 동시에 해결할 수 있는 다층배선 공정이 개발되었으나, 7~8 Layer까지 형성되는 금속층에 의해 많은 비용이 유발되며 소자의 신뢰도 측면에서도 바람직하지 못한 문제점이 있다.
종래기술인 대한민국 공개특허 제10-2003-005600호는 장벽 금속층을 층간 절연막의 표면 및 측벽에 형성하면서 층간 절연막의 가장자리 하부에서 콘택 플러그와 하부 금속 배선이 직접 접촉되도록 하여 배선 저항을 줄일 수 있는 금속 배선 형성 방법에 관한 것이다. 그러나 상기 종래기술은 절연막이 다층의 금속 배선 사이사이에 위치하게 되어 배선간의 저항을 줄여주기 때문에, 단일 층의 선과 선 사이의 종횡비가 커지게 되면 트랜치에 금속이 필링되는 데 어려움이 있다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 스퍼터링을 이용한 금속 배선 형성 전후에 절연막 형성 공정을 행하여 배선 형성이 용이하게 되도록 하는 듀얼 절연막을 이용한 금속 배선 형성 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판상에 후속 공정에서 형성될 금속 배선의 높이보다 낮게 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴이 형성된 기판상에 금속 배선 물질을 후속 공정에서 형성될 금속 배선 높이보다 두껍게 형성하는 단계; 상기 금속 배선 물질을 평탄화하는 단계; 상기 금속 배선 물질을 패터닝하여 상기 제1절연막이 없는 기판상의 영역에 금속 배선을 형성하는 단계; 및 상기 금속 배선이 형성된 패턴 상부에 제2절연막을 형성하는 단계로 이루어진 듀얼 절연막을 이용한 알루미늄 배선 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참고한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 1a 내지 도 1h는 본 발명에 의한 금속 배선 형성 방법의 공정 단면도에 관한 것이다.
먼저, 도 1a와 같이 기판(100) 상부에 제1절연막(110)을 형성한다. 상기 제1절연막(110)의 두께는 금속 배선의 높이의 1/3 내지 2/3 높이로 형성하며 바람직하게는 금속 배선 높이의 1/2로 증착한다.
다음, 도 1b와 같이 통상의 사진공정과 식각공정으로 상기 제1절연막(110)에 금속 배선이 들어갈 절연막 패턴을 형성한다.
다음, 도 1c와 같이 상기 제1절연막 패턴이 형성된 기판상에 금속 배선 물질(120)을 형성한다. 상기 금속 배선 물질(120)은 바람직하게는 알루미늄을 사용한다. 이때 금속 배선 물질(120)은 그 높이가 적어도 금속 배선의 높이보다 두껍게 되도록 형성하며, 스퍼터링 방법으로 형성한다. 이미 제1절연막의 높이가 도 1a 및 도 1b의 공정에 의해 금속 배선 높이보다 낮게 형성되어 종횡비가 작기 때문에 PVD(Physical Vapor Deposition) 갭 필 이슈(Gap Fill Issue)가 없으므로 스퍼터링 방법을 사용하여도 갭 필 이슈를 충분히 제어할 수 있는 것이다.
다음, 도 1d와 같이 상기 형성된 금속 배선 물질(120)을 평탄화시킨다. 평탄화는 화학적 기계적 연마(CMP: Chemical mechanical Planarization) 또는 에치 백(Etch Back)으로 수행하며, 평탄화 과정을 통해 상기 금속 배선 물질(120)은 실제 금속 배선의 높이가 된다.
다음, 도 1e와 같이 도 1d에서 형성된 실제 금속 배선의 높이를 갖는 상기 금속 배선 물질을 사진공정과 식각공정 처리하여 상기 제1절연막(110)이 없는 영역에 금속 배선 패턴(130)을 형성한다. 이때, 금속 식각은 상기 제1절연막(110)이 드러나는 수준으로 제어된다.
다음, 도 1f와 같이 도 1e에서 형성된 상기 금속 배선 패턴(130) 상부에 제2절연막(140)을 형성한다. 이미 줄어든 종횡비로 인해 충분한 공정 마진이 확보되었으므로 고밀도 플라즈마(HDP, High Density Plasma) CVD 방법에 의한 네로우 갭 필(Narrow Gap Fill)을 수행하여 제2절연막(140)을 형성하게 된다.
다음, 도 1g와 같이 캐핑 레이어(Capping Layer)(150)를 형성하고 도 1h와 같이 옥사이드(Oxide) CMP로 마무리한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 듀얼 절연막을 이용한 금속 배선 형성 방법은 금속막 증착 전후에 듀얼 절연막을 형성함으로써 금속 배선의 선폭과 높이를 희생하지 않고 선과 선 사이의 간격을 채울 수 있어 적은 수의 금속층으로도 많은 금속선을 수용할 수 있는 효과가 있다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 기판상에 소정 간격을 갖도록 제 1절연막 패턴을 형성하는 단계;
    상기 제 1절연막 패턴이 형성된 기판상에 금속 배선 물질을 형성하는 단계;
    상기 금속 배선 물질의 상부면을 평탄화하는 단계;
    상기 금속 배선 물질을 패터닝하여 상기 제 1절연막보다 소정 높이 돌출되도록 하고, 상기 제 1절연막이 없는 기판상의 영역에 금속 배선을 형성하는 단계;
    상기 금속 배선이 형성된 패턴 및 제 1절연막 상부에 제 2절연막을 형성하는 단계; 및
    상기 제 2절연막 상에 소정 두께의 캐핑 레이어를 형성하는 단계;가 포함되고,
    상기 제1절연막은 금속 배선 높이의 1/3내지 2/3의 높이를 갖는 것을 특징으로 하는 듀얼 절연막을 이용한 금속 배선 형성 방법.
  4. 삭제
  5. 기판상에 소정 간격을 갖도록 제 1절연막 패턴을 형성하는 단계;
    상기 제 1절연막 패턴이 형성된 기판상에 금속 배선 물질을 형성하는 단계;
    상기 금속 배선 물질의 상부면을 평탄화하는 단계;
    상기 금속 배선 물질을 패터닝하여 상기 제 1절연막보다 소정 높이 돌출되도록 하고, 상기 제 1절연막이 없는 기판상의 영역에 금속 배선을 형성하는 단계;
    상기 금속 배선이 형성된 패턴 및 제 1절연막 상부에 제 2절연막을 형성하는 단계; 및
    상기 제 2절연막 상에 소정 두께의 캐핑 레이어를 형성하는 단계;가 포함되고,
    상기 제1절연막 패턴간의 간격은 상기 금속 배선의 폭과 같음을 특징으로 하는 듀얼 절연막을 이용한 금속 배선 형성 방법.
  6. 삭제
  7. 기판상에 소정 간격을 갖도록 제 1절연막 패턴을 형성하는 단계;
    상기 제 1절연막 패턴이 형성된 기판상에 금속 배선 물질을 형성하는 단계;
    상기 금속 배선 물질의 상부면을 평탄화하는 단계;
    상기 금속 배선 물질을 패터닝하여 상기 제 1절연막보다 소정 높이 돌출되도록 하고, 상기 제 1절연막이 없는 기판상의 영역에 금속 배선을 형성하는 단계;
    상기 금속 배선이 형성된 패턴 및 제 1절연막 상부에 제 2절연막을 형성하는 단계; 및
    상기 제 2절연막 상에 소정 두께의 캐핑 레이어를 형성하는 단계;가 포함되고,
    상기 제2절연막은 고밀도 플라즈마 CVD 방법으로 형성됨을 특징으로 하는 듀얼 절연막을 이용한 금속 배선 형성 방법.
KR1020040115538A 2004-12-29 2004-12-29 듀얼 절연막을 이용한 금속 배선 형성 방법 KR100661220B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040115538A KR100661220B1 (ko) 2004-12-29 2004-12-29 듀얼 절연막을 이용한 금속 배선 형성 방법
US11/320,408 US7517799B2 (en) 2004-12-29 2005-12-29 Method for forming a plurality of metal lines in a semiconductor device using dual insulating layer
US12/397,169 US20090165706A1 (en) 2004-12-29 2009-03-03 Method for forming a plurality of metal lines in a semiconductor device using dual insulating layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040115538A KR100661220B1 (ko) 2004-12-29 2004-12-29 듀얼 절연막을 이용한 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20060076913A KR20060076913A (ko) 2006-07-05
KR100661220B1 true KR100661220B1 (ko) 2006-12-22

Family

ID=36971587

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040115538A KR100661220B1 (ko) 2004-12-29 2004-12-29 듀얼 절연막을 이용한 금속 배선 형성 방법

Country Status (2)

Country Link
US (2) US7517799B2 (ko)
KR (1) KR100661220B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8030215B1 (en) * 2008-02-19 2011-10-04 Marvell International Ltd. Method for creating ultra-high-density holes and metallization

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0156124B1 (ko) * 1994-10-20 1998-12-01 문정환 반도체소자의 금속배선 형성방법
JPH1131692A (ja) * 1997-07-10 1999-02-02 Oki Electric Ind Co Ltd 半導体素子の配線の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4702792A (en) * 1985-10-28 1987-10-27 International Business Machines Corporation Method of forming fine conductive lines, patterns and connectors
JPH04359518A (ja) * 1991-06-06 1992-12-11 Nec Corp 半導体装置の製造方法
US6284591B1 (en) * 1995-11-02 2001-09-04 Samsung Electromics Co., Ltd. Formation method of interconnection in semiconductor device
US5763010A (en) * 1996-05-08 1998-06-09 Applied Materials, Inc. Thermal post-deposition treatment of halogen-doped films to improve film stability and reduce halogen migration to interconnect layers
JPH10163192A (ja) * 1996-10-03 1998-06-19 Fujitsu Ltd 半導体装置およびその製造方法
US6740950B2 (en) * 2001-01-15 2004-05-25 Amkor Technology, Inc. Optical device packages having improved conductor efficiency, optical coupling and thermal transfer
US6977435B2 (en) * 2003-09-09 2005-12-20 Intel Corporation Thick metal layer integrated process flow to improve power delivery and mechanical buffering

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0156124B1 (ko) * 1994-10-20 1998-12-01 문정환 반도체소자의 금속배선 형성방법
JPH1131692A (ja) * 1997-07-10 1999-02-02 Oki Electric Ind Co Ltd 半導体素子の配線の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1001561240000 *
11031692 *

Also Published As

Publication number Publication date
KR20060076913A (ko) 2006-07-05
US20060205212A1 (en) 2006-09-14
US7517799B2 (en) 2009-04-14
US20090165706A1 (en) 2009-07-02

Similar Documents

Publication Publication Date Title
KR100640662B1 (ko) 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법
KR100482180B1 (ko) 반도체 소자 제조방법
US7915162B2 (en) Method of forming damascene filament wires
EP2356674B1 (en) Dual metal interconnects
JP2003168738A (ja) 半導体素子及びその製造方法
US6849541B1 (en) Method of fabricating a dual damascene copper wire
US20050212135A1 (en) Interconnect structure with dielectric barrier and fabrication method thereof
KR100419021B1 (ko) 반도체소자의 구리 배선 제조방법
KR100661220B1 (ko) 듀얼 절연막을 이용한 금속 배선 형성 방법
KR101168507B1 (ko) 반도체 소자 및 그 형성 방법
US20070178690A1 (en) Semiconductor device comprising a metallization layer stack with a porous low-k material having an enhanced integrity
KR20100036008A (ko) 반도체 소자의 금속배선 형성방법
KR100664339B1 (ko) 반도체 소자의 금속배선 형성방법
TWI512894B (zh) 金屬內連線結構及其製程
KR100728486B1 (ko) 반도체 소자의 배선 형성방법
US7601632B2 (en) Method of forming a metal line of a semiconductor device
KR100578223B1 (ko) 반도체소자의 듀얼대머신 형성방법
KR100557612B1 (ko) 반도체소자의 금속배선 형성방법
KR100770533B1 (ko) 반도체 소자 및 이를 제조하는 방법
KR20050069598A (ko) 반도체 소자의 배선 제조 방법
KR0167282B1 (ko) 반도체 장치의 다층배선 형성방법
KR100274346B1 (ko) 반도체소자의금속배선형성방법
KR100784105B1 (ko) 반도체 소자의 제조 방법
KR19980034582A (ko) 반도체장치의 금속배선 형성방법
KR20020054641A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee