JPH10163192A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10163192A JPH10163192A JP9097672A JP9767297A JPH10163192A JP H10163192 A JPH10163192 A JP H10163192A JP 9097672 A JP9097672 A JP 9097672A JP 9767297 A JP9767297 A JP 9767297A JP H10163192 A JPH10163192 A JP H10163192A
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Abstract
(57)【要約】
【課題】 基板上の配線構造を良好なステップカバレッ
ジで埋め込む、誘電率の低い、しかも吸湿性の少ない優
れた絶縁膜構造を得ることを課題とする。 【解決手段】 Ｆ添加した第１の絶縁膜を、高密度プラ
ズマＣＶＤ法により、実質的に無バイアス状態で堆積
し、配線構造を覆うライナー膜を形成する工程と、Ｆ添
加した第２の絶縁膜を、高密度プラズマＣＶＤ法によ
り、高周波バイアス状態で堆積し、配線構造を埋め込む
埋め込み膜を形成する工程と、前記埋め込み膜上に、Ｆ
添加した第３の絶縁膜を、高密度プラズマＣＶＤ法によ
り、無バイアス状態で堆積する。
ジで埋め込む、誘電率の低い、しかも吸湿性の少ない優
れた絶縁膜構造を得ることを課題とする。 【解決手段】 Ｆ添加した第１の絶縁膜を、高密度プラ
ズマＣＶＤ法により、実質的に無バイアス状態で堆積
し、配線構造を覆うライナー膜を形成する工程と、Ｆ添
加した第２の絶縁膜を、高密度プラズマＣＶＤ法によ
り、高周波バイアス状態で堆積し、配線構造を埋め込む
埋め込み膜を形成する工程と、前記埋め込み膜上に、Ｆ
添加した第３の絶縁膜を、高密度プラズマＣＶＤ法によ
り、無バイアス状態で堆積する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に誘電率の低い層間絶縁膜を有する半導体装置
および半導体集積回路に関する。一般に半導体集積回路
では、半導体装置は層間絶縁膜により覆われ、かかる層
間絶縁膜上にはさらに多層配線構造を構成する配線パタ
ーンが延在する。特に最近の半導体集積回路では、集積
密度の向上にともない配線パターンが微細化している
が、これに関連して層間絶縁膜の誘電率に起因する配線
遅延の問題が顕著になっている。
関し、特に誘電率の低い層間絶縁膜を有する半導体装置
および半導体集積回路に関する。一般に半導体集積回路
では、半導体装置は層間絶縁膜により覆われ、かかる層
間絶縁膜上にはさらに多層配線構造を構成する配線パタ
ーンが延在する。特に最近の半導体集積回路では、集積
密度の向上にともない配線パターンが微細化している
が、これに関連して層間絶縁膜の誘電率に起因する配線
遅延の問題が顕著になっている。
【０００２】
【従来の技術】図９（Ａ）〜（Ｂ）および図１０（Ｃ）
は従来の多層配線構造を形成する工程を示す。図９
（Ａ）を参照するに、まず基板１１上に形成された配線
パターン１２上に、通常の平行平板プラズマＣＶＤ装置
により、基板バイアスをかけない状態で、ＳｉＯ2 膜１
３を形成する。このように、基板バイアス無しで形成さ
れたＳｉＯ 2 膜１３はリーク電流が少ない利点を有する
が、一般に図９（Ａ）に示すようにステップカバレッジ
が不十分であるため、さらに図９（Ｂ）の工程におい
て、高密度プラズマを用い、基板バイアスを印加した状
態でさらにＳｉＯ2 膜１４を堆積する。ＳｉＯ2 膜１４
は基板バイアスが存在する状態で堆積されるため、反応
室中のプラズマにより、堆積と同時にスパッタエッチン
グを受け、その競合の結果良好なステップカバレッジが
得られる。
は従来の多層配線構造を形成する工程を示す。図９
（Ａ）を参照するに、まず基板１１上に形成された配線
パターン１２上に、通常の平行平板プラズマＣＶＤ装置
により、基板バイアスをかけない状態で、ＳｉＯ2 膜１
３を形成する。このように、基板バイアス無しで形成さ
れたＳｉＯ 2 膜１３はリーク電流が少ない利点を有する
が、一般に図９（Ａ）に示すようにステップカバレッジ
が不十分であるため、さらに図９（Ｂ）の工程におい
て、高密度プラズマを用い、基板バイアスを印加した状
態でさらにＳｉＯ2 膜１４を堆積する。ＳｉＯ2 膜１４
は基板バイアスが存在する状態で堆積されるため、反応
室中のプラズマにより、堆積と同時にスパッタエッチン
グを受け、その競合の結果良好なステップカバレッジが
得られる。
【０００３】さらに、図１０（Ｃ）の工程で、前記Ｓｉ
Ｏ2 膜１４を化学機械研磨（ＣＭＰ）することにより、
平坦化された構造が得られる。かかる構造では、先にも
説明したように、層間絶縁膜１３，１４の誘電率が比較
的大きいため、微細化された半導体集積回路の場合、動
作速度が低下してしまう。
Ｏ2 膜１４を化学機械研磨（ＣＭＰ）することにより、
平坦化された構造が得られる。かかる構造では、先にも
説明したように、層間絶縁膜１３，１４の誘電率が比較
的大きいため、微細化された半導体集積回路の場合、動
作速度が低下してしまう。
【０００４】
【発明が解決しようとする課題】ところで、従来より、
ＳｉＯ2 等のＳｉ−Ｏ結合を有する絶縁膜では、膜中に
Ｆ（フッ素）を導入することにより誘電率を低下させる
ことが可能であることが公知である。すなわち、層間絶
縁膜は膜中のＦ濃度が低いと誘電率が大きいが、Ｆ濃度
が増大すると誘電率が低下する。そこで、図１０（Ｃ）
のような構造において、層間絶縁膜１３，１４にＦを導
入することにより、各々の層間絶縁膜の誘電率を減少さ
せ、半導体装置の動作速度を向上させることが考えられ
る。
ＳｉＯ2 等のＳｉ−Ｏ結合を有する絶縁膜では、膜中に
Ｆ（フッ素）を導入することにより誘電率を低下させる
ことが可能であることが公知である。すなわち、層間絶
縁膜は膜中のＦ濃度が低いと誘電率が大きいが、Ｆ濃度
が増大すると誘電率が低下する。そこで、図１０（Ｃ）
のような構造において、層間絶縁膜１３，１４にＦを導
入することにより、各々の層間絶縁膜の誘電率を減少さ
せ、半導体装置の動作速度を向上させることが考えられ
る。
【０００５】しかし、従来の平行平板型プラズマＣＶＤ
装置によりかかる層間絶縁膜を形成した場合、堆積当初
の誘電率は低下しても、膜の吸湿性がＦ濃度の増大と共
に増大してしまうため、時間と共に誘電率が増大し、望
ましい誘電率の低下は相殺されてしまう。また、このよ
うに吸湿した層間絶縁膜は膜質が劣り、配線パターンの
コロージョンや剥がれ等の問題を引き起こす。
装置によりかかる層間絶縁膜を形成した場合、堆積当初
の誘電率は低下しても、膜の吸湿性がＦ濃度の増大と共
に増大してしまうため、時間と共に誘電率が増大し、望
ましい誘電率の低下は相殺されてしまう。また、このよ
うに吸湿した層間絶縁膜は膜質が劣り、配線パターンの
コロージョンや剥がれ等の問題を引き起こす。
【０００６】このような事情で、従来の平行平板型プラ
ズマＣＶＤ装置で層間絶縁膜を形成する場合、十分な量
のＦを導入することが出来ず、膜の誘電率は３．８程度
が限度となっていた。一方、誘導結合プラズマ（ＩＣ
Ｐ）あるいはＥＣＲを使った高密度プラズマを使うと、
形成される層間絶縁膜の膜質をある程度改善することが
できる。しかし、このような場合でも、膜中のＦの濃度
が増大すると、誘電率の低下と引き換えに膜の吸湿性が
増大する傾向は変わらず、このため、かかる方法で形成
された層間絶縁膜でも誘電率を３．５よりも低下させる
のは現実的でなかった。例えば、図９（Ａ）〜（Ｂ），
図１０（Ｃ）に示す従来の工程において、層間絶縁膜１
３，１４を高密度プラズマで形成する場合、膜１３，１
４中に高濃度のＦを導入しても、得られる膜の吸湿性が
悪く、実用にならない。
ズマＣＶＤ装置で層間絶縁膜を形成する場合、十分な量
のＦを導入することが出来ず、膜の誘電率は３．８程度
が限度となっていた。一方、誘導結合プラズマ（ＩＣ
Ｐ）あるいはＥＣＲを使った高密度プラズマを使うと、
形成される層間絶縁膜の膜質をある程度改善することが
できる。しかし、このような場合でも、膜中のＦの濃度
が増大すると、誘電率の低下と引き換えに膜の吸湿性が
増大する傾向は変わらず、このため、かかる方法で形成
された層間絶縁膜でも誘電率を３．５よりも低下させる
のは現実的でなかった。例えば、図９（Ａ）〜（Ｂ），
図１０（Ｃ）に示す従来の工程において、層間絶縁膜１
３，１４を高密度プラズマで形成する場合、膜１３，１
４中に高濃度のＦを導入しても、得られる膜の吸湿性が
悪く、実用にならない。
【０００７】また、このようにＦを添加した層間絶縁膜
では、層間絶縁膜をＡｌ等の金属配線パターン上に直接
形成した場合、膜中の過剰なＦラジカルが金属配線パタ
ーンを腐食してしまう問題が生じる。また、ラインアン
ドスペースパターンを埋めるように層間絶縁膜を体積す
る場合にも、層間絶縁膜のうち、パターンの間を埋める
部分が、層間絶縁膜中の過剰なＦラジカルにより分解さ
れてしまい、その結果、層間絶縁膜によるラインアンド
スペースパターンのステップカバレッジが著しく劣化し
てしまう問題が生じる。
では、層間絶縁膜をＡｌ等の金属配線パターン上に直接
形成した場合、膜中の過剰なＦラジカルが金属配線パタ
ーンを腐食してしまう問題が生じる。また、ラインアン
ドスペースパターンを埋めるように層間絶縁膜を体積す
る場合にも、層間絶縁膜のうち、パターンの間を埋める
部分が、層間絶縁膜中の過剰なＦラジカルにより分解さ
れてしまい、その結果、層間絶縁膜によるラインアンド
スペースパターンのステップカバレッジが著しく劣化し
てしまう問題が生じる。
【０００８】一方、従来より、ＳＯＧをスピンコート法
により塗布することにより、誘電率が２．０〜３．０程
度の層間絶縁膜を得ることが可能である。しかし、この
ようなＳＯＧ膜は一般に基板表面に引張応力場を形成
し、その結果、かかる引張応力場により基板表面が凹面
状に反ってしまう問題が生じる。このようなＳＯＧ層間
絶縁膜に起因する基板の反りが生じると、層間絶縁膜上
にさらに形成されるパターンに、フォトリソグラフィの
過程で位置ずれや歪みが生じてしまう。
により塗布することにより、誘電率が２．０〜３．０程
度の層間絶縁膜を得ることが可能である。しかし、この
ようなＳＯＧ膜は一般に基板表面に引張応力場を形成
し、その結果、かかる引張応力場により基板表面が凹面
状に反ってしまう問題が生じる。このようなＳＯＧ層間
絶縁膜に起因する基板の反りが生じると、層間絶縁膜上
にさらに形成されるパターンに、フォトリソグラフィの
過程で位置ずれや歪みが生じてしまう。
【０００９】この問題を解決するために、従来は、平行
平板プラズマＣＶＤ法あるいは高密度プラズマＣＶＤ法
により、かかる層間絶縁膜上に、圧縮応力場を形成する
Ｆ添加ＳｉＯ2 膜を、キャップ層として形成することが
行われていた。しかし、平行平板プラズマＣＶＤ法を使
った場合に得られるキャップ層の誘電率は精々３．８程
度で、これより低下させようとすると膜の吸湿性が劣化
してしまう。さらに、高密度プラズマＣＶＤ法を使って
も、得られるキャップ層の誘電率は、精々３．５程度が
限界である。
平板プラズマＣＶＤ法あるいは高密度プラズマＣＶＤ法
により、かかる層間絶縁膜上に、圧縮応力場を形成する
Ｆ添加ＳｉＯ2 膜を、キャップ層として形成することが
行われていた。しかし、平行平板プラズマＣＶＤ法を使
った場合に得られるキャップ層の誘電率は精々３．８程
度で、これより低下させようとすると膜の吸湿性が劣化
してしまう。さらに、高密度プラズマＣＶＤ法を使って
も、得られるキャップ層の誘電率は、精々３．５程度が
限界である。
【００１０】そこで、本発明は叙上の課題を解決した半
導体装置およびその製造方法を提供することを概括的目
的とする。本発明のより具体的な課題は、低誘電率で、
同時に吸湿性の低い絶縁膜を有する半導体装置およびそ
の製造方法を提供することにある。本発明の別の課題
は、絶縁膜中に、Ｆ原子を、吸湿性を劣化させることな
く導入する方法を提供することにある。
導体装置およびその製造方法を提供することを概括的目
的とする。本発明のより具体的な課題は、低誘電率で、
同時に吸湿性の低い絶縁膜を有する半導体装置およびそ
の製造方法を提供することにある。本発明の別の課題
は、絶縁膜中に、Ｆ原子を、吸湿性を劣化させることな
く導入する方法を提供することにある。
【００１１】本発明のさらに別の課題は、Ｆを添加した
誘電率の低い絶縁膜を有する半導体装置において、絶縁
膜のステップカバレッジを向上させ、同時に吸湿性を最
小化した半導体装置、およびその製造方法を提供するこ
とにある。本発明のさらに別の課題は、基板上に、圧縮
応力場を形成するような絶縁膜よりなるキャップ層を備
えた半導体装置において、キャップ層の誘電率を最小化
し、同時にキャップ層の吸湿性を最小化した半導体装置
およびその製造方法を提供することにある。
誘電率の低い絶縁膜を有する半導体装置において、絶縁
膜のステップカバレッジを向上させ、同時に吸湿性を最
小化した半導体装置、およびその製造方法を提供するこ
とにある。本発明のさらに別の課題は、基板上に、圧縮
応力場を形成するような絶縁膜よりなるキャップ層を備
えた半導体装置において、キャップ層の誘電率を最小化
し、同時にキャップ層の吸湿性を最小化した半導体装置
およびその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、基板上に絶縁膜を堆積
する工程を含む半導体装置の製造方法において、前記絶
縁膜を堆積する工程は、高密度プラズマ中で、Ｆ（フッ
素）を添加した第１の絶縁膜を、気相原料の分解によ
り、前記基板上に、基板バイアスを実質的に印加しない
状態で形成する第１のプラズマＣＶＤ工程と；高密度プ
ラズマ中で、Ｆを添加した第２の絶縁膜を、気相原料の
分解により、前記基板上に、基板バイアスを印加した状
態で形成する第２のプラズマＣＶＤ工程と；高密度プラ
ズマ中で、Ｆを添加した第３の絶縁膜を、気相原料の分
解により、前記基板上に、基板バイアスを実質的に印加
しない状態で形成する第３のプラズマＣＶＤ工程とより
なることを特徴とする半導体装置の製造方法により、ま
たは請求項２に記載したように、前記第１〜第３の絶縁
膜は、いずれもＳｉ−Ｏ結合を含むことを特徴とする請
求項１記載の半導体装置の製造方法により、または請求
項３に記載したように、前記第２のプラズマＣＶＤ工程
は、前記第２の絶縁膜中におけるＦの濃度が、前記第１
および第３の絶縁膜のいずれにおけるＦの濃度よりも低
くなるように実行されることを特徴とする請求項１また
は２記載の半導体装置の製造方法により、または請求項
４に記載したように、前記第１および第３の絶縁膜は、
各々１２原子％以上の濃度のＦを含み、前記第２の絶縁
膜は、８原子％以下の濃度のＦを含むことを特徴とする
請求項１〜３のうち、いずれか一項記載の半導体装置の
製造方法により、または請求項５に記載したように、前
記第１および第３のプラズマＣＶＤ工程の少なくとも一
方は、基板バイアスを印加しない状態で実行されること
を特徴とする請求項１〜４のうち、いずれか一項記載の
半導体装置の製造方法により、または請求項６に記載し
たように、前記第２のプラズマＣＶＤ工程は、前記第２
の絶縁膜が実質的に平坦化されるような大きさの基板バ
イアスを印加されて実行されることを特徴とする請求項
１〜４のうち、いずれか一項記載の半導体装置の製造方
法により、または請求項７に記載したように、前記第１
〜第３のプラズマＣＶＤ工程は、いずれも３００°Ｃ以
上の基板温度で実行されることを特徴とする請求項１〜
５のうち、いずれか一項記載の半導体装置の製造方法に
より、または請求項８に記載したように、前記第１〜第
３のプラズマＣＶＤ工程は、いずれも１０9 ｃｍ-3以上
のプラズマ密度の環境において実行されることを特徴と
する請求項１〜７のうち、いずれか一項記載の半導体装
置の製造方法により、または請求項９に記載したよう
に、前記第１〜第３の絶縁膜の各々は、ＳｉＯ2 ，ＰＳ
Ｇ，ＢＰＳＧよりなる群より選択されることを特徴とす
る請求項１〜８のうち、いずれか一項記載の半導体装置
の製造方法により、または請求項１０に記載したよう
に、前記基板上には、配線パターンが形成されており、
前記第１のプラズマＣＶＤ工程は、前記第１の絶縁層が
前記配線パターンの断面形状に沿って堆積するように実
行されることを特徴とする請求項１〜９のうち、いずれ
か一項記載の半導体装置の製造方法により、または請求
項１１に記載したように、前記第１〜第３のプラズマＣ
ＶＤ工程は、共通の反応室中において、減圧環境を中断
することなく、基板バイアスのみを変化させることによ
り、連続して実行されることを特徴とする請求項１〜１
０のうち、いずれか一項記載の半導体装置の製造方法に
より、または請求項１２に記載したように、基板と、前
記基板上に形成された、凸部および凹部を有する構造
と、前記構造を埋めるように形成された絶縁膜とを備え
た半導体装置において、前記絶縁膜は：前記構造に形状
的に対応して延在する第１の絶縁膜と；前記第１の絶縁
膜上に形成され、前記凹部を埋め、実質的に平坦化され
た表面を有する第２の絶縁膜と；前記第２の絶縁膜上に
形成された第３の絶縁膜とよりなり、前記第１の絶縁膜
は第１のＡｒ濃度を有し、前記第２の絶縁膜は、前記第
１のＡｒ濃度よりも高い第２のＡｒ濃度を有し、前記第
３の絶縁膜は、前記第２のＡｒ濃度よりも低い第３のＡ
ｒ濃度を有することを特徴とする半導体装置により、ま
たは請求項１３に記載したように、前記第１〜第３の絶
縁膜は、いずれもＳｉ−Ｏ結合を含むことを特徴とする
請求項１２記載の半導体装置により、または請求項１４
に記載したように、前記第１〜第３の絶縁膜の各々は、
ＳｉＯ2 ，ＰＳＧ，ＢＰＳＧよりなる群より選択される
ことを特徴とする、請求項１２記載の半導体装置によ
り、または請求項１５に記載したように、前記第１の絶
縁膜はさらに第１のＦ濃度を有し、前記第２の絶縁膜
は、さらに前記第１のＦ濃度よりも少ない第２のＦ濃度
を有し、前記第３の絶縁膜は、前記第２のＦ濃度よりも
多い第３のＦ濃度を有することを特徴とする請求項１２
から１４のうち、いずれか一項記載の半導体装置によ
り、または請求項１６に記載したように、前記第１の絶
縁膜は、エッチャントに対して第１のエッチングレート
を示し、前記第２の絶縁膜は、前記エッチャントに対し
て前記第１のエッチングレートよりも大きい第２のエッ
チングレートを示し、前記第３の絶縁膜は、前記エッチ
ャントに対して前記第２のエッチングレートよりも小さ
い第３のエッチングレートを示すことを特徴とする請求
項１２から１４のうち、いずれか一項記載の半導体装置
により、または請求項１７に記載したように、基板上に
絶縁膜を堆積する工程を含む半導体装置の製造方法にお
いて、前記絶縁膜を堆積する工程は、高密度プラズマ中
で、Ｆ（フッ素）を添加した第１の絶縁膜を、Ｆおよび
Ｈ（水素）を含む第１の気相原料の分解により、前記基
板上に、基板バイアスを印加した状態で形成する第１の
プラズマＣＶＤ工程と；高密度プラズマ中で、Ｆを添加
した第２の絶縁膜を、Ｆを含むＨを実質的に含まない第
２気相原料の分解により、前記基板上に、基板バイアス
を印加した状態で形成する第２のプラズマＣＶＤ工程と
よりなることを特徴とする半導体装置の製造方法によ
り、または請求項１８に記載したように、前記第１の気
相原料は、Ｆを含有する第１の化合物と、Ｈを含有する
第２の化合物の混合物であることを特徴とする請求項１
７記載の半導体装置の製造方法により、または請求項１
９に記載したように、前記第２の化合物は、前記第１の
化合物に対して、１０〜５０％の体積比で供給されるこ
とを特徴とする請求項１８記載の半導体装置の製造方法
により、または請求項２０に記載したように、前記第１
の化合物はＳｉＦ4 ，Ｓｉ2 Ｆ6 ，Ｃ2 Ｆ6 およびＣＦ
4 よりなる群から選択され、前記第２の化合物は、
Ｈ2 ，ＳｉＨ4 ，Ｓｉ2 Ｈ6 ，ＳｉＨ2 Ｆ 2 よりなる群
から選択されることを特徴とする請求項１８記載の半導
体装置の製造方法により、または請求項２１に記載した
ように、基板と、前記基板上に形成されたパターンと、
前記パターンを埋めるように形成された層間絶縁膜とよ
りなる半導体装置において、前記層間絶縁膜は、前記パ
ターンを埋める第１の層間絶縁膜と、前記第１の層間絶
縁膜上に形成された第２の層間絶縁膜とよりなり、前記
第１および第２の層間絶縁膜は、いずれもＦ（フッ素）
を添加されたＳｉＯ2 よりなり、第１の層間絶縁膜は、
Ｈ（水素）を第２の層間絶縁膜におけるよりも高い濃度
で含んでいることを特徴とする半導体装置により、また
は請求項２２に記載したように、前記第１の層間絶縁膜
は、Ｈを１〜３原子％の濃度で含み、前記第２の層間絶
縁膜は、実質的にＨ原子を含まないことを特徴とする請
求項２１記載の半導体装置により、または請求項２３に
記載したように、基板上に絶縁膜を堆積する工程を含む
半導体装置の製造方法において、前記絶縁膜を堆積する
工程は、基板上に、基板上のパターンを埋めるようにス
ピンオングラス層を形成する工程と、前記スピンオング
ラス層上に、Ｆを添加したＳｉＯ2 よりなる層間絶縁膜
を、高密度プラズマＣＶＤ法により堆積する工程とより
なることを特徴とする半導体装置の製造方法により、ま
たは請求項２４に記載したように、前記高密度プラズマ
ＣＶＤ法は、基板バイアスを実質的に印加しない状態で
実行されることを特徴とする請求項２３記載の半導体装
置の製造方法により、または請求項２５に記載したよう
に、基板と、基板上のパターンと、基板上に前記パター
ンを埋めるように形成された層間絶縁膜構造を有する半
導体装置において、前記層間絶縁膜構造は、前記基板上
において、前記パターンを埋めるように形成され、実質
的に平坦な主面を有するスピンオングラスよりなる第１
の層間絶縁膜と、前記スピンオングラス層上に形成さ
れ、Ｆを添加されたＳｉＯ2 よりなる第２の層間絶縁膜
とよりなり、前記第２の層間絶縁膜は、不活性ガスを含
むことを特徴とする半導体装置により、解決する。
を、請求項１に記載したように、基板上に絶縁膜を堆積
する工程を含む半導体装置の製造方法において、前記絶
縁膜を堆積する工程は、高密度プラズマ中で、Ｆ（フッ
素）を添加した第１の絶縁膜を、気相原料の分解によ
り、前記基板上に、基板バイアスを実質的に印加しない
状態で形成する第１のプラズマＣＶＤ工程と；高密度プ
ラズマ中で、Ｆを添加した第２の絶縁膜を、気相原料の
分解により、前記基板上に、基板バイアスを印加した状
態で形成する第２のプラズマＣＶＤ工程と；高密度プラ
ズマ中で、Ｆを添加した第３の絶縁膜を、気相原料の分
解により、前記基板上に、基板バイアスを実質的に印加
しない状態で形成する第３のプラズマＣＶＤ工程とより
なることを特徴とする半導体装置の製造方法により、ま
たは請求項２に記載したように、前記第１〜第３の絶縁
膜は、いずれもＳｉ−Ｏ結合を含むことを特徴とする請
求項１記載の半導体装置の製造方法により、または請求
項３に記載したように、前記第２のプラズマＣＶＤ工程
は、前記第２の絶縁膜中におけるＦの濃度が、前記第１
および第３の絶縁膜のいずれにおけるＦの濃度よりも低
くなるように実行されることを特徴とする請求項１また
は２記載の半導体装置の製造方法により、または請求項
４に記載したように、前記第１および第３の絶縁膜は、
各々１２原子％以上の濃度のＦを含み、前記第２の絶縁
膜は、８原子％以下の濃度のＦを含むことを特徴とする
請求項１〜３のうち、いずれか一項記載の半導体装置の
製造方法により、または請求項５に記載したように、前
記第１および第３のプラズマＣＶＤ工程の少なくとも一
方は、基板バイアスを印加しない状態で実行されること
を特徴とする請求項１〜４のうち、いずれか一項記載の
半導体装置の製造方法により、または請求項６に記載し
たように、前記第２のプラズマＣＶＤ工程は、前記第２
の絶縁膜が実質的に平坦化されるような大きさの基板バ
イアスを印加されて実行されることを特徴とする請求項
１〜４のうち、いずれか一項記載の半導体装置の製造方
法により、または請求項７に記載したように、前記第１
〜第３のプラズマＣＶＤ工程は、いずれも３００°Ｃ以
上の基板温度で実行されることを特徴とする請求項１〜
５のうち、いずれか一項記載の半導体装置の製造方法に
より、または請求項８に記載したように、前記第１〜第
３のプラズマＣＶＤ工程は、いずれも１０9 ｃｍ-3以上
のプラズマ密度の環境において実行されることを特徴と
する請求項１〜７のうち、いずれか一項記載の半導体装
置の製造方法により、または請求項９に記載したよう
に、前記第１〜第３の絶縁膜の各々は、ＳｉＯ2 ，ＰＳ
Ｇ，ＢＰＳＧよりなる群より選択されることを特徴とす
る請求項１〜８のうち、いずれか一項記載の半導体装置
の製造方法により、または請求項１０に記載したよう
に、前記基板上には、配線パターンが形成されており、
前記第１のプラズマＣＶＤ工程は、前記第１の絶縁層が
前記配線パターンの断面形状に沿って堆積するように実
行されることを特徴とする請求項１〜９のうち、いずれ
か一項記載の半導体装置の製造方法により、または請求
項１１に記載したように、前記第１〜第３のプラズマＣ
ＶＤ工程は、共通の反応室中において、減圧環境を中断
することなく、基板バイアスのみを変化させることによ
り、連続して実行されることを特徴とする請求項１〜１
０のうち、いずれか一項記載の半導体装置の製造方法に
より、または請求項１２に記載したように、基板と、前
記基板上に形成された、凸部および凹部を有する構造
と、前記構造を埋めるように形成された絶縁膜とを備え
た半導体装置において、前記絶縁膜は：前記構造に形状
的に対応して延在する第１の絶縁膜と；前記第１の絶縁
膜上に形成され、前記凹部を埋め、実質的に平坦化され
た表面を有する第２の絶縁膜と；前記第２の絶縁膜上に
形成された第３の絶縁膜とよりなり、前記第１の絶縁膜
は第１のＡｒ濃度を有し、前記第２の絶縁膜は、前記第
１のＡｒ濃度よりも高い第２のＡｒ濃度を有し、前記第
３の絶縁膜は、前記第２のＡｒ濃度よりも低い第３のＡ
ｒ濃度を有することを特徴とする半導体装置により、ま
たは請求項１３に記載したように、前記第１〜第３の絶
縁膜は、いずれもＳｉ−Ｏ結合を含むことを特徴とする
請求項１２記載の半導体装置により、または請求項１４
に記載したように、前記第１〜第３の絶縁膜の各々は、
ＳｉＯ2 ，ＰＳＧ，ＢＰＳＧよりなる群より選択される
ことを特徴とする、請求項１２記載の半導体装置によ
り、または請求項１５に記載したように、前記第１の絶
縁膜はさらに第１のＦ濃度を有し、前記第２の絶縁膜
は、さらに前記第１のＦ濃度よりも少ない第２のＦ濃度
を有し、前記第３の絶縁膜は、前記第２のＦ濃度よりも
多い第３のＦ濃度を有することを特徴とする請求項１２
から１４のうち、いずれか一項記載の半導体装置によ
り、または請求項１６に記載したように、前記第１の絶
縁膜は、エッチャントに対して第１のエッチングレート
を示し、前記第２の絶縁膜は、前記エッチャントに対し
て前記第１のエッチングレートよりも大きい第２のエッ
チングレートを示し、前記第３の絶縁膜は、前記エッチ
ャントに対して前記第２のエッチングレートよりも小さ
い第３のエッチングレートを示すことを特徴とする請求
項１２から１４のうち、いずれか一項記載の半導体装置
により、または請求項１７に記載したように、基板上に
絶縁膜を堆積する工程を含む半導体装置の製造方法にお
いて、前記絶縁膜を堆積する工程は、高密度プラズマ中
で、Ｆ（フッ素）を添加した第１の絶縁膜を、Ｆおよび
Ｈ（水素）を含む第１の気相原料の分解により、前記基
板上に、基板バイアスを印加した状態で形成する第１の
プラズマＣＶＤ工程と；高密度プラズマ中で、Ｆを添加
した第２の絶縁膜を、Ｆを含むＨを実質的に含まない第
２気相原料の分解により、前記基板上に、基板バイアス
を印加した状態で形成する第２のプラズマＣＶＤ工程と
よりなることを特徴とする半導体装置の製造方法によ
り、または請求項１８に記載したように、前記第１の気
相原料は、Ｆを含有する第１の化合物と、Ｈを含有する
第２の化合物の混合物であることを特徴とする請求項１
７記載の半導体装置の製造方法により、または請求項１
９に記載したように、前記第２の化合物は、前記第１の
化合物に対して、１０〜５０％の体積比で供給されるこ
とを特徴とする請求項１８記載の半導体装置の製造方法
により、または請求項２０に記載したように、前記第１
の化合物はＳｉＦ4 ，Ｓｉ2 Ｆ6 ，Ｃ2 Ｆ6 およびＣＦ
4 よりなる群から選択され、前記第２の化合物は、
Ｈ2 ，ＳｉＨ4 ，Ｓｉ2 Ｈ6 ，ＳｉＨ2 Ｆ 2 よりなる群
から選択されることを特徴とする請求項１８記載の半導
体装置の製造方法により、または請求項２１に記載した
ように、基板と、前記基板上に形成されたパターンと、
前記パターンを埋めるように形成された層間絶縁膜とよ
りなる半導体装置において、前記層間絶縁膜は、前記パ
ターンを埋める第１の層間絶縁膜と、前記第１の層間絶
縁膜上に形成された第２の層間絶縁膜とよりなり、前記
第１および第２の層間絶縁膜は、いずれもＦ（フッ素）
を添加されたＳｉＯ2 よりなり、第１の層間絶縁膜は、
Ｈ（水素）を第２の層間絶縁膜におけるよりも高い濃度
で含んでいることを特徴とする半導体装置により、また
は請求項２２に記載したように、前記第１の層間絶縁膜
は、Ｈを１〜３原子％の濃度で含み、前記第２の層間絶
縁膜は、実質的にＨ原子を含まないことを特徴とする請
求項２１記載の半導体装置により、または請求項２３に
記載したように、基板上に絶縁膜を堆積する工程を含む
半導体装置の製造方法において、前記絶縁膜を堆積する
工程は、基板上に、基板上のパターンを埋めるようにス
ピンオングラス層を形成する工程と、前記スピンオング
ラス層上に、Ｆを添加したＳｉＯ2 よりなる層間絶縁膜
を、高密度プラズマＣＶＤ法により堆積する工程とより
なることを特徴とする半導体装置の製造方法により、ま
たは請求項２４に記載したように、前記高密度プラズマ
ＣＶＤ法は、基板バイアスを実質的に印加しない状態で
実行されることを特徴とする請求項２３記載の半導体装
置の製造方法により、または請求項２５に記載したよう
に、基板と、基板上のパターンと、基板上に前記パター
ンを埋めるように形成された層間絶縁膜構造を有する半
導体装置において、前記層間絶縁膜構造は、前記基板上
において、前記パターンを埋めるように形成され、実質
的に平坦な主面を有するスピンオングラスよりなる第１
の層間絶縁膜と、前記スピンオングラス層上に形成さ
れ、Ｆを添加されたＳｉＯ2 よりなる第２の層間絶縁膜
とよりなり、前記第２の層間絶縁膜は、不活性ガスを含
むことを特徴とする半導体装置により、解決する。
【００１３】以下、本発明の原理を、図１，図２を参照
しながら説明する。本発明の発明者は、高密度プラズマ
中においてＦ添加ＳｉＯ2 膜を堆積する実験を行った。
実験は、図１に示すＩＣＰ型プラズマＣＶＤ装置の反応
容器１０中にＡｒプラズマを形成し、前記反応容器１０
中に原料ガスとしてＳｉＨ4 ，ＳｉＦ4 およびＯ2 を供
給することにより行った。
しながら説明する。本発明の発明者は、高密度プラズマ
中においてＦ添加ＳｉＯ2 膜を堆積する実験を行った。
実験は、図１に示すＩＣＰ型プラズマＣＶＤ装置の反応
容器１０中にＡｒプラズマを形成し、前記反応容器１０
中に原料ガスとしてＳｉＨ4 ，ＳｉＦ4 およびＯ2 を供
給することにより行った。
【００１４】供給された原料ガスは、前記反応容器１０
中の試料保持台１上に静電チャック２を介して保持され
た基板３上にＦ添加されたＳｉＯ2 膜の堆積を生じる
が、その際前記基板１には、第１の高周波電源４から、
周波数が１３．５６ＭＨz の高周波バイアスが供給され
る。さらに、図１のＩＣＰ型プラズマＣＶＤ装置では、
反応室１０の外側にコイル１０Ａが形成され、コイル１
０Ａを、別の高周波電源５から周波数が１３．５６ＭＨ
z のソースパワーを供給することにより駆動して、反応
室１０中のプラズマを狭搾し、１０9 ｃｍ-3以上、典型
的には１０11〜１０13ｃｍ-3程度のプラズマ密度を実現
する。
中の試料保持台１上に静電チャック２を介して保持され
た基板３上にＦ添加されたＳｉＯ2 膜の堆積を生じる
が、その際前記基板１には、第１の高周波電源４から、
周波数が１３．５６ＭＨz の高周波バイアスが供給され
る。さらに、図１のＩＣＰ型プラズマＣＶＤ装置では、
反応室１０の外側にコイル１０Ａが形成され、コイル１
０Ａを、別の高周波電源５から周波数が１３．５６ＭＨ
z のソースパワーを供給することにより駆動して、反応
室１０中のプラズマを狭搾し、１０9 ｃｍ-3以上、典型
的には１０11〜１０13ｃｍ-3程度のプラズマ密度を実現
する。
【００１５】図１の装置では、試料保持台１中にヒータ
ー１Ａが埋設され、これを駆動することにより、堆積時
の基板温度を制御することができる。また、膜中のＦ濃
度は、反応室１０中へのＳｉＦ4 の供給を制御すること
により制御できる。プラズマＣＶＤの技術において周知
のように、図１の構成において基板３に印加される高周
波バイアスを大きくすると、膜の堆積と同時にエッチン
グが生じ、その競合により平坦化された膜を得ることが
可能である。一方、このように大きな高周波バイアス下
で堆積した膜は、緻密ではあるものの、Ａｒ原子による
衝突により歪みを蓄積し易い。
ー１Ａが埋設され、これを駆動することにより、堆積時
の基板温度を制御することができる。また、膜中のＦ濃
度は、反応室１０中へのＳｉＦ4 の供給を制御すること
により制御できる。プラズマＣＶＤの技術において周知
のように、図１の構成において基板３に印加される高周
波バイアスを大きくすると、膜の堆積と同時にエッチン
グが生じ、その競合により平坦化された膜を得ることが
可能である。一方、このように大きな高周波バイアス下
で堆積した膜は、緻密ではあるものの、Ａｒ原子による
衝突により歪みを蓄積し易い。
【００１６】図２は、図１のプラズマＣＶＤ装置を使っ
てＳｉ基板３上に堆積したＦ添加ＳｉＯ2 膜の誘電率の
経時変化を示す。図２中、実線Ａは、基板バイアスを１
２００Ｗに設定して堆積したＳｉＯ2 膜のうち、膜中の
Ｆ濃度を約１２原子％とした場合の誘電率を、また、破
線Ｂは基板バイアスを同じく１２００Ｗに設定して堆積
したＳｉＯ2 膜のうち、膜中のＦ濃度を７〜８原子％と
した場合の誘電率を示す。
てＳｉ基板３上に堆積したＦ添加ＳｉＯ2 膜の誘電率の
経時変化を示す。図２中、実線Ａは、基板バイアスを１
２００Ｗに設定して堆積したＳｉＯ2 膜のうち、膜中の
Ｆ濃度を約１２原子％とした場合の誘電率を、また、破
線Ｂは基板バイアスを同じく１２００Ｗに設定して堆積
したＳｉＯ2 膜のうち、膜中のＦ濃度を７〜８原子％と
した場合の誘電率を示す。
【００１７】図２よりわかるように、Ｆ濃度が低い膜で
は、実線Ｂで示すように、堆積直後の誘電率は約３．６
であるのに対し、Ｆ濃度を高くすると、実線Ａで示すよ
うに、誘電率は約３．４まで減少する。換言すると、Ｓ
ｉＯ2 膜中にＦを導入することにより、膜の誘電率が低
下する公知の事実が確認される。しかし、Ｆ濃度を高く
したＳｉＯ2 膜では、図２の実線Ａよりわかるように、
時間の経過とともに誘電率が上昇してしまい、大気中に
７日間放置した後には、実線Ｂで示すＦ濃度が低いＳｉ
Ｏ2 膜の誘電率を超えてしまうことが見出された。これ
は、得られたＳｉＯ2 膜中に実質的な歪みの蓄積が生じ
ていて、その結果膜が大気中の水分を吸湿するためと考
えられる。Ｆ濃度が低いＳｉＯ2 膜でも、誘電率の経時
変化は生じるが、その割合ははるかに緩やかである。
は、実線Ｂで示すように、堆積直後の誘電率は約３．６
であるのに対し、Ｆ濃度を高くすると、実線Ａで示すよ
うに、誘電率は約３．４まで減少する。換言すると、Ｓ
ｉＯ2 膜中にＦを導入することにより、膜の誘電率が低
下する公知の事実が確認される。しかし、Ｆ濃度を高く
したＳｉＯ2 膜では、図２の実線Ａよりわかるように、
時間の経過とともに誘電率が上昇してしまい、大気中に
７日間放置した後には、実線Ｂで示すＦ濃度が低いＳｉ
Ｏ2 膜の誘電率を超えてしまうことが見出された。これ
は、得られたＳｉＯ2 膜中に実質的な歪みの蓄積が生じ
ていて、その結果膜が大気中の水分を吸湿するためと考
えられる。Ｆ濃度が低いＳｉＯ2 膜でも、誘電率の経時
変化は生じるが、その割合ははるかに緩やかである。
【００１８】本発明の発明者は、さらに、メタル配線上
に３層からなるＦ添加酸化膜を高密度プラズマＣＶＤ法
により堆積する実験において、第１層目および第３層目
のＦ添加酸化膜を無バイアス状態で堆積し、第２層目の
Ｆ添加酸化膜のみをバイアス状態で堆積することによ
り、第１層目あるいは第３層目の酸化膜について、図２
の一点鎖線Ｃで示すような、誘電率が低く、しかも大気
中の放置した場合にもその経時変化の少ない構造が得ら
れることを見出した。すなわち、このような構造では、
第１層目および第３層目のＦ添加酸化膜の耐吸湿性が大
きく向上し、このため第１層目絶縁膜で覆われるメタル
配線のコロージョンや剥離の問題が回避される。また、
このように、第１層目および第３層目のＦ添加絶縁膜の
耐吸湿性が向上しているため、前記第１および第３のＦ
添加絶縁膜ではＦの添加量を増大させても問題が生じる
ことがなく、多量のＦを添加することにより、誘電率を
大きく低下させることができる。
に３層からなるＦ添加酸化膜を高密度プラズマＣＶＤ法
により堆積する実験において、第１層目および第３層目
のＦ添加酸化膜を無バイアス状態で堆積し、第２層目の
Ｆ添加酸化膜のみをバイアス状態で堆積することによ
り、第１層目あるいは第３層目の酸化膜について、図２
の一点鎖線Ｃで示すような、誘電率が低く、しかも大気
中の放置した場合にもその経時変化の少ない構造が得ら
れることを見出した。すなわち、このような構造では、
第１層目および第３層目のＦ添加酸化膜の耐吸湿性が大
きく向上し、このため第１層目絶縁膜で覆われるメタル
配線のコロージョンや剥離の問題が回避される。また、
このように、第１層目および第３層目のＦ添加絶縁膜の
耐吸湿性が向上しているため、前記第１および第３のＦ
添加絶縁膜ではＦの添加量を増大させても問題が生じる
ことがなく、多量のＦを添加することにより、誘電率を
大きく低下させることができる。
【００１９】前記第１のＦ添加酸化膜は無バイアス条件
下で堆積されるためステップカバレッジが良好でなく、
このため１００ｎｍ程度の厚さが実用的な上限となる
が、本発明では、さらに前記第２のＦ添加酸化膜をバイ
アス条件下において堆積することにより、優れたステッ
プカバレッジを実現する。例えば、メタル配線層の高さ
を８００ｎｍ、アスペクト比が２程度の構造において、
前記第１のＦ添加酸化膜を１００ｎｍ堆積した後、前記
第２のＦ添加酸化膜を７００ｎｍ程度の厚さに堆積する
ことにより、配線層パターン間の隙間を、前記第２のＦ
添加酸化膜により、実質的に完全に埋めることができ
る。かかる第２のＦ添加酸化膜の堆積はバイアス条件下
において実行されるため、膜の吸湿性を最小化するため
にＦの添加量は減少させるのが好ましい。
下で堆積されるためステップカバレッジが良好でなく、
このため１００ｎｍ程度の厚さが実用的な上限となる
が、本発明では、さらに前記第２のＦ添加酸化膜をバイ
アス条件下において堆積することにより、優れたステッ
プカバレッジを実現する。例えば、メタル配線層の高さ
を８００ｎｍ、アスペクト比が２程度の構造において、
前記第１のＦ添加酸化膜を１００ｎｍ堆積した後、前記
第２のＦ添加酸化膜を７００ｎｍ程度の厚さに堆積する
ことにより、配線層パターン間の隙間を、前記第２のＦ
添加酸化膜により、実質的に完全に埋めることができ
る。かかる第２のＦ添加酸化膜の堆積はバイアス条件下
において実行されるため、膜の吸湿性を最小化するため
にＦの添加量は減少させるのが好ましい。
【００２０】このようにして堆積された第２のＦ添加酸
化膜は平坦化された表面を有し、本発明では、前記平坦
化された表面上に、前記第３のＦ添加酸化膜を、無バイ
アス条件下で堆積する。前記第２のＦ添加酸化膜の表面
は平坦化されているため、第３のＦ添加酸化膜の堆積は
任意の所望の厚さ、例えば１０００ｎｍ程度の厚さに実
行することができる。また、この工程では、前記第１の
Ｆ添加酸化膜の堆積と同様に、耐吸湿性を劣化させるこ
となくＦの添加量を増大させることができるため、前記
３層構造の絶縁構造全体の誘電率を低下させることがで
きる。かかる構造は、必要に応じてＣＭＰ工程により、
さらに平坦化を行ってもよい。
化膜は平坦化された表面を有し、本発明では、前記平坦
化された表面上に、前記第３のＦ添加酸化膜を、無バイ
アス条件下で堆積する。前記第２のＦ添加酸化膜の表面
は平坦化されているため、第３のＦ添加酸化膜の堆積は
任意の所望の厚さ、例えば１０００ｎｍ程度の厚さに実
行することができる。また、この工程では、前記第１の
Ｆ添加酸化膜の堆積と同様に、耐吸湿性を劣化させるこ
となくＦの添加量を増大させることができるため、前記
３層構造の絶縁構造全体の誘電率を低下させることがで
きる。かかる構造は、必要に応じてＣＭＰ工程により、
さらに平坦化を行ってもよい。
【００２１】以上を要約するに、本発明によれば、かか
るＦ濃度の高いＳｉＯ2 膜を、高密度プラズマ中におい
て、実質的に無バイアス状態で堆積することにより、半
導体装置の高速動作に有利な低い誘電率を有し、しかも
耐吸湿性に優れたＳｉＯ2 膜を得ることが可能になる。
かかる優れた特性を有する膜は、実質的に無バイアス状
態で形成されるため、配線パターン等、基板上に形成さ
れた構造上に堆積した場合、ステップカバレッジおよび
膜の平坦性が劣る問題が生じる。そこで、本発明では、
このように安定な低誘電率ＳｉＯ2 膜が基板上に形成さ
れた後、Ｆ濃度の低いＳｉＯ2 膜を、高密度プラズマ、
高周波バイアス下で堆積することにより、基板上の構造
の凹凸を、吸湿に対して安定な材料で埋めることができ
る。このようにして平坦化された構造上に、さらにＦ濃
度の大きい低誘電率ＳｉＯ2 膜を、再び高密度プラズマ
中、実質的に無バイアス状態で堆積することにより、耐
吸湿性に優れた、低誘電率絶縁構造を形成することがで
きる。
るＦ濃度の高いＳｉＯ2 膜を、高密度プラズマ中におい
て、実質的に無バイアス状態で堆積することにより、半
導体装置の高速動作に有利な低い誘電率を有し、しかも
耐吸湿性に優れたＳｉＯ2 膜を得ることが可能になる。
かかる優れた特性を有する膜は、実質的に無バイアス状
態で形成されるため、配線パターン等、基板上に形成さ
れた構造上に堆積した場合、ステップカバレッジおよび
膜の平坦性が劣る問題が生じる。そこで、本発明では、
このように安定な低誘電率ＳｉＯ2 膜が基板上に形成さ
れた後、Ｆ濃度の低いＳｉＯ2 膜を、高密度プラズマ、
高周波バイアス下で堆積することにより、基板上の構造
の凹凸を、吸湿に対して安定な材料で埋めることができ
る。このようにして平坦化された構造上に、さらにＦ濃
度の大きい低誘電率ＳｉＯ2 膜を、再び高密度プラズマ
中、実質的に無バイアス状態で堆積することにより、耐
吸湿性に優れた、低誘電率絶縁構造を形成することがで
きる。
【００２２】図３は、本発明の原理を示す別の図であ
る。先にも説明したように、層間絶縁膜中にＦを導入す
ると、膜の誘電率を低下させることが可能になるが、膜
中のＦ濃度が高いと過剰なＦがＳｉと反応し、ＳｉＦ4
の形で分解・気化してしまう傾向が生じる。かかる分解
反応は、特にラインアンドスペースパターンの間を埋め
る部分で顕著で、その結果パターンのステップカバレッ
ジが劣化してしまう。
る。先にも説明したように、層間絶縁膜中にＦを導入す
ると、膜の誘電率を低下させることが可能になるが、膜
中のＦ濃度が高いと過剰なＦがＳｉと反応し、ＳｉＦ4
の形で分解・気化してしまう傾向が生じる。かかる分解
反応は、特にラインアンドスペースパターンの間を埋め
る部分で顕著で、その結果パターンのステップカバレッ
ジが劣化してしまう。
【００２３】これに対し、本発明では、層間絶縁膜の高
密度プラズマＣＶＤ工程中において、原料ガスにＨ（水
素）を含有するガス、例えばＳｉＨ4 を添加する。かか
る原料ガスは分解時にＨを放出するが、放出されたＨは
膜中あるいは膜周辺の過剰のＦラジカルと結合してＨＦ
分子を形成し、形成されたＨＦ分子は堆積した膜から速
やかに逃散する。
密度プラズマＣＶＤ工程中において、原料ガスにＨ（水
素）を含有するガス、例えばＳｉＨ4 を添加する。かか
る原料ガスは分解時にＨを放出するが、放出されたＨは
膜中あるいは膜周辺の過剰のＦラジカルと結合してＨＦ
分子を形成し、形成されたＨＦ分子は堆積した膜から速
やかに逃散する。
【００２４】図３は、かかる原料ガス中へのＨ添加によ
る、層間絶縁膜のステップカバレッジの変化を示す。た
だし、ステップカバレッジは、下地パターンの上面上に
おける層間絶縁膜の厚さをａ，側壁面における厚さをｂ
として、ｂ／ａ×１００（％）で表す。また、上に記載
したように、Ｈ添加は、ＳｉＦ4 へのＳｉＨ4 添加によ
り行った。ただし、層間絶縁膜の堆積は、高密度プラズ
マＣＶＤ法により、先と同様な条件で行った。
る、層間絶縁膜のステップカバレッジの変化を示す。た
だし、ステップカバレッジは、下地パターンの上面上に
おける層間絶縁膜の厚さをａ，側壁面における厚さをｂ
として、ｂ／ａ×１００（％）で表す。また、上に記載
したように、Ｈ添加は、ＳｉＦ4 へのＳｉＨ4 添加によ
り行った。ただし、層間絶縁膜の堆積は、高密度プラズ
マＣＶＤ法により、先と同様な条件で行った。
【００２５】図３よりわかるように、ＳｉＨ4 添加量、
換言するとＨ添加量がゼロであると、ステップカバレッ
ジは０％で、ラインアンドスペースパターンの側壁面に
は実質的な層間絶縁膜の堆積が生じないことがわかる。
これに対し、ＳｉＨ4 添加量を１０％にすると、ステッ
プカバレッジは１０％程度まで向上し、平坦性は良好で
はないが、ラインアンドスペースパターンを覆う層間絶
縁膜の堆積が可能になる。
換言するとＨ添加量がゼロであると、ステップカバレッ
ジは０％で、ラインアンドスペースパターンの側壁面に
は実質的な層間絶縁膜の堆積が生じないことがわかる。
これに対し、ＳｉＨ4 添加量を１０％にすると、ステッ
プカバレッジは１０％程度まで向上し、平坦性は良好で
はないが、ラインアンドスペースパターンを覆う層間絶
縁膜の堆積が可能になる。
【００２６】一方、このようなＳｉＨ4 あるいは水素を
添加して形成した層間絶縁膜では、膜中に水素が含まれ
るため、これに伴って膜の吸湿性が劣化しやすい問題点
が生じる。そこで、本発明では、かかる第１層目の層間
絶縁膜上に、さらにＨを添加しない第２層目の層間絶縁
膜を、同様に高密度プラズマＣＶＤ法により形成する。
かかる第２層目の層間絶縁膜は、ラインアンドスペース
パターン上に直接に堆積されるのではなく、第１層目の
層間絶縁膜上に堆積されるため、ステップカバレッジの
問題は生じない。また、かかる第２層目の層間絶縁膜を
堆積することにより、層間絶縁膜全体の平坦性を向上さ
せることができる。第１および第２の層間絶縁膜は、い
ずれもＦ添加されているため、誘電率が低い特徴を有す
る。
添加して形成した層間絶縁膜では、膜中に水素が含まれ
るため、これに伴って膜の吸湿性が劣化しやすい問題点
が生じる。そこで、本発明では、かかる第１層目の層間
絶縁膜上に、さらにＨを添加しない第２層目の層間絶縁
膜を、同様に高密度プラズマＣＶＤ法により形成する。
かかる第２層目の層間絶縁膜は、ラインアンドスペース
パターン上に直接に堆積されるのではなく、第１層目の
層間絶縁膜上に堆積されるため、ステップカバレッジの
問題は生じない。また、かかる第２層目の層間絶縁膜を
堆積することにより、層間絶縁膜全体の平坦性を向上さ
せることができる。第１および第２の層間絶縁膜は、い
ずれもＦ添加されているため、誘電率が低い特徴を有す
る。
【００２７】図４は、かかるＨ添加を行った第１層目の
層間絶縁膜について、誘電率とＳｉＨ4 添加量との関係
を示す。図４よりわかるように、誘電率はＳｉＨ4 添加
量とともに直線的に増大する。そこで、先に述べた層間
絶縁膜の吸湿性の増大を抑止するのみならず、層間絶縁
膜の誘電率を低下させるためにも、ＳｉＨ4 添加量、す
なわちＨ添加量は、３０％以下に設定するのが好まし
い。
層間絶縁膜について、誘電率とＳｉＨ4 添加量との関係
を示す。図４よりわかるように、誘電率はＳｉＨ4 添加
量とともに直線的に増大する。そこで、先に述べた層間
絶縁膜の吸湿性の増大を抑止するのみならず、層間絶縁
膜の誘電率を低下させるためにも、ＳｉＨ4 添加量、す
なわちＨ添加量は、３０％以下に設定するのが好まし
い。
【００２８】さらに、本発明は、高密度プラズマＣＶＤ
法による層間絶縁膜構造の形成の際、ラインアンドスペ
ースパターンを埋めるように低誘電率のＳＯＧ膜を第１
層膜として形成し、かかるＳＯＧ膜上に、高密度プラズ
マＣＶＤ法により、高濃度にＦを添加したＳｉＯ2 より
なる層間絶縁膜を、第２層膜として、基板バイアスなし
で堆積する。かかる構成の層間絶縁膜構造では、ＳＯＧ
膜およびその上のＦ添加ＳｉＯ2 膜が、いずれも低誘電
率であるため、層間絶縁膜全体としても、低い誘電率が
実現される。また、ＳＯＧ膜は表面が平坦であるため、
基板バイアスを印加せずとも、その上に平坦なＦ添加Ｓ
ｉＯ2 膜を安定に形成することができる。先にも図２で
説明したように（直線Ｃ）、かかる第２層目の層間絶縁
膜は、基板バイアスを印加せずに形成されるため、低誘
電率にもかかわらず吸湿性が低く、安定している。
法による層間絶縁膜構造の形成の際、ラインアンドスペ
ースパターンを埋めるように低誘電率のＳＯＧ膜を第１
層膜として形成し、かかるＳＯＧ膜上に、高密度プラズ
マＣＶＤ法により、高濃度にＦを添加したＳｉＯ2 より
なる層間絶縁膜を、第２層膜として、基板バイアスなし
で堆積する。かかる構成の層間絶縁膜構造では、ＳＯＧ
膜およびその上のＦ添加ＳｉＯ2 膜が、いずれも低誘電
率であるため、層間絶縁膜全体としても、低い誘電率が
実現される。また、ＳＯＧ膜は表面が平坦であるため、
基板バイアスを印加せずとも、その上に平坦なＦ添加Ｓ
ｉＯ2 膜を安定に形成することができる。先にも図２で
説明したように（直線Ｃ）、かかる第２層目の層間絶縁
膜は、基板バイアスを印加せずに形成されるため、低誘
電率にもかかわらず吸湿性が低く、安定している。
【００２９】また、先にも説明したように、ＳＯＧ膜は
一般に引張応力場を形成し、基板に、これを上に凹に反
らせようとする力を加えるが、Ｆ添加ＳｉＯ2 膜は逆の
圧縮応力場を形成し、その結果基板の反りが抑制され
る。
一般に引張応力場を形成し、基板に、これを上に凹に反
らせようとする力を加えるが、Ｆ添加ＳｉＯ2 膜は逆の
圧縮応力場を形成し、その結果基板の反りが抑制され
る。
【００３０】
【発明の実施の形態】以下、本発明を好ましい実施例に
ついて、図５（Ａ）〜図６（Ｄ）を参照しながら説明す
る。図５（Ａ）を参照するに、まずＣｕあるいはＡｌ合
金等よりなる配線パターン２２が形成されたＳｉ基板２
１を、先に図１で説明したＩＣＰ−ＣＶＤ装置の試料保
持台１上に静電チャック２を使って保持し、反応室中に
Ａｒをプラズマガスとして供給する。さらに、基板２１
を３００°Ｃ以上、好ましくは４００°Ｃ程度の温度に
加熱し、反応室１０中を約０．８Ｐａ以下の圧力まで排
気・減圧する。さらに、高周波電源５を例えば４．５ｋ
Ｗのパワーで駆動することにより、反応室１０中に密度
が１０9 ｃｍ-3を超える高密度プラズマを形成する。
ついて、図５（Ａ）〜図６（Ｄ）を参照しながら説明す
る。図５（Ａ）を参照するに、まずＣｕあるいはＡｌ合
金等よりなる配線パターン２２が形成されたＳｉ基板２
１を、先に図１で説明したＩＣＰ−ＣＶＤ装置の試料保
持台１上に静電チャック２を使って保持し、反応室中に
Ａｒをプラズマガスとして供給する。さらに、基板２１
を３００°Ｃ以上、好ましくは４００°Ｃ程度の温度に
加熱し、反応室１０中を約０．８Ｐａ以下の圧力まで排
気・減圧する。さらに、高周波電源５を例えば４．５ｋ
Ｗのパワーで駆動することにより、反応室１０中に密度
が１０9 ｃｍ-3を超える高密度プラズマを形成する。
【００３１】さらに、反応室１０中に、原料ガスとして
ＳｉＨ4 およびＯ2 を、ドーパントガスであるＳＦ4 と
共に供給し、前記配線パターン２２上に、パターン２２
の断面形状に沿った形状のＦ添加ＳｉＯ2 膜２３を、１
００ｎｍ以下の厚さに、高周波電源４による高周波バイ
アスを印加することなく堆積する。配線パターン２２は
例えば高さが１μｍで２以上のアスペクト比を有する
が、膜２２の堆積は、高周波電源４を駆動せずに実行さ
れるため、ＳｉＯ2 膜２３による配線パターン２２のス
テップカバレッジおよび平坦性は余り良好ではなく、パ
ターン２２上面での膜厚が１００ｎｍである場合、側面
での膜厚は典型的には４０ｎｍ程度になる。
ＳｉＨ4 およびＯ2 を、ドーパントガスであるＳＦ4 と
共に供給し、前記配線パターン２２上に、パターン２２
の断面形状に沿った形状のＦ添加ＳｉＯ2 膜２３を、１
００ｎｍ以下の厚さに、高周波電源４による高周波バイ
アスを印加することなく堆積する。配線パターン２２は
例えば高さが１μｍで２以上のアスペクト比を有する
が、膜２２の堆積は、高周波電源４を駆動せずに実行さ
れるため、ＳｉＯ2 膜２３による配線パターン２２のス
テップカバレッジおよび平坦性は余り良好ではなく、パ
ターン２２上面での膜厚が１００ｎｍである場合、側面
での膜厚は典型的には４０ｎｍ程度になる。
【００３２】前記ＳｉＯ2 膜２３を堆積する場合、原料
ガスＳｉＨ4 ，Ｏ2 およびＳｉＦ4は、典型的にはそれ
ぞれ２０ｃｃ／分，２００ｃｃ／分，８０ｃｃ／分の流
量で供給され、その結果、得られたＳｉＯ2 膜２３中に
はＦが約１２原子％含まれる。一方、膜２３の堆積は実
質的に無バイアスで行われるため、膜２３中に取り込ま
れるＡｒ量はわずかで、典型的には検出限界以下であ
る。このようにして形成されたＳｉＯ2 膜２３は、図２
のラインＣに示すように３．４程度の低い誘電率を有
し、しかも誘電率の経時変化が非常に少ない。
ガスＳｉＨ4 ，Ｏ2 およびＳｉＦ4は、典型的にはそれ
ぞれ２０ｃｃ／分，２００ｃｃ／分，８０ｃｃ／分の流
量で供給され、その結果、得られたＳｉＯ2 膜２３中に
はＦが約１２原子％含まれる。一方、膜２３の堆積は実
質的に無バイアスで行われるため、膜２３中に取り込ま
れるＡｒ量はわずかで、典型的には検出限界以下であ
る。このようにして形成されたＳｉＯ2 膜２３は、図２
のラインＣに示すように３．４程度の低い誘電率を有
し、しかも誘電率の経時変化が非常に少ない。
【００３３】先にも説明したように、ＳｉＯ2 膜２３に
よる配線パターン２２の平坦性は良好ではないため、本
実施例では、図５（Ｂ）の工程で、前記図５（Ａ）の構
造上に別のＳｉＯ2 膜２４を、前記反応室１０中に前記
原料ガスを、図１の高周波電源４によるバイアスを印加
した状態で供給することにより、例えば８００ｎｍの厚
さに堆積する。印加される高周波バイアスは例えば１２
００Ｗ程度のパワーに設定され、かかるバイアス下にお
ける堆積に伴うエッチングと堆積の競合の結果、膜２４
は優れたステップカバレッジおよび平坦性を示す。
よる配線パターン２２の平坦性は良好ではないため、本
実施例では、図５（Ｂ）の工程で、前記図５（Ａ）の構
造上に別のＳｉＯ2 膜２４を、前記反応室１０中に前記
原料ガスを、図１の高周波電源４によるバイアスを印加
した状態で供給することにより、例えば８００ｎｍの厚
さに堆積する。印加される高周波バイアスは例えば１２
００Ｗ程度のパワーに設定され、かかるバイアス下にお
ける堆積に伴うエッチングと堆積の競合の結果、膜２４
は優れたステップカバレッジおよび平坦性を示す。
【００３４】ＳｉＯ2 膜２４の高周波バイアス下での堆
積では、図２の実線Ａよりわかるように、膜中における
Ｆの濃度が高いと吸湿性が大きくなり、膜が不安定にな
るので、ＳＦ4 の供給量を７０ｃｃ／分程度に減少さ
せ、その結果、膜２４中におけるＦ濃度は７〜８原子％
程度に減少する。膜２４中のＦ濃度がこのように低い場
合には、誘電率の経時変化は図２の破線Ｂにより示され
るように、わずかである。
積では、図２の実線Ａよりわかるように、膜中における
Ｆの濃度が高いと吸湿性が大きくなり、膜が不安定にな
るので、ＳＦ4 の供給量を７０ｃｃ／分程度に減少さ
せ、その結果、膜２４中におけるＦ濃度は７〜８原子％
程度に減少する。膜２４中のＦ濃度がこのように低い場
合には、誘電率の経時変化は図２の破線Ｂにより示され
るように、わずかである。
【００３５】本実施例では、さらに図６（Ｃ）の工程に
おいて、図５（Ｂ）の構造上に、低誘電率のＦ添加Ｓｉ
Ｏ2 膜２５を、高周波電源４からの基板バイアスを遮断
し、あるいは高周波電源４の出力を実質的に０Ｗに設定
し、１．２μｍの厚さに堆積する。その際、原料ガスの
供給は、ＳｉＯ2 膜２３を形成した場合と同様に行わ
れ、その結果ＳｉＦ4 の供給量が８０ｃｃ／分，Ｏ2 の
供給量が２００ｃｃ／分，ＳｉＨ4 の供給量が２０ｃｃ
／分に設定される。
おいて、図５（Ｂ）の構造上に、低誘電率のＦ添加Ｓｉ
Ｏ2 膜２５を、高周波電源４からの基板バイアスを遮断
し、あるいは高周波電源４の出力を実質的に０Ｗに設定
し、１．２μｍの厚さに堆積する。その際、原料ガスの
供給は、ＳｉＯ2 膜２３を形成した場合と同様に行わ
れ、その結果ＳｉＦ4 の供給量が８０ｃｃ／分，Ｏ2 の
供給量が２００ｃｃ／分，ＳｉＨ4 の供給量が２０ｃｃ
／分に設定される。
【００３６】このようにして形成されたＳｉＯ2 膜２５
は１２原子％程度の高いＦ濃度を有し、しかも実質的に
基板バイアスが０Ｗで形成されるため、誘電率が図２の
ラインＣで示されるように３．４程度まで減少し、しか
も経時変化が少ない。さらに、図６（Ｄ）の工程でＳｉ
Ｏ2 膜２５に対してＣＭＰ工程を行い、表面を平坦化さ
せる。かかる平坦化された構造上に、さらに配線パター
ン２２を形成し、図５（Ａ）〜（Ｂ），図６（Ｃ）〜
（Ｄ）の工程を実行することにより、多層配線構造を形
成することが可能である。
は１２原子％程度の高いＦ濃度を有し、しかも実質的に
基板バイアスが０Ｗで形成されるため、誘電率が図２の
ラインＣで示されるように３．４程度まで減少し、しか
も経時変化が少ない。さらに、図６（Ｄ）の工程でＳｉ
Ｏ2 膜２５に対してＣＭＰ工程を行い、表面を平坦化さ
せる。かかる平坦化された構造上に、さらに配線パター
ン２２を形成し、図５（Ａ）〜（Ｂ），図６（Ｃ）〜
（Ｄ）の工程を実行することにより、多層配線構造を形
成することが可能である。
【００３７】図６（Ｄ）の構造では、ＳｉＯ2 膜２３，
２４，２５のいずれもが、吸湿に対して安定であり、経
時変化の少ない膜を得ることができる。また、ＳｉＯ2
膜２３，２４，２５では、膜中のＦ濃度およびＡｒ濃度
が先に説明したように変化するが、また膜のエッチング
速度も変化する。すなわち、膜２４はバイアス下におい
て堆積されるため緻密で、ＨＦに対するエッチング速度
が大きいのに対し、膜２３あるいは２５はより小さいエ
ッチング速度を示す。例えば、１２００Ｗのバイアスを
印加した条件下で堆積した場合、ＳｉＯ2 膜は１％ＨＦ
に対して６０ｎｍ／ｍｉｎのエッチング速度を示すのに
対し、無バイアスで堆積したＳｉＯ2 膜は、同じ１％Ｈ
Ｆに対して２０ｎｍ／ｍｉｎのエッチング速度を示す。
これは、バイアス条件下で堆積した膜が、膜中にＡｒを
取り込んでおり（典型的には０．２原子％程度）、かか
る取り込まれたＡｒが生じる歪みにより、エッチング速
度が増大するものと考えられる。
２４，２５のいずれもが、吸湿に対して安定であり、経
時変化の少ない膜を得ることができる。また、ＳｉＯ2
膜２３，２４，２５では、膜中のＦ濃度およびＡｒ濃度
が先に説明したように変化するが、また膜のエッチング
速度も変化する。すなわち、膜２４はバイアス下におい
て堆積されるため緻密で、ＨＦに対するエッチング速度
が大きいのに対し、膜２３あるいは２５はより小さいエ
ッチング速度を示す。例えば、１２００Ｗのバイアスを
印加した条件下で堆積した場合、ＳｉＯ2 膜は１％ＨＦ
に対して６０ｎｍ／ｍｉｎのエッチング速度を示すのに
対し、無バイアスで堆積したＳｉＯ2 膜は、同じ１％Ｈ
Ｆに対して２０ｎｍ／ｍｉｎのエッチング速度を示す。
これは、バイアス条件下で堆積した膜が、膜中にＡｒを
取り込んでおり（典型的には０．２原子％程度）、かか
る取り込まれたＡｒが生じる歪みにより、エッチング速
度が増大するものと考えられる。
【００３８】ところで、図５（Ｂ）の工程において膜２
４を高バイアス下で堆積する際に、ＳｉＦ4 の供給速度
を抑えることなく、膜２３あるいは２５を堆積する場合
と同様に、ＳｉＯ2 膜２４中に高濃度のＦを、例えば１
２原子％程度に導入することも可能である。この場合に
は、膜２４の吸湿性は図４の実線Ａに示すように劣化す
るが、上下に安定なＳｉＯ2 膜２３，２５が形成される
ため、膜２４の吸湿は効果的に抑止される。このように
して形成された膜２４は、図２に示すように３．４程度
の低い誘電率を有するため、膜２３〜２５よりなる複合
絶縁膜は、非常に低い誘電率を示す。
４を高バイアス下で堆積する際に、ＳｉＦ4 の供給速度
を抑えることなく、膜２３あるいは２５を堆積する場合
と同様に、ＳｉＯ2 膜２４中に高濃度のＦを、例えば１
２原子％程度に導入することも可能である。この場合に
は、膜２４の吸湿性は図４の実線Ａに示すように劣化す
るが、上下に安定なＳｉＯ2 膜２３，２５が形成される
ため、膜２４の吸湿は効果的に抑止される。このように
して形成された膜２４は、図２に示すように３．４程度
の低い誘電率を有するため、膜２３〜２５よりなる複合
絶縁膜は、非常に低い誘電率を示す。
【００３９】以上の実施例の説明では、膜２３〜２５は
ＳｉＯ2 膜であるとしたが、本発明はかかるＳｉＯ2 膜
の誘電率低下に限定されるものではなく、ＰＳＧやＢＰ
ＳＧ等、構造中にＳｉ−Ｏ結合を有する非晶質ないしガ
ラス膜に対しても適用可能である。さらに、以上の説明
では、ＳｉＯ2 膜２３〜２５を堆積する際に、プラズマ
ＣＶＤ装置の反応室１０中に、Ｓｉの原料としてＳｉＨ
4 を、酸素の原料としてＯ 2 を、またＦドーパントガス
としてＳｉＦ4 を供給していたが、Ｓｉの原料ガスとし
ては、他にも様々なＳｉ含有ガス、例えばＳｉ2 Ｈ6 ，
ＳｉＣｌ4 ，ＳｉＨ 2 Ｃｌ2 等が、酸素の原料ガスとし
ては、他にの様々なＯ含有ガス、例えばＮ2Ｏ等が、ま
たＦドーパントガスとしては、他にも様々なＦ含有ガ
ス、例えばＳｉ 2 Ｈ2 Ｆ2 等が使用可能である。
ＳｉＯ2 膜であるとしたが、本発明はかかるＳｉＯ2 膜
の誘電率低下に限定されるものではなく、ＰＳＧやＢＰ
ＳＧ等、構造中にＳｉ−Ｏ結合を有する非晶質ないしガ
ラス膜に対しても適用可能である。さらに、以上の説明
では、ＳｉＯ2 膜２３〜２５を堆積する際に、プラズマ
ＣＶＤ装置の反応室１０中に、Ｓｉの原料としてＳｉＨ
4 を、酸素の原料としてＯ 2 を、またＦドーパントガス
としてＳｉＦ4 を供給していたが、Ｓｉの原料ガスとし
ては、他にも様々なＳｉ含有ガス、例えばＳｉ2 Ｈ6 ，
ＳｉＣｌ4 ，ＳｉＨ 2 Ｃｌ2 等が、酸素の原料ガスとし
ては、他にの様々なＯ含有ガス、例えばＮ2Ｏ等が、ま
たＦドーパントガスとしては、他にも様々なＦ含有ガ
ス、例えばＳｉ 2 Ｈ2 Ｆ2 等が使用可能である。
【００４０】さらに、プラズマガスはＡｒに限定される
ものではなく、Ｘｅ等を使うこともできる。この場合に
は、ＳｉＯ2 膜２４においてＸｅ濃度が、膜２３あるい
は２５よりも高くなる。また、上記の工程においては、
高周波電源４で形成される高周波バイアスは、０Ｗと１
２００Ｗの間で切換えられたが、膜２３あるいは２５を
堆積する無バイアス状態において、１００Ｗ以下の高周
波バイアスを印加しても同様な効果が得られる。また、
膜２４を堆積するバイアス状態において、高周波バイア
スのパワーを９０Ｗ〜１５０Ｗの範囲で変化させても同
様な効果が得られる。
ものではなく、Ｘｅ等を使うこともできる。この場合に
は、ＳｉＯ2 膜２４においてＸｅ濃度が、膜２３あるい
は２５よりも高くなる。また、上記の工程においては、
高周波電源４で形成される高周波バイアスは、０Ｗと１
２００Ｗの間で切換えられたが、膜２３あるいは２５を
堆積する無バイアス状態において、１００Ｗ以下の高周
波バイアスを印加しても同様な効果が得られる。また、
膜２４を堆積するバイアス状態において、高周波バイア
スのパワーを９０Ｗ〜１５０Ｗの範囲で変化させても同
様な効果が得られる。
【００４１】さらに、先にも説明したように、図５
（Ａ）〜図６（Ｃ）の工程において、基板温度は４００
°Ｃに設定する必要はなく、３００°Ｃ以上の温度であ
れば所望のＦ添加ＳｉＯ2 膜が得られる。次に、本発明
の第２実施例について、図７（Ａ），（Ｂ）を参照しな
がら説明する。
（Ａ）〜図６（Ｃ）の工程において、基板温度は４００
°Ｃに設定する必要はなく、３００°Ｃ以上の温度であ
れば所望のＦ添加ＳｉＯ2 膜が得られる。次に、本発明
の第２実施例について、図７（Ａ），（Ｂ）を参照しな
がら説明する。
【００４２】図７（Ａ）を参照するに、本実施例では、
Ｓｉ等よりなる基板３１上に形成されたＡｌあるいはＡ
ｌ合金よりなる導体パターン３２を埋めるように、第１
の層間絶縁膜３３が、図１の装置を使った高密度プラズ
マＣＶＤ法により堆積される。導体パターン３２は、高
さが０．８μｍ、アスペクト比が２のラインアンドスペ
ースパターンを含み、基板３１との間には、通常のよう
に、ＴｉＮ等よりなる接着層３２ａが形成される。
Ｓｉ等よりなる基板３１上に形成されたＡｌあるいはＡ
ｌ合金よりなる導体パターン３２を埋めるように、第１
の層間絶縁膜３３が、図１の装置を使った高密度プラズ
マＣＶＤ法により堆積される。導体パターン３２は、高
さが０．８μｍ、アスペクト比が２のラインアンドスペ
ースパターンを含み、基板３１との間には、通常のよう
に、ＴｉＮ等よりなる接着層３２ａが形成される。
【００４３】一方、膜３３の堆積は、ＳｉＨ4 ，ＳｉＦ
4 およびＯ2 を原料ガスとして使い、Ａｒ雰囲気中にお
いて周波数が１３．５６ＭＨz ，出力が１２００Ｗの基
板バイアスを印加しながら、膜３３が約３００ｎｍの厚
さなるように実行する。典型的には、ＳｉＦ4 ，ＳｉＨ
4 ，Ｏ2 ，Ａｒを、それぞれ８０ｃｃ／ｍｉｎ，２０ｃ
ｃ／ｍｉｎ、および４４０ｃｃ／ｍｉｎの流量で供給
し、膜３３は、典型的には８〜１２原子％程度の濃度の
Ｆ原子を含む。また、原料ガスにＳｉＨ4 を使う結果、
ＳｉＨ4 中のＨにより、膜３３周辺の過剰なＦラジカル
が、ＨＦの形で飛散・除去される。過剰なＦラジカルが
除去されるため、膜３３のステップカバレッジが実質的
に向上し、ラインアンドスペースパターンの隣接するパ
ターン要素の間を、膜３３で埋めることが可能になる。
上記の各原料ガスの供給量の設定では、ＳｉＨ4 の割合
は、体積比で２０％となるが、ＳｉＨ4 の体積比は１０
〜５０％、より好ましくは１０〜３０％の範囲に選択す
れば、十分なステップカバレッジが得られると同時に
（図３参照）吸湿性の増加を抑止でき、また誘電率の増
加を抑止できる（図４参照）。このようにして形成され
たＦ添加ＳｉＯ2 膜中のＨの濃度は、１〜３原子％程度
と考えられる。
4 およびＯ2 を原料ガスとして使い、Ａｒ雰囲気中にお
いて周波数が１３．５６ＭＨz ，出力が１２００Ｗの基
板バイアスを印加しながら、膜３３が約３００ｎｍの厚
さなるように実行する。典型的には、ＳｉＦ4 ，ＳｉＨ
4 ，Ｏ2 ，Ａｒを、それぞれ８０ｃｃ／ｍｉｎ，２０ｃ
ｃ／ｍｉｎ、および４４０ｃｃ／ｍｉｎの流量で供給
し、膜３３は、典型的には８〜１２原子％程度の濃度の
Ｆ原子を含む。また、原料ガスにＳｉＨ4 を使う結果、
ＳｉＨ4 中のＨにより、膜３３周辺の過剰なＦラジカル
が、ＨＦの形で飛散・除去される。過剰なＦラジカルが
除去されるため、膜３３のステップカバレッジが実質的
に向上し、ラインアンドスペースパターンの隣接するパ
ターン要素の間を、膜３３で埋めることが可能になる。
上記の各原料ガスの供給量の設定では、ＳｉＨ4 の割合
は、体積比で２０％となるが、ＳｉＨ4 の体積比は１０
〜５０％、より好ましくは１０〜３０％の範囲に選択す
れば、十分なステップカバレッジが得られると同時に
（図３参照）吸湿性の増加を抑止でき、また誘電率の増
加を抑止できる（図４参照）。このようにして形成され
たＦ添加ＳｉＯ2 膜中のＨの濃度は、１〜３原子％程度
と考えられる。
【００４４】さらに、本実施例では、図７（Ａ）の構造
上に、さらに別のＦ添加ＳｉＯ2 膜を、層間絶縁膜３４
として、高密度プラズマＣＶＤ法により、例えば１６０
０ｎｍ程度の厚さに堆積する。ただし、膜３４の堆積時
には、原料ガスにＳｉＨ4 等のＨ含有化合物は添加せ
ず、ＳＦ4 ，Ｏ2 およびＡｒのみがそれぞれ８０ｃｃ／
ｍｉｎ，２００ｃｃ／ｍｉｎおよび４４０ｃｃ／ｍｉｎ
の流量で供給される。また、基板バイアスは、層３３の
堆積時と同様、１２００Ｗに設定される。
上に、さらに別のＦ添加ＳｉＯ2 膜を、層間絶縁膜３４
として、高密度プラズマＣＶＤ法により、例えば１６０
０ｎｍ程度の厚さに堆積する。ただし、膜３４の堆積時
には、原料ガスにＳｉＨ4 等のＨ含有化合物は添加せ
ず、ＳＦ4 ，Ｏ2 およびＡｒのみがそれぞれ８０ｃｃ／
ｍｉｎ，２００ｃｃ／ｍｉｎおよび４４０ｃｃ／ｍｉｎ
の流量で供給される。また、基板バイアスは、層３３の
堆積時と同様、１２００Ｗに設定される。
【００４５】層間絶縁膜３４も膜３３と同様に、８〜１
２原子％程度の高濃度のＦを添加しているため誘電率が
低く、またＨを含まないため吸湿性が低い。また、層間
絶縁膜３４の堆積は、ラインアンドパターン３２上に直
接に実行されるものではないため、ステップカバレッジ
の問題が生じない。 なお、膜３３，３４の形成時にお
いて、ＳｉおよびＦの原料ガスとして、ＳｉＦ4 以外に
も、先の実施例と同様、Ｓｉ2 Ｆ6 ，ＳｉＨ2 Ｆ2 ，Ｃ
2 Ｆ6 あるいはＣＦ4 等の他の原料ガスを使うことも可
能である。同様に、Ｈの原料ガスとして、ＳｉＨ4 の他
に、Ｈ2 ，Ｓｉ2 Ｈ6 ，ＳｉＨ2 Ｃｌ2 等を使うことが
可能である。特に、ＳｉＨ2 Ｆ2 は、Ｓｉの原料である
と同時にＦの原料でもあり、さらにＨの供給源としても
作用する。さらに、Ｏ2 原料ガスとして、Ｏ2 以外に
も、Ｎ2 Ｏ等のＯ含有ガスを使うことができる。
２原子％程度の高濃度のＦを添加しているため誘電率が
低く、またＨを含まないため吸湿性が低い。また、層間
絶縁膜３４の堆積は、ラインアンドパターン３２上に直
接に実行されるものではないため、ステップカバレッジ
の問題が生じない。 なお、膜３３，３４の形成時にお
いて、ＳｉおよびＦの原料ガスとして、ＳｉＦ4 以外に
も、先の実施例と同様、Ｓｉ2 Ｆ6 ，ＳｉＨ2 Ｆ2 ，Ｃ
2 Ｆ6 あるいはＣＦ4 等の他の原料ガスを使うことも可
能である。同様に、Ｈの原料ガスとして、ＳｉＨ4 の他
に、Ｈ2 ，Ｓｉ2 Ｈ6 ，ＳｉＨ2 Ｃｌ2 等を使うことが
可能である。特に、ＳｉＨ2 Ｆ2 は、Ｓｉの原料である
と同時にＦの原料でもあり、さらにＨの供給源としても
作用する。さらに、Ｏ2 原料ガスとして、Ｏ2 以外に
も、Ｎ2 Ｏ等のＯ含有ガスを使うことができる。
【００４６】図７（Ｂ）の構造は、さらに必要に応じ
て、図６（Ｄ）に示すようにＣＭＰ法により平坦化を行
ってもよい。次に、本発明の第３実施例について、図８
（Ａ），（Ｂ）を参照しながら説明する。図８（Ａ）を
参照するに、Ｓｉ等よりなる基板４１上に形成されたＡ
ｌあるいはＡｌ合金よりなる導体パターン４２を埋める
ように、ＳＯＧよりなる第１の層間絶縁膜４３が、スピ
ンコート法により堆積される。導体パターン４２は、高
さが０．８μｍ、アスペクト比が２のラインアンドスペ
ースパターンを含み、基板４１との間には、通常のよう
に、ＴｉＮ等よりなる接着層４２ａが形成される。これ
に伴い、前記層間絶縁膜４３は、ラインアンドスペース
パターン４２を埋めるように堆積され、平坦な表面で画
成される。層間絶縁膜は、ＳＯＧより形成されるため
２．０〜３．０程度の低い誘電率を有する。ＳＯＧは、
例えばテフロン系のものであってもよい。
て、図６（Ｄ）に示すようにＣＭＰ法により平坦化を行
ってもよい。次に、本発明の第３実施例について、図８
（Ａ），（Ｂ）を参照しながら説明する。図８（Ａ）を
参照するに、Ｓｉ等よりなる基板４１上に形成されたＡ
ｌあるいはＡｌ合金よりなる導体パターン４２を埋める
ように、ＳＯＧよりなる第１の層間絶縁膜４３が、スピ
ンコート法により堆積される。導体パターン４２は、高
さが０．８μｍ、アスペクト比が２のラインアンドスペ
ースパターンを含み、基板４１との間には、通常のよう
に、ＴｉＮ等よりなる接着層４２ａが形成される。これ
に伴い、前記層間絶縁膜４３は、ラインアンドスペース
パターン４２を埋めるように堆積され、平坦な表面で画
成される。層間絶縁膜は、ＳＯＧより形成されるため
２．０〜３．０程度の低い誘電率を有する。ＳＯＧは、
例えばテフロン系のものであってもよい。
【００４７】ところで、先にも説明したように、このよ
うなＳＯＧは引張応力場を形成し、その結果、基板４１
が上に凹に反ってしまう可能性が生じる。そこで、本発
明では、図８（Ａ）の構造上に、さらに図８（Ｂ）の工
程において、Ｆ添加ＳｉＯ2 よりなる第２の層間絶縁膜
４４を、高密度プラズマＣＶＤ法により、典型的には１
００ｎｍの厚さに形成する。かかるＦ添加ＳｉＯ2 膜
は、前記引張応力場を打ち消す圧縮応力場を形成するた
め、層間絶縁膜４３上に層間絶縁膜４４を形成すること
により、膜４３により基板４１生じた上に凹の反りを打
ち消すことが可能になる。層間絶縁膜４４は、典型的に
は８〜１２原子％程度の濃度のＦを含む。
うなＳＯＧは引張応力場を形成し、その結果、基板４１
が上に凹に反ってしまう可能性が生じる。そこで、本発
明では、図８（Ａ）の構造上に、さらに図８（Ｂ）の工
程において、Ｆ添加ＳｉＯ2 よりなる第２の層間絶縁膜
４４を、高密度プラズマＣＶＤ法により、典型的には１
００ｎｍの厚さに形成する。かかるＦ添加ＳｉＯ2 膜
は、前記引張応力場を打ち消す圧縮応力場を形成するた
め、層間絶縁膜４３上に層間絶縁膜４４を形成すること
により、膜４３により基板４１生じた上に凹の反りを打
ち消すことが可能になる。層間絶縁膜４４は、典型的に
は８〜１２原子％程度の濃度のＦを含む。
【００４８】層間絶縁膜４４の堆積は、例えばＳｉＦ4
を８０ｃｃ／ｍｉｎ，Ｏ2 を１６０ｃｃ／ｍｉｎ、さら
にＡｒを４４０ｃｃ／ｍｉｎの流量で図１の堆積装置に
供給し、基板バイアスを実質的に０Ｗに設定して実行さ
れる。先に、図２の直線Ｃに関連して説明したように、
このように実質的に基板バイアスが０Ｗの条件下で堆積
したＦ添加ＳｉＯ2 膜は誘電率が低く、しかも吸湿性に
関して安定している好ましい特徴を有する。また、層間
絶縁膜４４の堆積は、実質的に基板バイアスが０Ｗの条
件下で行われるが、下側の層間絶縁膜４３がＳＯＧであ
り、平坦化されて表面を有するため、堆積時の基板バイ
アスがゼロであってもステップカバレッジ等に問題が生
じることはない。
を８０ｃｃ／ｍｉｎ，Ｏ2 を１６０ｃｃ／ｍｉｎ、さら
にＡｒを４４０ｃｃ／ｍｉｎの流量で図１の堆積装置に
供給し、基板バイアスを実質的に０Ｗに設定して実行さ
れる。先に、図２の直線Ｃに関連して説明したように、
このように実質的に基板バイアスが０Ｗの条件下で堆積
したＦ添加ＳｉＯ2 膜は誘電率が低く、しかも吸湿性に
関して安定している好ましい特徴を有する。また、層間
絶縁膜４４の堆積は、実質的に基板バイアスが０Ｗの条
件下で行われるが、下側の層間絶縁膜４３がＳＯＧであ
り、平坦化されて表面を有するため、堆積時の基板バイ
アスがゼロであってもステップカバレッジ等に問題が生
じることはない。
【００４９】本実施例においても、層間絶縁膜４４の堆
積の際、Ｓｉの原料ガスとして、ＳｉＦ4 以外に、Ｓｉ
2 Ｆ6 等のＦ含有化合物を使うことができる。以上、本
発明を好ましい実施例について説明したが、本発明はか
かる特定の実施例に限定されるものではなく、特許請求
の範囲に記載した要旨内において様々な変形・変更が可
能である。
積の際、Ｓｉの原料ガスとして、ＳｉＦ4 以外に、Ｓｉ
2 Ｆ6 等のＦ含有化合物を使うことができる。以上、本
発明を好ましい実施例について説明したが、本発明はか
かる特定の実施例に限定されるものではなく、特許請求
の範囲に記載した要旨内において様々な変形・変更が可
能である。
【００５０】
【発明の効果】請求項１または１２記載の本発明の特徴
によれば、基板上に低誘電率絶縁膜を堆積する工程を含
む半導体装置の製造方法において、前記低誘電率絶縁膜
を堆積する工程を、高密度プラズマ中で、Ｆを添加した
第１の絶縁膜を、気相原料の分解により、前記基板上
に、基板バイアスを実質的に印加しない状態で形成する
第１のプラズマＣＶＤ工程と；高密度プラズマ中で、Ｆ
を添加した第２の絶縁膜を、気相原料の分解により、前
記基板上に、基板バイアスを印加した状態で形成する第
２のプラズマＣＶＤ工程と；高密度プラズマ中で、Ｆを
添加した第３の絶縁膜を、気相原料の分解により、前記
基板上に、基板バイアスを実質的に印加しない状態で形
成する第３のプラズマＣＶＤ工程とより実行することに
より、基板上に形成された構造に対して良好なステップ
カバレッジを確保しつつ、Ｆを導入することにより誘電
率を低下させた絶縁膜を形成することができる。その
際、基板上の構造にコンタクトする第１の絶縁膜および
表面に露出する第３の絶縁膜を、実質的にバイアスを印
加しない状態で形成することにより、低誘電率と同時に
優れた耐湿性が実現され、また第２の絶縁膜をバイアス
を印加した状態で形成することにより、優れたステップ
カバレッジを実現できる。このようにして形成された第
１の絶縁膜は第１のＡｒ濃度を有し、前記第２の絶縁膜
は、前記第１のＡｒ濃度よりも高い第２のＡｒ濃度を有
し、前記第３の絶縁膜は、前記第２のＡｒ濃度よりも低
い第３のＡｒ濃度を有することを特徴とする。
によれば、基板上に低誘電率絶縁膜を堆積する工程を含
む半導体装置の製造方法において、前記低誘電率絶縁膜
を堆積する工程を、高密度プラズマ中で、Ｆを添加した
第１の絶縁膜を、気相原料の分解により、前記基板上
に、基板バイアスを実質的に印加しない状態で形成する
第１のプラズマＣＶＤ工程と；高密度プラズマ中で、Ｆ
を添加した第２の絶縁膜を、気相原料の分解により、前
記基板上に、基板バイアスを印加した状態で形成する第
２のプラズマＣＶＤ工程と；高密度プラズマ中で、Ｆを
添加した第３の絶縁膜を、気相原料の分解により、前記
基板上に、基板バイアスを実質的に印加しない状態で形
成する第３のプラズマＣＶＤ工程とより実行することに
より、基板上に形成された構造に対して良好なステップ
カバレッジを確保しつつ、Ｆを導入することにより誘電
率を低下させた絶縁膜を形成することができる。その
際、基板上の構造にコンタクトする第１の絶縁膜および
表面に露出する第３の絶縁膜を、実質的にバイアスを印
加しない状態で形成することにより、低誘電率と同時に
優れた耐湿性が実現され、また第２の絶縁膜をバイアス
を印加した状態で形成することにより、優れたステップ
カバレッジを実現できる。このようにして形成された第
１の絶縁膜は第１のＡｒ濃度を有し、前記第２の絶縁膜
は、前記第１のＡｒ濃度よりも高い第２のＡｒ濃度を有
し、前記第３の絶縁膜は、前記第２のＡｒ濃度よりも低
い第３のＡｒ濃度を有することを特徴とする。
【００５１】請求項２または１３記載の本発明の特徴に
よれば、請求項１において、前記第１〜第３の絶縁膜と
してＳｉ−Ｏネットワーク構造を含む膜を使うことによ
り、Ｆの導入による望ましい誘電率の低下を実現するこ
とができる。請求項３，４，１５記載の本発明の特徴に
よれば、請求項１または２の方法あるいは請求項１２の
半導体装置において、前記第２のプラズマＣＶＤ工程
を、前記第２の絶縁膜中におけるＦの濃度が、前記第１
および第３の絶縁膜のいずれにおけるＦの濃度よりも低
くなるように実行することにより、特に前記第２の絶縁
膜の耐湿性を向上でき、第１〜第３の絶縁膜の全てにわ
たり、優れた耐湿性を実現することができる。
よれば、請求項１において、前記第１〜第３の絶縁膜と
してＳｉ−Ｏネットワーク構造を含む膜を使うことによ
り、Ｆの導入による望ましい誘電率の低下を実現するこ
とができる。請求項３，４，１５記載の本発明の特徴に
よれば、請求項１または２の方法あるいは請求項１２の
半導体装置において、前記第２のプラズマＣＶＤ工程
を、前記第２の絶縁膜中におけるＦの濃度が、前記第１
および第３の絶縁膜のいずれにおけるＦの濃度よりも低
くなるように実行することにより、特に前記第２の絶縁
膜の耐湿性を向上でき、第１〜第３の絶縁膜の全てにわ
たり、優れた耐湿性を実現することができる。
【００５２】請求項５記載の本発明の特徴によれば、請
求項１〜４において、前記第１および第３のプラズマＣ
ＶＤ工程の少なくとも一方を、基板バイアスを全く印加
しない状態で実行することにより、第１および第３の絶
縁膜の誘電率を低下させ、同時に耐湿性を向上させるこ
とができる。請求項６記載の本発明の特徴によれば、請
求項１〜５において、前記第２のプラズマＣＶＤ工程
を、前記第２の絶縁膜が実質的に平坦化されるような大
きさの基板バイアスを印加されて実行することにより、
配線パターン等の構造が形成された基板上に、かかる構
造を埋め込むように、平坦化された絶縁膜構造を形成す
ることができる。
求項１〜４において、前記第１および第３のプラズマＣ
ＶＤ工程の少なくとも一方を、基板バイアスを全く印加
しない状態で実行することにより、第１および第３の絶
縁膜の誘電率を低下させ、同時に耐湿性を向上させるこ
とができる。請求項６記載の本発明の特徴によれば、請
求項１〜５において、前記第２のプラズマＣＶＤ工程
を、前記第２の絶縁膜が実質的に平坦化されるような大
きさの基板バイアスを印加されて実行することにより、
配線パターン等の構造が形成された基板上に、かかる構
造を埋め込むように、平坦化された絶縁膜構造を形成す
ることができる。
【００５３】請求項７記載の本発明の特徴によれば、請
求項１〜６において、前記第１〜第３のプラズマＣＶＤ
工程を、いずれも３００°Ｃ以上の基板温度で実行され
ることにより、前記第１〜第３の絶縁膜中に、十分な濃
度のＦを導入することが可能である。請求項８記載の本
発明の特徴によれば、請求項１〜７において、前記第１
〜第３のプラズマＣＶＤ工程を、いずれも１０9 ｃｍ-3
以上のプラズマ密度の環境において実行することによ
り、前記第１〜第３の絶縁膜として、膜質の向上した、
吸湿性の少ない絶縁膜を形成することができる。
求項１〜６において、前記第１〜第３のプラズマＣＶＤ
工程を、いずれも３００°Ｃ以上の基板温度で実行され
ることにより、前記第１〜第３の絶縁膜中に、十分な濃
度のＦを導入することが可能である。請求項８記載の本
発明の特徴によれば、請求項１〜７において、前記第１
〜第３のプラズマＣＶＤ工程を、いずれも１０9 ｃｍ-3
以上のプラズマ密度の環境において実行することによ
り、前記第１〜第３の絶縁膜として、膜質の向上した、
吸湿性の少ない絶縁膜を形成することができる。
【００５４】請求項９または１４記載の本発明の特徴に
よれば、請求項１〜８において、前記第１〜第３の絶縁
膜の各々として、ＳｉＯ2 ，ＰＳＧあるいはＢＰＳＧを
使うことにより、Ｆを導入した誘電率の低い、しかも吸
湿性の少ない優れた絶縁膜を得ることができる。請求項
１０記載の本発明の特徴によれば、請求項１〜９におい
て、前記第１のプラズマＣＶＤ工程を、前記第１の絶縁
層が基板表面に形成された配線パターンの断面形状に沿
って堆積するように実行することにより、前記配線パタ
ーンを、誘電率が低く、しかも吸湿性の小さい膜で覆う
ことが可能になり、配線パターンの寄生容量を減少させ
ると同時に腐食等により劣化を抑止することが可能にな
る。
よれば、請求項１〜８において、前記第１〜第３の絶縁
膜の各々として、ＳｉＯ2 ，ＰＳＧあるいはＢＰＳＧを
使うことにより、Ｆを導入した誘電率の低い、しかも吸
湿性の少ない優れた絶縁膜を得ることができる。請求項
１０記載の本発明の特徴によれば、請求項１〜９におい
て、前記第１のプラズマＣＶＤ工程を、前記第１の絶縁
層が基板表面に形成された配線パターンの断面形状に沿
って堆積するように実行することにより、前記配線パタ
ーンを、誘電率が低く、しかも吸湿性の小さい膜で覆う
ことが可能になり、配線パターンの寄生容量を減少させ
ると同時に腐食等により劣化を抑止することが可能にな
る。
【００５５】請求項１１記載の本発明の特徴によれば、
請求項１〜１０において、前記第１〜第３のプラズマＣ
ＶＤ工程を、共通の反応室中において、減圧環境を中断
することなく、基板バイアスのみを変化させることによ
り、連続して実行することにより、大きなスループット
で、効率的に半導体装置を製造することが可能になる。
請求項１〜１０において、前記第１〜第３のプラズマＣ
ＶＤ工程を、共通の反応室中において、減圧環境を中断
することなく、基板バイアスのみを変化させることによ
り、連続して実行することにより、大きなスループット
で、効率的に半導体装置を製造することが可能になる。
【００５６】請求項１６記載の本発明の特徴によれば、
前記請求項１２〜１５に記載した半導体装置において
は、前記第１の絶縁膜は、エッチャントに対して第１の
エッチングレートを示し、前記第２の絶縁膜は、前記エ
ッチャントに対して前記第１のエッチングレートよりも
小さい第２のエッチングレートを示し、前記第３の絶縁
膜は、前記エッチャントに対して前記第２のエッチング
レートよりも大きい第３のエッチングレートを示すこと
を特徴とする。
前記請求項１２〜１５に記載した半導体装置において
は、前記第１の絶縁膜は、エッチャントに対して第１の
エッチングレートを示し、前記第２の絶縁膜は、前記エ
ッチャントに対して前記第１のエッチングレートよりも
小さい第２のエッチングレートを示し、前記第３の絶縁
膜は、前記エッチャントに対して前記第２のエッチング
レートよりも大きい第３のエッチングレートを示すこと
を特徴とする。
【００５７】請求項１７，２１，２２記載の本発明の特
徴によれば、基板上に絶縁膜を堆積する工程を含む半導
体装置の製造方法において、前記絶縁膜を堆積する工程
を、高密度プラズマ中で、Ｆ（フッ素）を添加した第１
の絶縁膜を、ＦおよびＨ（水素）を含む第１の気相原料
の分解により、前記基板上に、基板バイアスを印加した
状態で形成する第１のプラズマＣＶＤ工程と、高密度プ
ラズマ中で、Ｆを添加した第２の絶縁膜を、Ｆを含むＨ
を実質的に含まない第２気相原料の分解により、前記基
板上に、基板バイアスを印加した状態で形成する第２の
プラズマＣＶＤ工程とにより実行することにより、堆積
した層間絶縁膜を分解させる過剰なＦが、Ｈとの反応に
より速やかに除去され、誘電率の低い層間絶縁膜構造
を、基板上のラインアンドスペースパターンを埋めるよ
うに形成することが可能である。
徴によれば、基板上に絶縁膜を堆積する工程を含む半導
体装置の製造方法において、前記絶縁膜を堆積する工程
を、高密度プラズマ中で、Ｆ（フッ素）を添加した第１
の絶縁膜を、ＦおよびＨ（水素）を含む第１の気相原料
の分解により、前記基板上に、基板バイアスを印加した
状態で形成する第１のプラズマＣＶＤ工程と、高密度プ
ラズマ中で、Ｆを添加した第２の絶縁膜を、Ｆを含むＨ
を実質的に含まない第２気相原料の分解により、前記基
板上に、基板バイアスを印加した状態で形成する第２の
プラズマＣＶＤ工程とにより実行することにより、堆積
した層間絶縁膜を分解させる過剰なＦが、Ｈとの反応に
より速やかに除去され、誘電率の低い層間絶縁膜構造
を、基板上のラインアンドスペースパターンを埋めるよ
うに形成することが可能である。
【００５８】請求項１８記載の本発明の特徴によれば、
前記第１の気相原料としてＦを含有する第１の化合物と
Ｈを含有する第２の化合物との混合物を使うことによ
り、ＦとＨの比を容易に最適化することができる。請求
項１９記載の本発明の特徴によれば、前記第２の化合物
を、前記第１の化合物に対して、１０〜５０％の体積比
で供給することにより、第１の層間絶縁膜を堆積する際
に、誘電率および吸湿性を不必要に劣化させることな
く、十分なステップカバレッジを確保することが可能に
なる。
前記第１の気相原料としてＦを含有する第１の化合物と
Ｈを含有する第２の化合物との混合物を使うことによ
り、ＦとＨの比を容易に最適化することができる。請求
項１９記載の本発明の特徴によれば、前記第２の化合物
を、前記第１の化合物に対して、１０〜５０％の体積比
で供給することにより、第１の層間絶縁膜を堆積する際
に、誘電率および吸湿性を不必要に劣化させることな
く、十分なステップカバレッジを確保することが可能に
なる。
【００５９】請求項２０記載の本発明の特徴によれば、
前記第１の化合物をＳｉＦ4 ，Ｓｉ 2 Ｆ6 ，Ｃ2 Ｆ6 お
よびＣＦ4 よりなる群から選択し、前記第２の化合物を
Ｈ2，ＳｉＨ4 ，Ｓｉ2 Ｈ6 ，ＳｉＨ2 Ｆ2 よりなる群
から選択することにより、確立された方法を使い、容易
にＨ添加層間絶縁膜を形成することが可能になる。請求
項２３記載の本発明の特徴によれば、基板上に絶縁膜を
堆積する工程を含む半導体装置の製造方法において、前
記絶縁膜を堆積する工程を、基板上に、基板上のパター
ンを埋めるようにスピンオングラス層を形成する工程
と、前記スピンオングラス層上に、Ｆを添加したＳｉＯ
2 よりなる層間絶縁膜を、高密度プラズマＣＶＤ法によ
り堆積する工程とより実行することにより、非常に低誘
電率の層間絶縁膜構造を得ることができる。また、スピ
ンオングラス層と層間絶縁膜とは、基板を相反する方向
に反らせようとする応力場を形成するため、基板の反り
を最小限に抑制することが可能になる。
前記第１の化合物をＳｉＦ4 ，Ｓｉ 2 Ｆ6 ，Ｃ2 Ｆ6 お
よびＣＦ4 よりなる群から選択し、前記第２の化合物を
Ｈ2，ＳｉＨ4 ，Ｓｉ2 Ｈ6 ，ＳｉＨ2 Ｆ2 よりなる群
から選択することにより、確立された方法を使い、容易
にＨ添加層間絶縁膜を形成することが可能になる。請求
項２３記載の本発明の特徴によれば、基板上に絶縁膜を
堆積する工程を含む半導体装置の製造方法において、前
記絶縁膜を堆積する工程を、基板上に、基板上のパター
ンを埋めるようにスピンオングラス層を形成する工程
と、前記スピンオングラス層上に、Ｆを添加したＳｉＯ
2 よりなる層間絶縁膜を、高密度プラズマＣＶＤ法によ
り堆積する工程とより実行することにより、非常に低誘
電率の層間絶縁膜構造を得ることができる。また、スピ
ンオングラス層と層間絶縁膜とは、基板を相反する方向
に反らせようとする応力場を形成するため、基板の反り
を最小限に抑制することが可能になる。
【００６０】請求項２４，２５記載の本発明の特徴によ
れば、前記高密度プラズマＣＶＤ法を、基板バイアスを
実質的に印加しない状態で実行することにより、前記ス
ピンオングラス層上の層間絶縁膜の誘電率を最小化で
き、さらに吸湿性の対する安定性を最大化することが可
能になる。スピンオングラス層は平坦な表面を有するた
め、層間絶縁膜を基板バイアス無しで堆積しても、困難
は生じない。
れば、前記高密度プラズマＣＶＤ法を、基板バイアスを
実質的に印加しない状態で実行することにより、前記ス
ピンオングラス層上の層間絶縁膜の誘電率を最小化で
き、さらに吸湿性の対する安定性を最大化することが可
能になる。スピンオングラス層は平坦な表面を有するた
め、層間絶縁膜を基板バイアス無しで堆積しても、困難
は生じない。
【図１】本発明で使う高密度プラズマＣＶＤ装置の構成
を示す図である。
を示す図である。
【図２】本発明の原理を示す図である。
【図３】本発明の原理を示す別の図である。
【図４】本発明の原理を示すさらに別の図である。
【図５】（Ａ），（Ｂ）は、本発明の第１実施例による
半導体装置の製造工程を説明する図（その一）である。
半導体装置の製造工程を説明する図（その一）である。
【図６】（Ｃ），（Ｄ）は、本発明の一実施例による半
導体装置の製造工程を説明する図（その二）である。
導体装置の製造工程を説明する図（その二）である。
【図７】（Ａ），（Ｂ）は、本発明の第２実施例による
半導体装置の製造工程を説明する図である。
半導体装置の製造工程を説明する図である。
【図８】（Ａ），（Ｂ）は、本発明の第３実施例による
半導体装置の製造工程を説明する図である。
半導体装置の製造工程を説明する図である。
【図９】（Ａ），（Ｂ）は、従来の半導体装置の製造工
程を説明する図（その一）である。
程を説明する図（その一）である。
【図１０】（Ｃ）は、従来の半導体装置の製造工程を説
明する図（その二）である。
明する図（その二）である。
１ 試料保持台 １Ａ ヒータ ２ 静電チャック ３ 試料 ４ 高周波バイアス電源 ５ 高周波電源 １０ 反応室 １０Ａ コイル １１，２１．３１．４１ 基板 １２，２２．３２．４２ 配線構造 １３，２３ ライナー膜 １４，２４，３３，４３ 埋め込み膜 ２５，３４，４４ キャップ膜
Claims (25)
- 【請求項１】 基板上に絶縁膜を堆積する工程を含む半
導体装置の製造方法において、 前記絶縁膜を堆積する工程は、 高密度プラズマ中で、Ｆ（フッ素）を添加した第１の絶
縁膜を、気相原料の分解により、前記基板上に、基板バ
イアスを実質的に印加しない状態で形成する第１のプラ
ズマＣＶＤ工程と；高密度プラズマ中で、Ｆを添加した
第２の絶縁膜を、気相原料の分解により、前記基板上
に、基板バイアスを印加した状態で形成する第２のプラ
ズマＣＶＤ工程と；高密度プラズマ中で、Ｆを添加した
第３の絶縁膜を、気相原料の分解により、前記基板上
に、基板バイアスを実質的に印加しない状態で形成する
第３のプラズマＣＶＤ工程とよりなることを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記第１〜第３の絶縁膜は、いずれもＳ
ｉ−Ｏ結合を含むことを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 前記第２のプラズマＣＶＤ工程は、前記
第２の絶縁膜中におけるＦの濃度が、前記第１および第
３の絶縁膜のいずれにおけるＦの濃度よりも低くなるよ
うに実行されることを特徴とする請求項１または２記載
の半導体装置の製造方法。 - 【請求項４】 前記第１および第３の絶縁膜は、各々１
２原子％以上の濃度のＦを含み、前記第２の絶縁膜は、
８原子％以下の濃度のＦを含むことを特徴とする請求項
１〜３のうち、いずれか一項記載の半導体装置の製造方
法。 - 【請求項５】 前記第１および第３のプラズマＣＶＤ工
程の少なくとも一方は、基板バイアスを印加しない状態
で実行されることを特徴とする請求項１〜４のうち、い
ずれか一項記載の半導体装置の製造方法。 - 【請求項６】 前記第２のプラズマＣＶＤ工程は、前記
第２の絶縁膜が実質的に平坦化されるような大きさの基
板バイアスを印加されて実行されることを特徴とする請
求項１〜５のうち、いずれか一項記載の半導体装置の製
造方法。 - 【請求項７】 前記第１〜第３のプラズマＣＶＤ工程
は、いずれも３００°Ｃ以上の基板温度で実行されるこ
とを特徴とする請求項１〜６のうち、いずれか一項記載
の半導体装置の製造方法。 - 【請求項８】 前記第１〜第３のプラズマＣＶＤ工程
は、いずれも１０9 ｃｍ-3以上のプラズマ密度の環境に
おいて実行されることを特徴とする請求項１〜７のう
ち、いずれか一項記載の半導体装置の製造方法。 - 【請求項９】 前記第１〜第３の絶縁膜の各々は、Ｓｉ
Ｏ2 ，ＰＳＧ，ＢＰＳＧよりなる群より選択されること
を特徴とする、請求項１〜８のうち、いずれか一項記載
の半導体装置の製造方法。 - 【請求項１０】 前記基板上には、配線パターンが形成
されており、前記第１のプラズマＣＶＤ工程は、前記第
１の絶縁層が前記配線パターンの断面形状に沿って堆積
するように実行されることを特徴とする請求項１〜９の
うち、いずれか一項記載の半導体装置の製造方法。 - 【請求項１１】 前記第１〜第３のプラズマＣＶＤ工程
は、共通の反応室中において、減圧環境を中断すること
なく、基板バイアスのみを変化させることにより、連続
して実行されることを特徴とする請求項１〜１０のう
ち、いずれか一項記載の半導体装置の製造方法。 - 【請求項１２】 基板と、前記基板上に形成された、凸
部および凹部を有する構造と、前記構造を埋めるように
形成された絶縁膜とを備えた半導体装置において、 前記絶縁膜は：前記構造に形状的に対応して延在する第
１の絶縁膜と；前記第１の絶縁膜上に形成され、前記凹
部を埋め、実質的に平坦化された表面を有する第２の絶
縁膜と；前記第２の絶縁膜上に形成された第３の絶縁膜
とよりなり、 前記第１の絶縁膜は第１のＡｒ濃度を有し、 前記第２の絶縁膜は、前記第１のＡｒ濃度よりも高い第
２のＡｒ濃度を有し、 前記第３の絶縁膜は、前記第２のＡｒ濃度よりも低い第
３のＡｒ濃度を有することを特徴とする半導体装置。 - 【請求項１３】 前記第１〜第３の絶縁膜は、いずれも
Ｓｉ−Ｏ結合を含むことを特徴とする請求項１２記載の
半導体装置。 - 【請求項１４】 前記第１〜第３の絶縁膜の各々は、Ｓ
ｉＯ2 ，ＰＳＧ，ＢＰＳＧよりなる群より選択されるこ
とを特徴とする、請求項１２記載の半導体装置。 - 【請求項１５】 前記第１の絶縁膜はさらに第１のＦ濃
度を有し、前記第２の絶縁膜は、さらに前記第１のＦ濃
度よりも少ない第２のＦ濃度を有し、前記第３の絶縁膜
は、前記第２のＦ濃度よりも多い第３のＦ濃度を有する
ことを特徴とする請求項１２記載の半導体装置。 - 【請求項１６】 前記第１の絶縁膜は、エッチャントに
対して第１のエッチングレートを示し、前記第２の絶縁
膜は、前記エッチャントに対して前記第１のエッチング
レートよりも大きい第２のエッチングレートを示し、前
記第３の絶縁膜は、前記エッチャントに対して前記第２
のエッチングレートよりも小さい第３のエッチングレー
トを示すことを特徴とする請求項１２〜１５のうち、い
ずれか一項記載の半導体装置。 - 【請求項１７】 基板上に絶縁膜を堆積する工程を含む
半導体装置の製造方法において、 前記絶縁膜を堆積する工程は、 高密度プラズマ中で、Ｆ（フッ素）を添加した第１の絶
縁膜を、ＦおよびＨ（水素）を含む第１の気相原料の分
解により、前記基板上に、基板バイアスを印加した状態
で形成する第１のプラズマＣＶＤ工程と；高密度プラズ
マ中で、Ｆを添加した第２の絶縁膜を、Ｆを含むＨを実
質的に含まない第２気相原料の分解により、前記基板上
に、基板バイアスを印加した状態で形成する第２のプラ
ズマＣＶＤ工程とよりなることを特徴とする半導体装置
の製造方法。 - 【請求項１８】 前記第１の気相原料は、Ｆを含有する
第１の化合物と、Ｈを含有する第２の化合物の混合物で
あることを特徴とする請求項１７記載の半導体装置の製
造方法。 - 【請求項１９】 前記第２の化合物は、前記第１の化合
物に対して、１０〜５０％の体積比で供給されることを
特徴とする請求項１８記載の半導体装置の製造方法。 - 【請求項２０】 前記第１の化合物はＳｉＦ4 ，Ｓｉ2
Ｆ6 ，Ｃ2 Ｆ6 およびＣＦ4 よりなる群から選択され、
前記第２の化合物は、Ｈ2 ，ＳｉＨ4 ，Ｓｉ 2 Ｈ6 ，Ｓ
ｉＨ2 Ｆ2 よりなる群から選択されることを特徴とする
請求項１８記載の半導体装置の製造方法。 - 【請求項２１】 基板と、前記基板上に形成されたパタ
ーンと、前記パターンを埋めるように形成された層間絶
縁膜とよりなる半導体装置において、 前記層間絶縁膜は、前記パターンを埋める第１の層間絶
縁膜と、前記第１の層間絶縁膜上に形成された第２の層
間絶縁膜とよりなり、 前記第１および第２の層間絶縁膜は、いずれもＦ（フッ
素）を添加されたＳｉＯ2 よりなり、第１の層間絶縁膜
は、Ｈ（水素）を第２の層間絶縁膜におけるよりも高い
濃度で含んでいることを特徴とする半導体装置。 - 【請求項２２】 前記第１の層間絶縁膜は、Ｈを１〜３
原子％の濃度で含み、前記第２の層間絶縁膜は、実質的
にＨ原子を含まないことを特徴とする請求項２１記載の
半導体装置。 - 【請求項２３】 基板上に絶縁膜を堆積する工程を含む
半導体装置の製造方法において、 前記絶縁膜を堆積する工程は、 基板上に、基板上のパターンを埋めるようにスピンオン
グラス層を形成する工程と、 前記スピンオングラス層上に、Ｆを添加したＳｉＯ2 よ
りなる層間絶縁膜を、高密度プラズマＣＶＤ法により堆
積する工程とよりなることを特徴とする半導体装置の製
造方法。 - 【請求項２４】 前記高密度プラズマＣＶＤ法は、基板
バイアスを実質的に印加しない状態で実行されることを
特徴とする請求項２３記載の半導体装置の製造方法。 - 【請求項２５】 基板と、基板上のパターンと、基板上
に前記パターンを埋めるように形成された層間絶縁膜構
造を有する半導体装置において、 前記層間絶縁膜構造は、 前記基板上において、前記パターンを埋めるように形成
され、実質的に平坦な主面を有するスピンオングラスよ
りなる第１の層間絶縁膜と、 前記スピンオングラス層上に形成され、Ｆを添加された
ＳｉＯ2 よりなる第２の層間絶縁膜とよりなり、 前記第２の層間絶縁膜は、不活性ガスを含むことを特徴
とする半導体装置。
Priority Applications (4)
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|---|---|---|---|
| JP9097672A JPH10163192A (ja) | 1996-10-03 | 1997-04-15 | 半導体装置およびその製造方法 |
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| JP8-263396 | 1996-10-03 | ||
| JP26339696 | 1996-10-03 | ||
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- 1997-06-26 KR KR1019970027538A patent/KR100292393B1/ko not_active IP Right Cessation
- 1997-06-28 TW TW086109088A patent/TW365689B/zh active
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