KR100292393B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR100292393B1
KR100292393B1 KR1019970027538A KR19970027538A KR100292393B1 KR 100292393 B1 KR100292393 B1 KR 100292393B1 KR 1019970027538 A KR1019970027538 A KR 1019970027538A KR 19970027538 A KR19970027538 A KR 19970027538A KR 100292393 B1 KR100292393 B1 KR 100292393B1
Authority
KR
South Korea
Prior art keywords
insulating film
substrate
semiconductor device
film
concentration
Prior art date
Application number
KR1019970027538A
Other languages
English (en)
Other versions
KR19980079282A (ko
Inventor
히로후미 와타타니
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR19980079282A publication Critical patent/KR19980079282A/ko
Application granted granted Critical
Publication of KR100292393B1 publication Critical patent/KR100292393B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 기판상의 배선구조를 양호한 단차피복으로 매립하여 유전율이 낮고 또 흡습성이 적은 우수한 절연막 구조를 얻는 것을 과제로 한다. 해결수단은 F 첨가한 제1 절연막을 고밀도 플라즈마 CVD 법으로 실질적으로 무바이어스상태에서 퇴적하여 배선구조를 덮는 라이너막을 형성하는 공정과, F 첨가한 제2 절연막을 고밀도 플라즈마 CVD 법으로 고주파 바이어스 상태에서 퇴적하여 배선구조를 매립하는 매립막을 형성하는 공정과, 상기 매립막상에 F 첨가한 제3 절연막을, 고밀도 플라즈마 CVD 법으로 무바이어스 상태에서 퇴적하는 것이다.

Description

반도체장치 및 그 제조방법
본 발명은 일반적으로 반도체장치에 관한 것이며, 특히 유전율이 낮은 층간절연막을 갖는 반도체장치 및 반도체 집적회로에 관한 것이다.
일반적으로 반도체 집적회로에서는, 반도체장치가 층간절연막으로 덮여져 있고, 이러한 층간절연막상에는 또 다층배선구조를 구성하는 배선패턴이 뻗어 존재한다. 특히 최근의 반도체 집적회로에서는 집적밀도의 향상과 함께 배선패턴이 미세화 되어 있지만, 이와 관련하여 층간절연막의 유전율에 기인하는 배선지연의 문제가 현저해 지고 있다.
도9a∼9b 및 도10c은 종래의 다층배선구조를 형성하는 공정을 나타낸다.
도9a를 참조하면, 우선 기판(11)상에 형성된 배선패턴(12)상에 통상의 평행평판 플라즈마 CVD 장치에 의해, 기판 바이어스를 걸지 않은 상태에서, SiO2막(13)을 형성한다. 이와 같이, 기판 바이어스 없이 형성된 SiO2막(13)은 리크전류가 적은 이점은 있지만, 일반적으로 도9a에 나타낸 바와같이 단차피복(step coverage)이 충분하지 못하므로, 도9b의 공정에서, 고밀도 플라즈마를 사용하여 기판 바이어스를 인가한 상태에서 그 위에 SiO2막(14)을 퇴적한다. SiO2막(14)은 기판 바이어스가 존재하는 상태에서 퇴적되기 때문에, 반응실 중의 플라즈마에 의해 퇴적과 동시에 스퍼터 에칭을 받고, 그 경합의 결과 양호한 단차피복을 얻는다.
또, 도10c의 공정에서, 상기 SiO2막(14)을 화학기계연마(CMP)에 의해, 평탄화된 구조를 얻는다. 이러한 구조에서는 앞에 설명한 바와같이, 층간 절연막(13, 14)의 유전율이 비교적 크기 때문에, 미세화된 반도체 집적회로의 경우에 동작속도가 저하한다.
그런데, 종래부터 SiO2등의 Si-O결합을 갖는 절연막에서는 막중에 F (불소)를 도입하여 유전율을 저하시킬 수 있음은 이미 알려진 기술이다. 즉, 층간 절연막은 막중의 F 농도가 낮으면 유전율이 크지만, F 농도가 증가하면 유전율이 저하한다. 따라서, 도10c과 같은 구조에서, 층간 절연막(13, 14)에 F를 도입함으로서, 각각의 층간 절연막의 유전률을 감소시켜 반도체장치의 동작속도를 향상시키는 방법이 고려된다.
그러나, 종래의 평행 평판형 플라즈마 CVD 장치에 의해 이러한 층간 절연막을 형성할 경우, 퇴적 당초의 유전율은 저하하더라도 막 흡습성이 F 농도의 증가와 동시에 증대되기 때문에, 시간이 지남에 따라 유전율이 증대하여 유전율의 저하는 상쇄되어 버린다. 또, 이와같이 흡습한 층간 절연막은 막질이 열화되어, 배선패턴의 부식이나 박리 등의 문제를 야기한다.
이러한 사정으로, 종래의 평행 평판형 플라즈마 CVD 장치로 층간 절연막을 형성하는 경우에, 충분한 량의 F를 도입할 수 없고, 막의 유전율은 3.8정도가 한도로 되어 있었다.
한편, 유도결합 플라즈마( ICP ) 또는 ECR를 사용한 고밀도 플라즈마를 사용하면, 형성되는 층간 절연막의 막질을 어느 정도 개선할 수 있다. 그러나, 이러한 경우에도, 막중의 F 농도가 증대하면 유전율이 저하하는 대신에 막의 흡습성이 증대하는 경향은 변하지 않고, 이 때문에, 이러한 방법으로 형성된 층간 절연막에서도 유전율을 3.5 이하로 저하시키는 것은 현실적이지 못했다. 예를들어, 도9a∼9b, 도10c에 나타낸 종래의 공정에서 층간 절연막(13, 14)을 고밀도 플라즈마로 형성하는 경우에, 막(13, 14)중에 고농도의 F를 도입하더라도, 얻어지는 막의 흡습성이 나빠져 실용적이지 못하다.
또, 이와 같이 F를 첨가한 층간 절연막에서는 층간 절연막을 Al등의 금속배선 패턴상에 직접 형성한 경우, 막중의 과잉 F 라디칼이 금속배선패턴을 부식시키는 문제가 발생한다. 또, 라인 앤드 스페이스(line and space)패턴을 매립하도록 층간 절연막을 덮는 경우에도, 층간 절연막중 패턴 사이를 매립하는 부분이 층간 절연막중의 과잉 F 라디칼에 의해 분해되고, 그 결과, 층간 절연막에 의한 라인 앤드 스페이스 패턴의 단차피복이 현저하게 열화되는 문제가 발생한다.
한편, 종래부터, SOG를 스핀코트법으로 도포함으로서, 유전율이 2.0∼3.0정도의 층간 절연막을 얻는 것이 가능하다. 그러나, 이러한 SOG 막은 일반적으로 기판표면에 인장응력장을 형성하고, 그 결과, 이러한 인장응력장에 의해 기판표면이 요면(凹面)상으로 휘어지는 문제가 생긴다. 이러한 SOG 층간 절연막에 기인하는 기판의 휘어짐이 발생하면, 층간 절연막상에 형성되는 패턴에 포토리소그래피의 과정에서 위치 엇갈림이나 스트레인이 발생한다.
이러한 문제점을 해결하기 위해서, 종래에는 평행평판 플라즈마 CVD 법 또는 고밀도 플라즈마 CVD 법에 의해, 이러한 층간 절연막상에 압축응력장을 형성하는 F첨가 SiO2막을 캡층으로서 형성함이 행해지고 있었다. 그러나, 평행 평판 플라즈마 CVD법을 사용한 경우에 얻어지는 캡층의 유전율은 최고 3.8정도 이고, 이보다 저하시키고자 하면 막의 흡습성이 열화되어 버린다. 또, 고밀도 플라즈마 CVD 법을 사용하더라도, 얻어지는 캡층의 유전율은 3.5 정도가 한계이다.
따라서, 본 발명은 상기한 과제를 해결한 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 보다 구체적인 과제는 저유전율이고 동시에 흡습성이 낮은 절연막을 갖는 반도체장치 및 그 제조방법을 제공하는 것에 있다. 본 발명의 다른 과제는 절연막 중에 F 원자를, 흡습성을 열화시키지 않고 도입하는 방법을 제공하는 데에 있다.
본 발명의 또 다른 과제는, F를 첨가한 유전율이 낮은 절연막을 갖는 반도체장치에서, 절연막의 단차피복를 향상시키고, 동시에 흡습성을 최소화한 반도체장치 및 그 제조방법을 제공하는 데에 있다.
본 발명의 또 다른 과제는, 기판상에, 압축응력장을 형성하는 절연막으로 되는 캡층을 구비한 반도체장치에 있어서, 캡층의 유전율을 최소화하고 동시에 캡층의 흡습성을 최소화한 반도체장치 및 그 제조방법을 제공하는 것에 있다.
도1은 본 발명에서 사용하는 고밀도 플라즈마 CVD 장치의 구성을 나타낸 도면.
도2는 본 발명의 원리를 나타낸 도면.
도3은 본 발명의 원리를 나타낸 다른 도면.
도4는 본 발명의 원리를 나타낸 또 다른 도면.
도5a, b는 본 발명의 제1 실시예에 의한 반도체장치의 제조공정을 설명하는 도면(그1).
도6c, d는 본 발명의 일실시예에 의한 반도체장치의 제조공정을 설명하는 도면(그2).
도7a, b는 본 발명의 제2 실시예에 의한 반도체장치의 제조공정를 설명하는 도면.
도8a, b는 본 발명의 제3 실시예에 의한 반도체장치의 제조공정을 설명하는 도면.
도9a, b는 종래의 반도체장치의 제조공정을 설명하는 도면(그1).
도10c은 종래의 반도체장치의 제조공정을 설명하는 도면(그2).
본 발명은, 상기 과제를,
청구항 1에 기재한 바와같이,
기판상에 절연막을 퇴적하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
상기 절연막을 퇴적하는 공정은
고밀도 플라즈마중에서, F(불소)를 첨가한 제1의 절연막을 기상원료의 분해에 의해서 상기 기판상에 기판 바이어스를 실질적으로 인가하지 않은 상태에서 형성하는 제1 플라즈마 CVD 공정과,
고밀도 플라즈마중에서 F를 첨가한 제2 절연막을 기상원료의 분해에 의해서 상기 기판상에 기판 바이어스를 인가한 상태에서 형성하는 제2 플라즈마 CVD 공정과,
고밀도 플라즈마 중에서 F를 첨가한 제3 절연막을 기상원료의 분해에 의해, 상기 기판상에 기판 바이어스를 실질적으로 인가하지 않은 상태에서 형성하는 제3 플라즈마 CVD 공정으로 되는 것을 특징으로 하는 반도체장치의 제조방법에 의해서, 또는
청구항 2에 기재한 바와같이,
상기 제1∼제3 절연막은 모두 Si-O 결합을 포함하는 것을 특징으로 하는 청구항 1 기재의 반도체장치의 제조방법에 의해, 또는
청구항 3에 기재한 바와같이,
상기 제2 플라즈마 CVD 공정은 상기 제2 절연막중의 F의 농도가, 상기 제l 및 제3의 절연막중 어느 것에 있어서의 F의 농도보다도 낮게 되도록 실행하는 것을 특징으로 하는 청구항 1 또는 2기재의 반도체장치의 제조방법에 의해서, 또는
청구항 4에 기재한 바와같이,
상기 제1 및 제3의 절연막은 각각 12원자% 이상의 농도의 F를 포함하고, 상기 제2 절연막은 8원자% 이하 농도의 F를 포함하는 것을 특징으로 하는 청구항l∼3중, 어느 한항 기재의 반도체장치의 제조방법에 의해서, 또는
청구항 5에 기재한 바와같이,
상기 제1 및 제3 플라즈마 CVD 공정중 적어도 하나는 기판 바이어스를 인가하지 않은 상태에서 실행하는 것을 특징으로 하는 청구항 1∼4중, 어느 한항 기재의 반도체장치의 제조방법에 의해서, 또는
청구항 6에 기재한 바와같이, 상기 제2 플라즈마 CVD 공정은 상기 제2 절연막이 실질적으로 평탄화되는 크기의 기판 바이어스를 인가하여 실행하는 것을 특징으로 하는 청구항 1∼4중, 어느 한항 기재의 반도체장치의 제조방법에 의해서, 또는
청구항 7에 기재한 바와같이, 상기 제1∼제3 플라즈마 CVD 공정은, 모두 300℃ 이상의 기판온도에서 실행하는 것을 특징으로 하는 청구항1∼5중, 어느 한항 기재의 반도체장치의 제조방법에 의해, 또는
청구항 8에 기재한 바와같이,
상기 제1∼제3 플라즈마 CVD 공정은, 모두 109cm-3이상의 플라즈마밀도의 환경에서 실행하는 것을 특징으로 하는 청구항 1∼7중, 어느 한항 기재의 반도체장치의 제조방법에 의해서, 또는
청구항 9에 기재한 바와같이,
상기 제1∼제3 절연막의 각각은, SiO2, PSG, BPSG로 되는 군에서 선택한 것을 특징으로 하는 청구항 l∼8중, 어느 한항 기재의 반도체장치의 제조방법에 의해서, 또는
청구항 10에 기재한 바와같이,
상기 기판상에는 배선패턴이 형성되어 있고, 상기 제l 플라즈마 CVD 공정은 상기 제1 절연층이 상기 배선패턴의 단면형상에 따라서 퇴적하도록 실행하는 것을 특징으로 하는 청구항 1∼9중, 어느 한항 기재의 반도체장치의 제조방법에 의해, 또는
청구항 11에 기재한 바와같이, 상기 제1∼제3 플라즈마 CVD 공정은 공통의 반응실 중에서, 감압환경을 중단하지않고, 기판 바이어스만을 변화시킴으로서, 연속하여 실행하는 것을 특징으로 하는 청구항 1∼10중, 어느 한항 기재의 반도체장치의 제조방법에 의해, 또는
청구항 12에 기재한 바와같이, 기판과, 상기 기판상에 형성된 철(凸)부 및 요(凹)부를 갖는 구조와, 상기 구조를 매립하도록 형성된 절연막을 구비한 반도체장치에 있어서,
상기 절연막은,
상기 구조에 형상적으로 대응하여 뻗어 있는 제1 절연막과 ;
상기 제1 절연막상에 형성되고, 상기 요부를 매립하여, 실질적으로 평탄화된 표면을 갖는 제2 절연막과 ;
상기 제2 절연막상에 형성된 제3 절연막으로 되고,
상기 제1 절연막은 제1 Ar 농도를 갖고,
상기 제2 절연막은 상기 제1 Ar 농도 보다도 높은 제2 Ar 농도를 갖고,
상기 제3 절연막은 상기 제2 Ar 농도보다도 낮은 제3 Ar 농도를 갖는 것을 특징으로 하는 반도체장치에 의해서, 또는
청구항 13에 기재한 바와같이,
상기 제1∼3 절연막은, 모두 Si-O결합을 포함하는 것을 특징으로 하는 청구항 12기재의 반도체장치에 의해, 또는
청구항 14에 기재한 바와같이,
상기 제1∼3 절연막의 각각은, SiO2, PSG, BPSG로 군에서 선택한 것을 특징으로 하는 청구항 12 기재의 반도체장치에 의해서, 또는
청구항 15에 기재한 바와같이, 상기 제1 절연막은 또 제l F 농도를 갖고, 상기 제2 절연막은, 상기 제1 F 농도보다도 낮은 제2 F 농도를 갖고, 상기 제3 절연막은 상기 제2 F 농도보다도 높은 제3 F 농도를 갖는 것을 특징으로 하는 청구항12 내지 14중, 어느 한항 기재의 반도체장치에 의해, 또는
청구항 16에 기재한 바와같이,
상기 제1 절연막은 에천트(Etchant)에 대해서 제1 에칭 레이트를 나타내고, 상기 제2 절연막은 상기 에천트에 대해서 상기 제1 에칭 레이트보다도 큰 제2 에칭 레이트를 나타내고, 상기 제3 절연막은 상기 에천트에 대해서 상기 제2 에칭 레이트 보다도 작은 제3 에칭 레이트를 나타낸 것을 특징으로 하는 청구항12 내지 14중, 어느 한항 기재의 반도체장치에 의해서, 또는
청구항 17에 기재한 바와같이,
기판상에 절연막을 퇴적하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
상기 절연막을 퇴적하는 공정은,
고밀도 플라즈마 중에서, F(불소)를 첨가한 제l 절연막을 F 및 H (수소)를 포함하는 제1 기상원료의 분해에 의해서, 상기 기판상에 기판 바이어스를 인가한 상태에서 형성하는 제1 플라즈마 CVD 공정과 ;
고밀도 플라즈마 중에서 F를 첨가한 제2 절연막을 F를 포함하는 H를 실질적으로 포함하지 않은 제2 기상원료의 분해에 의해서, 상기 기판상에 기판 바이어스를 인가한 상태에서 형성하는 제2 플라즈마 CVD 공정으로 되는 것을 특징으로 하는 반도체장치의 제조방법에 의해서, 또는
청구항 18에 기재한 바와같이,
상기 제1 기상원료는 F를 함유하는 제1 화합물과, H를 함유하는 제2 화합물의 혼합물인 것을 특징으로 하는 청구항 17기재의 반도체장치의 제조방법에 의해서, 또는
청구항 19에 기재한 바와같이,
상기 제2 화합물은 상기 제1 화합물에 대해서, 10∼50%의 부피비로 공급하는 것을 특징으로 하는 청구항 18기재의 반도체장치의 제조방법에 의해, 또는
청구항 20에 기재한 바와같이,
상기 제1 화합물은 SiF4, Si2F6, C2F6및 CF4로 되는 군에서 선택하고, 상기 제2 화합물은 H2, SiH4, Si2H6, SiH2F2로 되는 군에서 선택하는 것을 특징으로 하는 청구항 18기재의 반도체장치의 제조방법에 의해, 또는
청구항 21에 기재한 바와같이,
기판과, 상기 기판상에 형성된 패턴과, 상기 패턴을 매립하도록 형성된 층간 절연막으로 되는 반도체장치에 있어서,
상기 층간 절연막은, 상기 패턴을 매립하는 제1 층간 절연막과, 상기 제1 층간 절연막상에 형성된 제2 층간 절연막상으로 되고,
상기 제1 및 제2 층간 절연막은 모두 F(불소)를 첨가한 SiO2로 되고, 제l 층간 절연막은 H(수소)를 제2 층간 절연막 보다도 높은 농도로 포함하고 있는 것을 특징으로 하는 반도체장치에 의해서, 또는
청구항 22에 기재한 바와같이,
상기 제1 층간 절연막은 H를 1∼3원자%의 농도로 포함하고,
상기 제2 층간 절연막은 실질적으로 H 원자를 포함하지 않은 것을 특징으로 하는 청구항 21기재의 반도체장치에 의해, 또는
청구항 23에 기재한 바와같이,
기판상에 절연막을 퇴적하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
상기 절연막을 퇴적하는 공정은,
기판상에 기판상의 패턴을 매립하도록 스핀온 글라스층을 형성하는 공정과, 상기 스핀 온 글라스(spin-on-glass)층상에, F를 첨가한 SiO2로 되는 층간 절연막을, 고밀도 플라즈마 CVD 법에 의해 퇴적하는 공정으로 되는 것을 특징으로 하는 반도체장치의 제조방법에 의해서, 또는
청구항 24에 기재한 바와같이,
상기 고밀도 플라즈마 CVD 법은 기판 바이어스를 실질적으로 인가하지 않은 상태에서 실행하는 것을 특징으로 하는 청구항23 기재의 반도체장치의 제조방법에 의해서, 또한
청구항 25에 기재한 바와같이,
기판과 기판상의 패턴과 기판상에 상기 패턴을 매립하도록 형성된 층간 절연막구조를 갖는 반도체장치에 있어서,
상기 층간 절연막구조는,
상기 기판상에 있어서, 상기 패턴을 매립하도록 형성되고, 실질적으로 평탄한 주면을 갖는 스핀 온 글라스로 되는 제1 층간 절연막과,
상기 스핀온 글라스층상에 형성되고, F를 첨가한 SiO2로 되는 제2 층간 절연막으로 되고,
상기 제2 층간 절연막은 불활성가스를 포함하는 것을 특징으로 하는 반도체장치에 의해서 해결한다.
이하, 본 발명의 원리를 도l, 도2를 참조하면서 설명한다.
본 발명의 발명자는 고밀도 플라즈마 중에서 F 첨가 SiO2막을 퇴적하는 실험을 행했다. 실험은, 도1에 나타낸 ICP형 플라즈마 CVD 장치의 반응용기(10)중에 Ar 플라즈마를 형성하고, 상기 반응용기(10)중에 원료가스로서 SiH4, SiF4및 O2을 공급하여 행했다.
공급된 원료가스는, 상기 반응용기(10)중의 시료지지대(1)위에 정전척(Electrostatic chuck)(2)을 거쳐서 지지된 기판(3)상에 F 첨가된 SiO2막의 퇴적이 생기지만, 이 때 상기 기판(1)에는, 제1 고주파전원(4)으로 부터, 주파수가 13.56MHz의 고주파 바이어스가 공급된다. 또, 도1의 ICP 형플라즈마 CVD 장치에서는 반응실(10)의 외측에 코일(10A)이 형성되고, 코일(10A)을 별도의 고주파전원(5)으로 부터 주파수가 13.56MHz의 소스파워를 공급함으로서 구동하고, 반응실(10) 중의 플라즈마를 협착하여 109cm-3이상, 전형적으로는 1011∼1013cm-3정도의 플라즈마 밀도를 실현한다.
도1의 장치에서는 시료지지대(1)중에 히터(1A)가 매설되고, 이것을 구동함으로서 퇴적시의 기판온도를 제어할 수 있다. 또, 막중의 F농도는 반응실(10)중에의 SiF4의 공급을 제어하여 제어할 수 있다.
플라즈마 CVD의 기술에 있어서 주지된 바와같이, 도l 구성에 있어서 기판(3)에 인가되는 고주파 바이어스를 크게 하면, 막의 퇴적과 동시에 에칭이 생기고, 그 경합에 의해 평탄화된 막을 얻을 수 있다. 한편, 이와 같이 큰 고주파 바이어스하에서 퇴적한 막은 치밀한 구조를 가지나, Ar 원자의 충돌에 의해 스트레인이 쉽게 축적된다.
도2는, 도1의 플라즈마 CVD 장치를 사용해서 Si기판(3)상에 퇴적한 F 첨가 SiO2막의 유전율의 경시변화를 나타낸다.
도2중 실선(A)은 기판 바이어스를 1200W로 설정하여 퇴적한 SiO2막중, 막중의 F 농도를 약 12원자%로 한 경우의 유전율을, 또 파선(B)은 기판 바이어스를 동일하게 1200W로 설정하여 퇴적한 SiO2막중, 막중의 F농도를 7∼8원자%로 한 경우의 유전율을 나타낸다.
도2에서 알수 있는 바와같이, F농도가 낮은 막에서는 파선(B)으로 나타낸 바와같이, 퇴적 직후의 유전율은 약 3.6인데 대해서, F농도를 높게 하면, 실선(A)으로 나타낸 바와같이, 유전율은 약3.4까지 감소한다. 환언하면, SiO2막중에 F를 도입함으로서, 막의 유전율이 저하한다는 공지의 사실이 확인되었다.
그러나, F 농도를 높게 한 SiO2막에서는, 도2의 실선(A)으로 알 수 있는 바와같이, 시간의 경과에 따라 유전율이 상승하고, 대기중에 7일간 방치한 후에는 파선(B)으로 나타낸 F농도가 낮은 SiO2막의 유전율을 초과함이 발견되었다. 이것은, 얻어진 SiO2막중에 실질적인 스트레인의 축적이 생기고 있어, 그 결과 막이 대기중의 수분을 흡습하기 때문으로 생각된다. F 농도가 낮은 SiO2막에서도, 유전율의 경시변화는 생기지만, 그 비율은 훨씬 완만하다.
본 발명의 발명자는 또, 금속배선상에 3층으로 되는 F 첨가산화막을 고밀도 플라즈마 CVD 법으로 퇴적하는 실험에 있어서, 제1층째 및 제3층째의 F첨가 산화막을 무바이어스 상태에서 퇴적하고, 제2층째의 F첨가 산화막만을 바이어스상태에서 퇴적함으로서 제1층째 또는 제3층쩨의 산화막에 대해서, 도2의 일점쇄선(C)으로 나타낸 바와 같이, 유전율을 낮게, 또 대기중에 방치한 경우에도 그 경시변화가 작은 구조를 얻을 수 있음을 발견했다. 즉, 이러한 구조에서는 제l 층째 및 제3층째의 F첨가 산화막의 내흡습성이 크게 향상하여 이 때문에 제1층째 절연막으로 덮여지는 금속배선의 부식이나 박리 문제가 회피된다. 또, 이와같이, 제1층 및 제3층째의 F 첨가절연막의 내흡습성이 향상되기 때문에, 상기 제1 및 제3 F 첨가 절연막에서는 F의 첨가량을 증대시키더라도 문제가 생기는 일이 없고, 다량의 F를 첨가함으로서 유전율을 크게 저하시킬 수 있다.
상기 제1 F 첨가산화막은 무바이어스 조건하에서 퇴적하기 때문에 단차피복이 양호하지 않고, 이 때문에 100nm정도의 두께가 실용적인 상한으로 되지만, 본 발명에서는, 또 상기 제2 F첨가 산화막을 바이어스 조건하에 있어서 퇴적함으로서, 우수한 단차피복를 실현할 수 있다. 예를들어, 금속배선층의 높이를 800nm, 애스팩트비가 2정도의 구조에 있어서, 상기 제1 F 첨가산화막을 100nm 퇴적한 후, 상기 제2 F 첨가산화막을 700nm 정도의 두께로 퇴적함으로서, 배선층패턴간의 간극을 상기 제2 F 첨가산화막에 의해 실질적으로 완전히 매립할 수 있다. 이러한 제2 F 첨가산화막의 퇴적은 바이어스조건 하에서 실행하기 때문에, 막의 흡습성을 최소화하기 위해서 F의 첨가량은 감소시키는 것이 바람직하다.
이렇게 하여 퇴적된 제2 F 첨가산화막은 평탄화된 표면을 갖고, 본 발명으에서는 상기 평탄화된 표면상에 상기 제3 F 첨가산화막을 무바이어스 조건하에서 퇴적한다. 상기 제2 F 첨가산화막의 표면은 평탄화되어 있기 때문에, 제3 F 첨가산화막의 퇴적은 임의의 소망하는 두께, 예를들어 1000nm 정도의 두께로 실행할 수 있다. 또한, 이 공정에서는 상기 제1 F 첨가산화막의 퇴적과 같이 내흡습성을 열화시키지 않고 F의 첨가량을 증대시킬 수 있기 때문에 상기 3층구조의 절연구조전체의 유전율을 저하시킬 수 있다. 이러한 구조는 필요에 따라서CMP 공정에 의해서 더 평탄화를 행하여도 좋다.
이상 요약하면, 본 발명에 의하면, 이러한 F 농도가 높은 SiO2막을 고밀도 플라즈마중에 있어서, 실질적으로 무바이어스 상태에서 퇴적함으로서 반도체장치의 고속동작에 유리한 낮은 유전율을 갖고, 더구나 내흡습성이 우수한 SiO2막을 얻을 수 있다. 이러한 우수한 특성을 갖는 막은 실질적으로 무바이어스 상태에서 형성되기 때문에, 배선패턴등 기판상에 형성된 구조상에 퇴적한 경우, 단차피복 및 막의 평탄성이 뒤떨어지는 문제가 생긴다. 따라서, 본 발명에서는, 이와 같이 안정한 저유전율의 SiO2막을 기판상에 형성한 후, F 농도가 낮은 SiO2막을 고밀도 플라즈마, 고주파 바이어스 하에서 퇴적함으로서, 기판상 구조의 요철(凹凸)을 흡습에 대해서 안정한 재료로 매립할 수 있다. 이렇게 하여 평탄화된 구조상에, F 농도가 큰 저유전율 SiO2막을, 다시 고밀도 플라즈마중, 실질적으로 무바이어스상태에서 퇴적함으로서, 내흡습성이 우수한 저유전율 절연구조를 형성할 수 있다.
도3은, 본 발명의 원리를 나타낸 다른 도면이다.
앞에서도 설명한 바와같이, 층간 절연막중에 F를 도입하면, 막의 유전율을 저하시키는 것이 가능하게 되지만 막중의 F 농도가 높으면 과잉의 F가 Si와 반응하여, SiF4의 형으로 분해·기화되는 경향이 생긴다. 이러한 분해반응은 특히 라인 앤드 스페이스패턴 사이를 매립하는 부분에서 현저하고, 그 결과 패턴의 단차피복이 열화된다.
이것에 대해서, 본 발명에서는 층간 절연막의 고밀도 플라즈마 CVD 공정중에 있어서, 원료가스에 H(수소)를 합유하는 가스, 예를들어 SiH4를 첨가한다. 이러한 원료가스는 분해시에 H를 방출하지만, 방출된 H는 막중 또는 막주변의 과잉의 F 라디칼과 결합하여 HF 분자를 형성하고, 형성된 HF 분자는 퇴적한 막으로부터 빠르게 비산한다.
도3은, 이러한 원료가스중에의 H 첨가에 의한 층간 절연막의 단차피복의 변화를 나타낸다. 다만, 단차피복는 하지패턴의 상면 위의 층간 절연막의 두께를 a, 측벽면에서의 두께를 b로 하고, b/a×l00 (%)로 나타낸다. 또, 상기한 바와같이, H 첨가는 SiF4로의 SiH4 첨가로 행했다. 단, 층간 절연막의 퇴적은 고밀도 플라즈마 CVD 법에 의해, 앞과 동일한 조건으로 행했다.
도3에서 알수 있는 바와같이, SiH4첨가량, 환언하면 H 첨가량이 제로이면, 단차피복는 0%고, 라인 앤드스페이스패턴의 측벽면에는 실질적인 층간 절연막의 퇴적이 생기지 않음을 알 수 있다. 이것에 대해서, SiH4첨가량을 10% 로 하면, 단차피복는 10%정도까지 향상되어, 평탄성은 양호하지 않지만, 라인 앤드스페이스패턴을 덮는 층간 절연막의 퇴적이 가능하게 된다.
한편, 이러한 SiH4또는 수소를 첨가하여 형성한 층간 절연막에서는 막중에 수소가 포함되기 때문에 이에 따라서 막의 흡습성이 열화되기 쉬운 문제점이 생긴다. 따라서, 본 발명에서는 이러한 제1 층째의 층간 절연막상에, 또 H를 첨가하지 않은 제2 층째의 층간 절연막을, 동일하게 고밀도 플라즈마 CVD 법으로 형성한다. 이러한 제2층째의 층간 절연막은 라인 앤드스페이스 패턴상에 직접 퇴적되는 것은 아니고, 제1층째의 층간 절연막상에 퇴적되기 때문에, 단차피복의 문제는 생기지 않는다. 또, 이러한 제2층째의 층간 절연막을 퇴적함으로서 층간 절연막전체의 평탄성을 향상시킬 수 있다. 제1 및 제2 층간 절연막은 모두 F 첨가되어 있기 때문에, 유전율이 낮은 특징을 갖는다.
도4는, 이러한 H 첨가를 행한 제l 층째의 층간 절연막에 대해서, 유전율과 SiH4첨가량과의 관계를 나타낸다. 도4에서 알수 있는 바와같이 유전율은 SiH4첨가량과 함께 직선적으로 증대한다. 따라서, 앞에 상술한 층간 절연막의 흡습성의 증대를 억제할 뿐만 아니라, 층간 절연막의 유전율을 저하시키기 위해서도, SiH4첨가량, 즉 H 첨가량은 30% 이하로 설정하는 것이 바람직하다.
또, 본 발명은 고밀도 플라즈마 CVD 법에 의한 층간 절연막구조의 형성시에, 라인 앤드 스페이스패턴을 매립하도록 저유전율의 SOG 막을 제1 층막으로서 형성하고, 이러한 SOG 막상에, 고밀도 플라즈마 CVD 법에 의해 고농도로 F를 첨가한 SiO2로 되는 층간 절연막을 제2층막으로서 기판 바이어스 없이 퇴적한다. 이러한 구성의 층간 절연막구조에서는, SOG막 및 그 위의 F 첨가 SiO2막이 모두 저유전율이기 때문에, 층간 절연막 전체로서도 낮은 유전율이 실현된다. 또, SOG 막은 표면이 평탄하기 때문에, 기판 바이어스를 인가하지 않아도, 그 위에 평탄한 F 첨가 SiO2막을 안정하게 형성할 수 있다. 앞의 도2에서 설명한 바와같이(직선C), 이러한 제2층째의 층간 절연막은 기판 바이어스를 인가하지 않고 형성하기 때문에, 저유전율에도 불구하고 흡습성이 낮고, 안정되어 있다.
또, 앞에 설명한 바와같이, SOG 막은 일반적으로 인장응력장을 형성하여, 기판에 이것을 위로 오목하게 휘어지도록 하는 힘을 가하지만, F 첨가 SiO2막은 반대의 압축응력장을 형성하여 그 결과 기판의 휘어짐이 억제된다.
발명의실시형태
이하, 본 발명을 바람직한 실시예에 대해서, 도5a∼6d를 참조하면서 설명한다.
도5a를 참조하면 우선 Cu 또는 A1 합금등으로 되는 배선패턴(22)이 형성된 Si기판(21)을 먼저 도1에서 설명한 ICP-CVD 장치의 시료지지대(1)상에 정전 척(2)을 사용하여 지지하고, 반응실 중에 Ar를 플라즈마가스로서 공급한다. 또, 기판(21)을 300℃이상, 바람직하게는 400℃ 정도의 온도로 가열하고, 반응실(10)중을 약 0.8Pa 이하의 압력까지 배기·감압한다. 또, 고주파전원(5)을 예를들어 4.5kW의 전력으로 구동함으로서, 반응실(10)중에 밀도가 109cm-3을 초과하는 고밀도 플라즈마를 형성한다.
또, 반응실(10)중에, 원료가스로서 SiH4및 O2를 불순물 가스인 SF4와 같이 공급하고, 상기 배선패턴(22)상에, 패턴(22)의 단면형상에 따른 형상의 F첨가SiO2막(23)을 100nm 이하의 두께로 고주파전원(4)에 의한 고주파 바이어스를 인가하지 않고 퇴적한다. 배선패턴(22)은 예를들어 높이가 1㎛에서 2이상의 애스팩트비를 갖지만, 막(23)의 퇴적은 고주파전원(4)을 구동하지 않고서 실행하기 때문에 SiO2막(23)에 의한 배선패턴(22)의 단차피복 및 평탄성은 그다지 양호하지 않고, 패턴(22) 상면에서의 막두께가 100nm인 경우에 측면에서의 막두께는 전형적에는 40nm정도가 된다.
상기 SiO2막(23)을 퇴적하는 경우, 원료가스 SiH4, O2및 SiF4은 전형적으로는 각각 20cc/분, 200cc/분, 80cc/분의 유량으로 공급하고, 그 결과, 얻어진 SiO2막(23)중에는 F가 약 12원자% 포함된다. 한편, 막(23)의 퇴적은 실질적으로 무바이어스로 행하기 때문에 막(23)중에 도입되는 Ar량은 얼마 안되고, 전형적으로는 검출한계 이하이다. 이렇게 하여 형성된 SiO2막(23)은 도2의 라인 C에 나타낸 바와같이 3.4정도의 낮은 유전율을 갖고, 또 유전율의 경시변화가 매우 낮다.
앞에 설명한 바와같이, SiO2막(23)에 의하여 배선패턴(22)의 평탄성이 양호하지 않기 때문에, 본 실시예에서는 도5b의 공정에서, 상기 도5a의 구조상에 별도의 SiO2막(24)을 상기 반응실(10)중에 상기 원료가스를 도1의 고주파전원(4)에 의한 바이어스를 인가한 상태에서 공급함으로서, 예를들어 800nm의 두께로 퇴적한다. 인가되는 고주파 바이어스는 예를들어 1200W정도의 파워로 설정되고, 이러한 바이어스 하의 퇴적에 따르는 에칭과 퇴적의 경합의 결과, 막(24)은 우수한 단차피복 및 평탄성을 나타낸다.
SiO2막(24)의 고주파 바이어스하에서의 퇴적에서는 도2의 실선(A)으로 알 수 있는 바와같이, 막중의 F 농도가 높으면 흡습성이 커져 막이 불안정하게 되기 때문에, SF4의 공급량을 70cc/분 정도로 감소시키고, 그 결과, 막(24)중의 F 농도는 7∼8원자% 정도로 감소된다. 막(24)중의 F 농도가 이와 같이 낮은 경우에는 유전율의 경시변화는 도2의 파선(B)으로 나타낸 바와같이 얼마 되지 않는다.
본 실시예에서는 또 도6(c)의 공정에서, 도5b의 구조상에 저유전율의 F 첨가 SiO2막(25)을 고주파전원(4)으로 부터의 기판 바이어스를 차단하고, 또는 고주파전원(4)의 출력을 실질적으로 0W로 설정하여 1.2㎛ 두께로 퇴적한다. 이 때, 원료가스의 공급은 SiO2막(23)을 형성한 경우와 동일하게 행하고, 그 결과 SiF4의 공급량이 80cc/분, O2의 공급량이 200cc/분, SiH4의 공급량이 20cc/분으로 설정한다.
이렇게 하여 형성된 SiO2막(25)은 12원자% 정도가 높은 F 농도를 갖고, 또 실질적으로 기판 바이어스가 0W로 형성되기 때문에, 유전율이 도2의 라인(C)으로 나타낸 바와같이 3.4정도까지 감소하고, 또 경시변화가 적다.
또, 도6(d)의 공정에서 SiO2막(25)에 대해서 CMP 공정을 행하여, 표면을 평탄화시킨다. 이러한 평탄화된 구조상에 더 배선패턴(22)을 형성하고, 도5a∼b, 도6c∼d의 공정을 실행함으로서, 층배선구조를 형성할 수 있다.
도6d의 구조에서는, SiO2막(23, 24, 25)중 어느 것이나 흡습에 대해서 안정하고, 경시변화가 작은 막을 얻을 수 있다. 또, SiO2막(23, 24, 25)에서는 막중의 F 농도 및 Ar 농도가 앞서 설명한 바와같이 변화하거나 또는 막의 에칭속도도 변화된다. 즉, 막(24)은 바이어스하에서 퇴적하기 때문에 치밀하고, HF에 대한 에칭속도가 큰데 대해서 막(23 또는 25)은 더 작은 에칭속도를 나타낸다. 예를들어, 1200W의 바이어스를 인가한 조건하에서 퇴적한 경우, SiO2막은 1% HF에 대해서 60nm/분의 에칭속도를 나타내는데 대해서 무바이어스로 퇴적한 SiO2막은, 동일한 1% HF에 대해서 20nm/분의 에칭속도를 나타낸다. 이것은, 바이어스 조건하에서 퇴적한 막은 막중에 Ar이 도입되어 있고(전형적으로는 0.2원자% 정도), 이러한 도입된 Ar이 발생시키는 스트레인에 의해서 에칭속도가 증대하는 것으로 생각된다.
그런데, 도5b의 공정에서 막(24)을 고바이어스 하에서 퇴적할때에, SiF4의 공급속도를 억제하는 일 없이 막(23 또는 25)을 퇴적하는 경우와 같이, SiO2막(24)중에 고농도의 F를, 예를들어 12원자% 정도로 도입할 수도 있다. 이 경우에는 막(24)의 흡습성은 도4의 실선(A)으로 나타낸 바와같이 열화되지만, 상하에 안정한 SiO2막(23, 25)이 형성되기 때문에, 막(24)의 흡습은 효과적으로 억제된다. 이렇게 하여 형성된 막(24)은 도2에 나타낸 바와같이 3.4정도의 낮은 유전율을 갖기 때문에, 막(23∼25)로 되는 복합절연막은 대단히 낮은 유전율을 나타낸다.
이상 실시예의 설명에서는, 막(23∼25)은 SiO2막이지만, 본 발명은 이러한 SiO2막의 유전율 저하에 한정되는 것은 아니고, PSG나 BPSG등, 구조중에 Si-O결합을 갖는 비정질 내지 글라스막에 대해서도 적용 가능하다.
또, 이상의 설명에서는, SiO2막(23∼25)을 퇴적할 때에, 플라즈마 CVD 장치의 반응실(10)중에, Si의 원료로서 SiH4를, 산소 원료로서 O2를, 또한 F 불순물가스로서 SiF4를 공급했지만, Si의 원료가스로서는 그 외에도 여러가지의 Si 함유 가스, 예를들어 Si2H6, SiCl4, SiH2CI2등이, 산소의 원료가스로서는 그 외에도 여러가지의 O 함유 가스, 예를들어 N2O 등이, 또 F 불순물가스로서는 그 외에도 여러가지의 F함유가스 예를들어 Si2H2F2등을 사용할 수 있다.
또, 플라즈마가스는 Ar에 한정되는 것이 아니고, Xe 등을 사용할도 있다. 이 경우에는, SiO2막(24)에 있어서 Xe 농도가 막(23 또는 25) 보다도 높아진다.
또, 상기한 공정에서는, 고주파전원(4)으로 형성되는 고주파 바이어스는 0W와 1200W의 사이에서 절환됐으나, 막(23 또는 25)을 퇴적하는 무바이어스 상태에 있어서 100W 이하의 고주파 바이어스를 인가하더라도 동일한 효과를 얻을 수 있다. 또, 막(24)을 퇴적하는 바이어스상태에 있어서, 고주파 바이어스의 파워를 90W∼150W의 범위로 변화시키더라도 동일한 효과를 얻는다.
또 앞에 설명한 바와같이, 도5a∼도6(c)의 공정에서, 기판온도는 400℃로 설정할 필요는 없고, 300℃ 이상의 온도이면 소망하는 F첨가 SiO2막을 얻을 수 있다. 다음에, 본 발명의 제2 실시예에 관해서, 도7a, b를 참조하면서 설명한다.
도7a를 참조하면, 본 실시예에서는, Si등으로 되는 기판(31)상에 형성된 Al 또는 Al 합금으로 되는 도체패턴(32)을 매립하도록 제1 층간 절연막(33)이 도1의 장치를 사용한 고밀도 플라즈마 CVD 법으로 퇴적한다. 도체패턴(32)은 높이가 0.8㎛, 애스팩트비가 2의 라인 앤드 스페이스패턴를 포함하고, 기판(31)과의 사이에는 통상과 같이, TiN 등으로 되는 접착층(32a)이 형성되어 있다.
한편, 막(33)의 퇴적은 SiH4, SiF4및 O2을 원료가스로서 사용하고, Ar 분위기중에서, 주파수가 13.56MHz, 출력이 1200W의 기판 바이어스를 인가하면서 막(33)이 약 300nm의 두께가 되도록 실행한다. 전형적으로는, SiF4, SiH4, O2, Ar를, 각각 80cc/분, 20cc/분 및 440cc/분의 유량으로 공급하고, 막(33)은 전형적으로는 8∼12원자% 정도의 농도 F원자를 포함한다. 또, 원료가스로 SiH4를 사용한 결과, SiH4중의 H에 의해서 막(33) 주변의 과잉 F라디칼이 HF의 형으로 비산·제거된다. 과잉의 F라디칼이 제거되기 때문에, 막(33)의 단차피복이 실질적으로 향상되고, 라인 앤드 스페이스패턴의 인접하는 패턴요소의 사이를 막(33)으로 매립하는 것이 가능하게 된다. 상기한 각 원료가스의 공급량의 설정으로서는, SiH4의 비율은 부피비로 20%가 되지만, SiH4의 부피비는 10∼50%, 보다 바람직하게는 10∼30%의 범위로 선택하면 충분한 단차피복를 얻으면서 동시에(도3 참조) 흡습성의 증가를 억제할 수 있고, 또한 유전율의 증가를 억제할 수 있다(도4참조). 이렇게 하여 형성된 F 첨가 SiO2막중의 H의 농도는 1∼3원자% 정도로 생각된다.
또 본 실시예에서는 도7a의 구조상에 별도의 F첨가 SiO2막을, 층간 절연막(34)으로서 고밀도 플라즈마 CVD 법에 의해 예를들어 1600nm 정도의 두께로 퇴적한다. 다만, 막(34) 퇴적시에는 원료가스로 SiH4등의 H 함유화합물은 첨가하지 않고, SF4,O2및 Ar만이 각각 80cc/분, 200cc/분 및 440cc/분의 유량으로 공급한다. 또, 기판 바이어스는 층(33)의 퇴적시와 동일하고, 1200W로 설정한다.
층간 절연막(34)도 막(33)과 동일하게 8∼12원자% 정도의 고농도의 F를 첨가하고 있기 때문에 유전율이 낮고, 또 H를 포함하지 않기 때문에 흡습성이 낮다.
또한 층간 절연막(34)의 퇴적은 라인 앤드패턴(32)상에 직접 실행하는 것이 아니기 때문에, 단차피복의 문제가 생기지 않는다. 또, 막(33, 34)의 형성시에 있어서, Si 및 F의 원료가스로서, SiF4외에도, 앞의 실시예와 동일하고, Si2F6, SiH2F2, C2F6또는 CF4등의 다른 원료가스를 사용하는 것도 가능하다. 동일하게 H의 원료가스로서 SiH4외에, H2, Si2H6, SiH2C12등을 사용하는 것이 가능하다. 특히, SiH2F2는, Si의 원료이면서 동시에 F의 원료이기도 하고, 또 H의 공급원으로서도 작용한다. 또, O2원료가스로서 O2외에도, N2O 등의 O함유가스를 사용할 수 있다.
도7b의 구조는 필요에 따라서, 도6(d)에 나타낸 바와같이 CMP 법에 의해 평탄화를 행하더라도 좋다. 다음에, 본 발명의 제3 실시예에 관해서, 도8a, b를 참조하면서 설명한다. 도8a를 참조하면, Si 등으로 되는 기판(41)상에 형성된 A1 또는 A1 합금으로 되는 도체패턴(42)을 매립하도록, SOG로 되는 제1 층간 절연막(43)을 스핀코트법으로 퇴적한다. 도체패턴(42)은 높이가 0.8㎛, 애스팩트비가 2인 라인 앤드 스페이스패턴을 포함하고, 기판(41)과의 사이에는 통상과같이, TiN 등으로 되는 접착층(42a)이 형성되어 있다.
이것에 따라, 상기층간 절연막(43)은 라인 앤드 스페이스패턴(42)을 매립하도록 퇴적되고, 평탄한 표면으로 된다. 층간 절연막은 SOG로 형성되기 때문에 2.0∼3.0정도의 낮은 유전율을 갖는다. SOG는 예를들어 테프론계의 것이어도 좋다.
그런데, 상술한 바와같이 이러한 SOG는 인장응력장을 형성하여 그 결과 기판(41)이 굽어져 휘어질 가능성이 발생한다.
따라서, 본 발명에서는 도8a의 구조상에, 그 위에 도8b의 공정에서, F 첨가 SiO2로 되는 제2 층간 절연막(44)을 고밀도 플라즈마 CVD법에 의해 전형적으로는 100nm의 두께로 형성한다. 이러한 F 첨가 SiO2막은 상기 인장응력장을 상쇄하는 압축응력장을 형성하기 때문에, 층간 절연막(43)상에 층간 절연막(44)을 형성함으로서 막(43)에 의해 기판(41)이 형성된 후에 굽어져 휘어지는 것을 상쇄할 수 있게 된다. 층간 절연막(44)은 전형적으로는 8∼12원자% 정도의 농도의 F를 포함한다.
층간 절연막(44)의 퇴적은 예를들어 SiF4를 80cc/분, O2을 160cc/분, 또 Ar를 440cc/분의 유량으로 도1의 퇴적장치에 공급하고, 기판 바이어스를 실질적으로 0W로 설정하여 실행한다. 먼저, 도2의 직선(C)과 관련하여 설명한 바와같이, 이와 같이 실질적으로 기판 바이어스가 0W의 조건하에서 퇴적한 F 첨가 SiO2막은 유전율이 낮고, 또 흡습성에 관하여 안정되어 있는 바람직한 특징을 갖는다. 또한, 층간 절연막(44)의 퇴적은 실질적으로 기판 바이어스가 0W의 조건하에서 행하지만, 하측의 층간 절연막(43)이 SOG이고, 평탄화된 표면을 갖기 때문에, 퇴적시의 기판 바이어스가 제로이어도 단차피복 등에 문제가 생기는 일은 없다.
본 실시예에 있어서도, 층간 절연막(44)의 퇴적의 시, Si의 원료가스로서 SiF4이외에 Si2F6등의 F 함유화합물을 사용할 수 있다. 이상, 본 발명의 바람직한 실시예에 대해서 설명했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니고, 특허청구의 범위에 기재한 요지내에서 여러가지의 변형·변경이 가능하다.
청구항 1 또는 12기재의 본 발명의 특징에 의하면,
기판상에 저유전율절연막을 퇴적하는 공정을 포함하는 반도체장치의 제조방법에 있어서, 상기 저유전율절연막을 퇴적하는 공정을 고밀도 플라즈마 중에서 F를 첨가한 제1 절연막을 기상원료의 분해에 의해 상기 기판상에 기판 바이어스를 실질적으로 인가하지 않은 상태에서 형성하는 제1 플라즈마 CVD 공정과 ; 고밀도 플라즈마 중에서, F를 첨가한 제2 절연막을 기상원료의 분해에 의해 상기 기판상에 기판 바이어스를 인가한 상태에서 형성하는 제2 플라즈마 CVD 공정과 ; 고밀도 플라즈마 중에서 F를 첨가한 제3 절연막을 기상원료의 분해에 의해 상기 기판상에 기판 바이어스를 실질적으로 인가하지 않은 상태에서 형성하는 제3 플라즈마 CVD 공정으로 실행함으로서, 기판상에 형성된 구조에 대해서 양호한 단차피복을 확보하면서, F를 도입함으로서 유전율을 저하시킨 절연막을 형성할 수 있다. 이 때, 기판상의 구조에 접촉하는 제1 절연막 및 표면에 노출하는 제3 절연막을 실질적으로 바이어스를 인가하지 않은 상태에서 형성함으로서, 저유전율과 동시에 우수한 내습성이 실현되고, 또한 제2 절연막을 바이어스를 인가한 상태에서 형성함으로서, 우수한 단차피복를 실현할 수 있다. 이렇게 하여 형성된 제1 절연막은 제1 Ar 농도를 갖고, 상기 제2 절연막은 상기 제1 Ar 농도보다도 높은 제2 Ar 농도를 갖고, 상기 제3 절연막은 상기 제2 Ar 농도보다도 낮은 제3 Ar 농도를 갖는 것을 특징으로 한다.
청구항 2 또는 13 기재의 본 발명의 특징에 의하면, 청구항1에 있어서, 상기제l∼제3 절연막으로서 Si-O 네트워크 구조를 포함하는 막을 사용함으로서, F의 도입에 의한 바람직한 유전율의 저하를 실현할 수 있다.
청구항 3, 4, 15 기재의 본 발명의 특징에 의하면, 청구항1 또는 2의 방법 또는 청구항 12의 반도체장치에 있어서, 상기 제2 플라즈마 CVD 공정을 상기 제2 절연막중의 F의 농도가, 상기 제1 및 제3 절연막의 어느것의 F 농도보다도 낮게 되도록 실행함으로서, 특히 상기 제2 절연막의 내습성을 향상시킬 수 있고, 제1∼제3 절연막 모두에 걸쳐, 우수한 내습성을 실현할 수 있게 된다.
청구항 5 기재의 본 발명의 특징에 의하면, 청구항 1∼4에 있어서, 상기 제1 및 제3 플라즈마 CVD 공정중 적어도 하나를 기판 바이어스를 전혀 인가하지 않은 상태에서 실행함으로서, 제1 및 제3 절연막의 유전율을 저하시키고, 동시에 내습성을 향상시킬 수 있다.
청구항 6 기재의 본 발명의 특징에 의하면, 청구항 1∼5에 있어서, 상기 제2 플라즈마 CVD 공정을 상기 제2 절연막이 실질적으로 평탄화되는 크기의 기판 바이어스를 인가하여 실행함으로서, 배선패턴등의 구조가 형성된 기판상에, 이러한 구조를 매립하도록, 평탄화된 절연막구조를 형성할 수 있게 된다.
청구항 7 기재의 본 발명의 특징에 의하면, 청구항 1∼6에 있어서, 상기 제1∼제3 플라즈마 CVD 공정을, 모두 300℃ 이상의 기판온도에서 실행함으로서, 상기 제1∼제3 절연막중에 충분한 농도의 F를 도입할 수 있다.
청구항 8 기재의 본 발명의 특징에 의하면, 청구항 1∼7에 있어서, 상기 제1∼제3 플라즈마 CVD 공정을, 모두 109cm-3이상의 플라즈마밀도의 환경에서 실행함으로서, 상기 제1∼제3 절연막으로서, 막질이 향상된 흡습성이 적은 절연막을 형성할 수 있게 된다.
청구항 9 또는 14기재의 본 발명의 특징에 의하면, 청구항 1∼8에 있어서, 상기 제1∼제3 절연막의 각각으로서, SiO2, PSG 또는 BPSG을 사용함으로서, F를 도입한 유전율이 낮고, 또 흡습성이 작은 우수한 절연막을 얻을 수 있다.
청구항 10 기재의 본 발명의 특징에 의하면, 청구항 1∼9에 있어서, 상기 제1 플라즈마 CVD 공정을, 상기 제1 절연층이 기판표면에 형성된 배선패턴의 단면형상에 따라서 퇴적되도록 실행함으로서, 상기 배선패턴을 유전율이 낮고 또 흡습성이 작은 막으로 덮는것이 가능하게 되어, 배선패턴의 기생용량을 감소시키는 동시에 부식등에 의한 열화를 억제할 수 있게 된다.
청구항 11기재의 본 발명의 특징에 의하면, 청구항 1∼10에 있어서, 상기 제1∼제3 플라즈마 CVD 공정을 공통의 반응실 중에서, 감압환경을 중단하지 않고, 기판 바이어스만을 변화시킴으로서, 연속하여 실행함으로서, 큰 쓰루풋에서 효율적으로 반도체장치를 제조할 수 있다.
청구항 16 기재의 본 발명의 특징에 의하면, 상기 청구항 12∼15에 기재한 반도체장치에 있어서는, 상기 제1 절연막은 에천트에 대해서 제1 에칭 레이트를 나타내고, 상기 제2 절연막은 상기 에천트에 대해서 상기 제1 에칭레이트 보다도 작은 제2 에칭 레이트를 나타내고, 상기 제3 절연막은, 상기에천트에 대해서 상기 제2 에칭 레이트보다도 큰 제3 에칭 레이트를 나타낸 것을 특징으로 한다.
청구항 17, 21, 22기재의 본 발명의 특징에 의하면, 기판상에 절연막을 퇴적하는 공정을 포함하는 반도체장치의 제조방법에 있어서, 상기 절연막을 퇴적하는 공정을 고밀도 플라즈마중에서 F(불소)를 첨가한 제1 절연막을, F 및 H (수소)를 포함하는 제1 기상원료의 분해에 의해서 상기 기판상에 기판 바이어스를 인가한 상태에서 형성하는 제l 플라즈마 CVD 공정과, 고밀도 플라즈마 중에서 F를 첨가한 제2 절연막을, F를 포함한 H를 실질적으로 포함하지 않는 제2 기상원료의 분해에 의해 상기 기판상에 기판 바이어스를 인가한 상태에서 형성하는 제2 플라즈마 CVD 공정에 의해 실행함으로서 퇴적한 층간 절연막을 분해시키는 과잉의 F가, H와의 반응에 의해 빠르게 제거되고, 유전율이 낮은 층간 절연막구조를 기판상의 라인 앤드 스페이스패턴을 매립하도록 형성하는 것이 가능하다.
청구항 18 기재의 본 발명의 특징에 의하면, 상기 제l 기상원료로서 F를 함유하는 제1 화합물과 H를 함유하는 제2 화합물의 혼합물을 사용함으로서, F와 H 비를 용이하게 최적화할 수 있게 된다.
청구항 19 기재의 본 발명의 특징에 의하면, 상기 제2 화합물을 상기 제1 화합물에 대해서, 10∼50%의 부피비로 공급함으로서, 제1 층간 절연막을 퇴적할때에, 유전율 및 흡습성을 불필요하게 열화시키는 일없이, 충분한 단차피복를 확보할 수 있게 된다.
청구항 20 기재의 본 발명의 특징에 의하면, 상기 제1 화합물을 SiF4, Si2F6, C2F6및 CF4로 되는 군에서 선택하고, 상기 제2 화합물을 H2, SiH4, Si2H6, SiH2. F2로 되는 군에서 선택함으로서, 확립된 방법을 사용하고, 용이하게 H첨가 층간 절연막을 형성할 수 있다.
청구항 23 기재의 본 발명의 특징에 의하면,
기판상에 절연막을 퇴적하는 공정을 포함하는 반도체장치의 제조방법에 있어서, 상기 절연막을 퇴적하는 공정을, 기판상에 기판상의 패턴을 매립하도록 스핀온글라스층을 형성하는 공정과, 상기 스핀온글라스층상에, F를 첨가한 SiO2로 되는 층간 절연막을, 고밀도 플라즈마 CVD 법으로 퇴적하는 공정으로 실행함으로서, 항상 저유전율의 층간 절연막구조를 얻을 수 있다. 또 스핀온글라스층과 층간 절연막은 기판을 상반하는 방향으로 휘어지도록 하는 응력장을 형성하기 때문에, 기판의 휨을 최소한으로 억제할 수 있다.
청구항 24, 25기재의 본 발명의 특징에 의하면, 상기 고밀도 플라즈마 CVD 법을 기판 바이어스를 실질적으로 인가하지 않은 상태에서 실행함으로서, 상기 스핀온글라스 층상의 층간 절연막의 유전율을 최소화할 수 있고, 또 흡습성에 대한 안정성을 최대화하는 것이 가능하게 된다. 스핀온글라스층은 평탄한 표면을 갖기 때문에, 층간 절연막을 기판 바이어스 없이 퇴적하더라도, 문제는 발생하지 않는다

Claims (25)

  1. 기판상에 절연막을 퇴적하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
    상기 절연막을 퇴적하는 공정은
    고밀도 플라즈마중에서 F(불소)를 첨가한 제1의 절연막을 기상원료의 분해에 의해서, 상기 기판상에 기판 바이어스를 실질적으로 인가하지 않은 상태에서 형성하는 제1 플라즈마 CVD 공정과,
    고밀도 플라즈마중에서 F를 첨가한 제2 절연막을 기상원료의 분해에 의해 상기 기판상에 기판 바이어스를 인가한 상태에서 형성하는 제2 플라즈마 CVD 공정과,
    고밀도 플라즈마 중에서 F를 첨가한 제3 절연막을 기상원료의 분해에 의해 상기 기판상에, 기판 바이어스를 실질적으로 인가하지 않은 상태에서 형성하는 제3 플라즈마 CVD 공정으로 되는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제1∼제3 절연막은, 모두 Si-O 결합을 포함하는 것을 특징으로 하는 반도체장치의 제조방법에.
  3. 제1항 또는 제2항에 있어서, 상기 제2 플라즈마 CVD 공정은 상기 제2 절연막중의 F의 농도가 상기 제l 및 제3의 절연막중 어느 것의 F의 농도보다도 낮도록 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항 내지 제3항중 어느 한항에 있어서, 상기 제1 및 제3 절연막은 각각 12원자% 이상 농도의 F를 포함하고, 상기 제2 절연막은 8원자% 이하 농도의 F를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항 내지 제4항중 어느 한항에 있어서, 상기 제1 및 제3 플라즈마 CVD 공정중 적어도 하나는 기판 바이어스를 인가하지 않은 상태에서 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항 내지 제5항중 어느 한항에 있어서, 상기 제2 플라즈마 CVD 공정은 상기 제2 절연막이 실질적으로 평탄화 되는 크기의 기판 바이어스를 인가하여 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항 내지 제6항중 어느 한항에 있어서, 상기 제1∼제3 플라즈마 CVD 공정은 모두 300℃ 이상의 기판온도에서 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항 내지 제7항중 어느 한항에 있어서, 상기 제1∼제3 플라즈마 CVD 공정은 모두 109cm-3이상의 플라즈마 밀도의 환경에서 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1항 내지 제8항중 어느 한항에 있어서, 상기 제1∼제3 절연막의 각각은, SiO2, PSG, BPSG로 된 군에서 선택하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제1항 내지 제9항중 어느 한항에 있어서, 상기 기판상에는 배선패턴이 형성되어 있고, 상기 제l 플라즈마 CVD 공정은 상기 제1 절연층이 상기 배선패턴의 단면형상에 따라서 퇴적하도록 실행하는 것을 특징으로 반도체장치의 제조방법.
  11. 제1항 내지 제10항중 어느 한항에 있어서, 상기 제1∼제3 플라즈마 CVD 공정은 공통의 반응실 중에서, 감압환경을 중단하지 않고, 기판 바이어스만을 변화시킴으로서 연속하여 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 기판과, 상기 기판상에 형성된 철부(凸部 )및 요부(凹部를) 갖는 구조와, 상기 구조를 매립하도록 형성된 절연막을 구비한 반도체장치에 있어서,
    상기 절연막은
    상기 구조에 형상적으로 대응하여 뻗어 있는 제1 절연막과 ;
    상기 제1 절연막상에 형성되고, 상기 凹부를 매립하고, 실질적으로 평탄화된 표면을 갖는 제2 절연막과 ;
    상기 제2 절연막상에 형성된 제3 절연막으로 되고,
    상기 제1 절연막은 제1 Ar 농도를 갖고,
    상기 제2 절연막은 상기 제1 Ar 농도 보다도 높은 제2 Ar 농도를 갖고,
    상기 제3 절연막은 상기 제2 Ar 농도보다도 낮은 제3 Ar 농도를 갖는 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서, 상기 제1∼3 절연막은 모두 Si-O결합을 포함하는 것을 특징으로 하는 반도체장치.
  14. 제12항에 있어서, 상기 제1∼제3절연막의 각각은 SiO2, PSG, BPSG로 군에서 선택되는 것을 특징으로 하는 반도체장치.
  15. 제12항에 있어서, 상기 제1 절연막은 제l F 농도를 갖고, 상기 제2 절연막은 상기 제1 F 농도보다도 적은 제2 F 농도를 갖고, 상기 제3 절연막은 상기 제2 F 농도보다도 높은 제3 F 농도를 갖는 것을 특징으로 하는 반도체장치.
  16. 제12항 내지 제15항중 어느 한항에 있어서, 상기 제1 절연막은, 에천트(Etchant)에 대해서 제1 에칭 레이트를 나타내고, 상기 제2 절연막은 상기 에천트에 대해서 상기 제1 에칭 레이트보다도 큰 제2 에칭 레이트를 나타내고, 상기 제3 절연막은, 상기 에천트에 대해서 상기 제2 에칭 레이트보다도 작은 제3 에칭 레이트를 나타낸 것을 특징으로 하는 반도체장치.
  17. 기판상에 절연막을 퇴적하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
    상기절연막을 퇴적하는 공정은,
    고밀도 플라즈마 중에서, F(불소)를 첨가한 제l 절연막을 F 및 H (수소)를 포함하는 제1 기상원료의 분해에 의해서 상기 기판상에 기판 바이어스를 인가한 상태에서 형성하는 제1 플라즈마 CVD 공정과 ;
    고밀도 플라즈마 중에서 F를 첨가한 제2 절연막을 F를 포함하는 H를 실질적으로 포함하지 않은 제2 기상원료의 분해에 의해서 상기 기판상에 기판 바이어스를 인가한 상태에서 형성하는 제2 플라즈마 CVD 공정으로 되는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제17항에 있어서, 상기 제1 기상원료는 F를 함유하는 제1 화합물과, H를 함유하는 제2 화합물의 혼합물인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제18항에 있어서, 상기 제2 화합물은 상기 제1 화합물에 대해서, 10∼50%의 부피비로 공급하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제18항에 있어서, 상기 제1 화합물은 SiF4, Si2F6, C2F6및 CF4로 되는 군에서 선택하고, 상기 제2 화합물은, H2, SiH4, Si2H6, SiH2F2로 되는 군에서 선택하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 기판과, 상기 기판상에 형성된 패턴과, 상기 패턴을 매립하도록 형성된 층간 절연막으로 되는 반도체장치에 있어서,
    상기 층간 절연막은 상기 패턴을 매립하는 제1 층간 절연막과, 상기 제1 층간 절연막상에 형성된 제2 층간 절연막상으로 되고,
    상기 제1 및 제2 층간 절연막은, 모두 F(불소)를 첨가한 SiO2로 되고, 제l 층간 절연막은 H(수소)를 제2 층간 절연막보다 높은 농도로 포함하고 있는 것을 특징으로 하는 반도체장치.
  22. 제21항에 있어서, 상기 제1 층간 절연막은 H를 1∼3원자%의 농도로 포함하고,
    상기 제2 층간 절연막은 실질적으로 H 원자를 포함하지 않은 것을 특징으로 하는 반도체장치.
  23. 기판상에 절연막을 퇴적하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
    상기 절연막을 퇴적하는 공정은,
    기판상에 기판상의 패턴을 매립하도록 스핀온 글라스층을 형성하는 공정과,
    상기 스핀온글라스(spin-on-glass)층상에 F를 첨가한 SiO2로 되는 층간 절연막을 고밀도 플라즈마 CVD 법에 의해 퇴적하는 공정으로 되는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제23항에 있어서, 상기 고밀도 플라즈마 CVD 법은 기판 바이어스를 실질적으로 인가하지 않은 상태에서 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 기판과, 기판상의 패턴과, 기판상에 상기 패턴을 매립하도록 형성된 층간 절연막구조를 갖는 반도체장치에 있어서,
    상기 층간 절연막구조는,
    상기 기판상에 있어서, 상기 패턴을 매립하도록 형성되고, 실질적으로 평탄한 주면을 갖는 스핀온글라스로 되는 제1 층간 절연막과,
    상기 스핀온 글라스층상에 형성되고, F를 첨가한 SiO2로 되는 제2 층간 절연막으로 되고,
    상기 제2 층간 절연막은, 불활성가스를 포함하는 것을 특징으로 하는 반도체장치.
KR1019970027538A 1996-10-03 1997-06-26 반도체장치및그제조방법 KR100292393B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP96-263396 1996-10-03
JP263396 1996-10-03
JP26339696 1996-10-03
JP97672 1997-04-15
JP97-97672 1997-04-15
JP9097672A JPH10163192A (ja) 1996-10-03 1997-04-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR19980079282A KR19980079282A (ko) 1998-11-25
KR100292393B1 true KR100292393B1 (ko) 2001-07-12

Family

ID=26438835

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970027538A KR100292393B1 (ko) 1996-10-03 1997-06-26 반도체장치및그제조방법

Country Status (4)

Country Link
US (1) US5905298A (ko)
JP (1) JPH10163192A (ko)
KR (1) KR100292393B1 (ko)
TW (1) TW365689B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3801730B2 (ja) 1997-05-09 2006-07-26 株式会社半導体エネルギー研究所 プラズマｃｖｄ装置及びそれを用いた薄膜形成方法
JP3178375B2 (ja) * 1997-06-03 2001-06-18 日本電気株式会社 絶縁膜の形成方法
US6166428A (en) * 1997-08-25 2000-12-26 Advanced Micro Devices, Inc. Formation of a barrier layer for tungsten damascene interconnects by nitrogen implantation of amorphous silicon or polysilicon
JP3141827B2 (ja) 1997-11-20 2001-03-07 日本電気株式会社 半導体装置の製造方法
US6177286B1 (en) * 1998-09-24 2001-01-23 International Business Machines Corporation Reducing metal voids during BEOL metallization
JP2000094310A (ja) * 1998-09-24 2000-04-04 Matsushita Electric Ind Co Ltd 被研磨基板の保持装置、基板の研磨方法及び半導体装置の製造方法
JP3601988B2 (ja) * 1999-01-04 2004-12-15 株式会社東芝 絶縁膜の形成方法
KR100545710B1 (ko) * 1999-05-25 2006-01-24 주식회사 하이닉스반도체 고밀도 플라즈마 산화막의 다단계 증착을 이용한 반도체 소자의층간절연막 형성방법
US6927160B1 (en) 1999-06-09 2005-08-09 National Semiconductor Corporation Fabrication of copper-containing region such as electrical interconnect
US6136688A (en) * 1999-10-20 2000-10-24 Vanguard International Semiconductor Corporation High stress oxide to eliminate BPSG/SiN cracking
KR100661220B1 (ko) * 2004-12-29 2006-12-22 동부일렉트로닉스 주식회사 듀얼 절연막을 이용한 금속 배선 형성 방법
JP2006278219A (ja) * 2005-03-30 2006-10-12 Utec:Kk Ｉｃｐ回路、プラズマ処理装置及びプラズマ処理方法
KR100675895B1 (ko) * 2005-06-29 2007-02-02 주식회사 하이닉스반도체 반도체소자의 금속배선구조 및 그 제조방법
JP4939176B2 (ja) * 2005-12-22 2012-05-23 キヤノン株式会社 有機ｅｌ素子
JP5543116B2 (ja) * 2009-01-29 2014-07-09 株式会社半導体エネルギー研究所 半導体装置
US9184041B2 (en) 2013-06-25 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with backside structures to reduce substrate warp
US10756008B2 (en) * 2016-03-25 2020-08-25 Hitachi Chemical Company, Ltd. Organic interposer and method for manufacturing organic interposer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5972745A (ja) * 1982-10-19 1984-04-24 Matsushita Electric Ind Co Ltd 半導体装置
JPH01287930A (ja) * 1988-05-13 1989-11-20 Seiko Epson Corp 半導体装置
JPH0289346A (ja) * 1988-09-27 1990-03-29 Toshiba Corp 半導体装置及びその製造方法
CA2026605C (en) * 1990-10-01 2001-07-17 Luc Ouellet Multi-level interconnection cmos devices including sog
US5719416A (en) * 1991-12-13 1998-02-17 Symetrix Corporation Integrated circuit with layered superlattice material compound
JPH07321199A (ja) * 1994-05-27 1995-12-08 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5607773A (en) * 1994-12-20 1997-03-04 Texas Instruments Incorporated Method of forming a multilevel dielectric

Also Published As

Publication number Publication date
JPH10163192A (ja) 1998-06-19
TW365689B (en) 1999-08-01
US5905298A (en) 1999-05-18
KR19980079282A (ko) 1998-11-25

Similar Documents

Publication Publication Date Title
KR100292393B1 (ko) 반도체장치및그제조방법
US6417092B1 (en) Low dielectric constant etch stop films
US6340843B1 (en) Plasma CVD dielectric film and process for forming the same
US6974766B1 (en) In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US5571571A (en) Method of forming a thin film for a semiconductor device
EP1094508B1 (en) Method for forming a low K dielectric composite layer in integrated circuits structures
EP0599730B1 (en) Semiconductor device and method of producing the same
US20050020048A1 (en) Method of depositing dielectric films
US20020048969A1 (en) Method of forming film, method of manufacturing semiconductor device, and film forming apparatus
US20020037648A1 (en) Etching method
US6951807B2 (en) Semiconductor device and manufacturing method thereof
US5489553A (en) HF vapor surface treatment for the 03 teos gap filling deposition
KR100430114B1 (ko) 층간 절연막 형성 방법 및 반도체 장치
JPH1154504A (ja) 積層絶縁体膜の形成方法およびこれを用いた半導体装置
JP2004153266A (ja) 積層構造体の形成方法及び絶縁膜の集積方法
US7271110B2 (en) High density plasma and bias RF power process to make stable FSG with less free F and SiN with less H to enhance the FSG/SiN integration reliability
US7351653B2 (en) Method for damascene process
JPH06333919A (ja) 半導体装置及びその製造方法
JP3601988B2 (ja) 絶縁膜の形成方法
KR100567021B1 (ko) 반도체 장치의 ｆｓｇ의 층간 절연막 형성방법
JPH06216122A (ja) 半導体装置の製造方法
KR100459063B1 (ko) 반도체 소자의 금속 배선의 층간 절연막 제조 방법
JPH1098102A (ja) 半導体装置及び半導体装置の製造方法
KR20060062400A (ko) 반도체 소자의 금속배선 형성 방법
JPH11126775A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110223

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee