JP5543116B2

JP5543116B2 - 半導体装置

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Publication number: JP5543116B2
Application number: JP2009018627A
Authority: JP
Inventors: 充弘一條; 浩二大力; 智和横井; 大輔河江
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2009-01-29
Filing date: 2009-01-29
Publication date: 2014-07-09
Anticipated expiration: 2029-01-29
Also published as: JP2010177466A

Description

本明細書に開示される発明は、半導体装置及びその作製方法に関するものである。

近年、薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：ＴＦＴ）を備えた半導体装置の構造は微細化が進んでいる。ＴＦＴは集積回路（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ；ＩＣ）や電気光学装置のような半導体装置に広く応用され、特に液晶表示装置や発光装置等を含む表示装置のスイッチング素子として開発が急がれている（特許文献１、特許文献２、特許文献３参照）。

逆スタガ構造のＴＦＴにおいて、ゲート電極を凹状にし、ＴＦＴのチャネルをゲート電極の凹状の段差を横切るようにすると、ゲート電極の段差の厚さ分をチャネルにすることができる。これにより平面寸法を微細化しても、パンチスルーを起こさないチャネル長を確保できるようになる（特許文献１参照）。

さらに、上記の構造に加え、ゲート電極の段差の厚さをゲート電極の段差間の間隔より厚くすると、相対的にゲート電極の厚み分のチャネル領域を長くすることができる。これにより平面寸法を微細化しても、さらにパンチスルーを起こさないチャネル長を確保できるようになる（特許文献２参照）。

特開平５−１１００９７号公報特開平５−１１００９８号公報特開平６−２１６３９０号公報

しかしながら、チャネル長を長くすると、キャリアが流れる距離が長くなるので、チャネル抵抗が大きくなってしまい、オン電流が低くなってしまう恐れがある。

またチャネル抵抗以外の膜厚の抵抗が無視できないので、オン特性がよくないという恐れがある。

そこで本発明の一様態では、オン電流が高く、電界効果移動度が高いＴＦＴ及びその作製方法を提供することを課題とする。

本明細書で開示される発明の例示的な一様態は、側面領域及び底面領域を有する凹部と、前記凹部以外の上面領域を有するゲート電極と、前記ゲート電極を覆って形成される、ゲート絶縁膜と、前記ゲート絶縁膜上に、チャネル形成領域を有する第１の半導体膜と、前記第１の半導体膜上に、ソース領域及びドレイン領域と、前記ソース領域及びドレイン領域上に、ソース電極及びドレイン電極とを有し、前記凹部の側面領域上に積層された前記ゲート絶縁膜及び前記第１の半導体膜の膜厚が、前記ゲート電極の上面領域上に積層された前記ゲート絶縁膜及び前記第１の半導体膜の膜厚よりも薄いことを特徴とする半導体装置に関する。

本明細書で開示される発明の例示的な一様態は、側面領域及び底面領域を有する凹部と、前記凹部以外の上面領域を有するゲート電極と、前記ゲート電極を覆って形成される、ゲート絶縁膜と、前記ゲート絶縁膜上に、チャネル形成領域を有する第１の半導体膜と、前記第１の半導体膜上に、ソース領域及びドレイン領域と、前記ソース領域及びドレイン領域上に、ソース電極及びドレイン電極とを有し、前記凹部の側面領域上の前記ゲート絶縁膜の膜厚が、前記ゲート電極の上面領域上の前記ゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置に関する。

また本明細書で開示される発明の例示的な一様態は、側面領域及び底面領域を有する凹部と、前記凹部以外の上面領域を有するゲート電極と、前記ゲート電極を覆って形成される、ゲート絶縁膜と、前記ゲート絶縁膜上に、チャネル形成領域を有する第１の半導体膜と、前記第１の半導体膜上に、ソース領域及びドレイン領域と、前記ソース領域及びドレイン領域上に、ソース電極及びドレイン電極とを有し、前記凹部の側面領域上の前記第１の半導体膜膜の膜厚が、前記ゲート電極の上面領域上の前記第１の半導体膜の膜厚よりも薄いことを特徴とする半導体装置に関する。

前記ソース領域及びドレイン領域は、それぞれｎ型あるいはｐ型を付与する不純物元素を有する半導体膜である。

このような積層構造を有するＴＦＴにおいて、ゲート電極に電圧をかけたとき電子やホールなどのキャリアが、膜厚方向の影響を受けずに側面領域に多く蓄積される。さらにゲート電極に電圧がかかり、チャネル領域が形成されると、ゲート絶縁膜の側面領域からチャネル領域にキャリアが移動する。

よって、通常の逆スタガ型ＴＦＴに比べて、チャネル形成領域の膜厚方向の抵抗の影響を受けず、キャリアの移動する距離が短くなるので、電界効果移動度が大きくなる。よって駆動速度の速いＴＦＴを得ることができる。

本明細書で開示される発明の例示的な一様態は、第１の導電膜を形成し、前記第１の導電膜を用いて、底面領域と側面領域を有する凹部と、前記凹部以外の上面領域を有するゲート電極を形成し、前記凹部を有するゲート電極を覆ってゲート絶縁膜を形成し、前記ゲート絶縁膜上に、第１の半導体膜を形成し、前記第１の半導体膜上に、ｎ型あるいはｐ型を有する不純物元素を含む第２の半導体膜を形成し、前記第２の半導体膜上に、第２の導電膜を形成し、前記第２の導電膜の前記凹部上に積層された領域及び前記第２の半導体膜の前記凹部上に積層された領域をエッチングして、前記第２の半導体膜からソース領域及びドレイン領域、前記第２の導電膜からソース電極及びドレイン電極を形成し、前記凹部の側面領域上に積層された前記ゲート絶縁膜及び前記第１の半導体膜の膜厚が、前記ゲート電極の上面領域上に積層された前記ゲート絶縁膜及び前記第１の半導体膜の膜厚よりも薄いことを特徴とする半導体装置の作製方法に関する。

本明細書で開示される発明の例示的な一様態は、第１の導電膜を形成し、前記第１の導電膜を用いて、底面領域と側面領域を有する凹部と、前記凹部以外の上面領域を有するゲート電極を形成し、前記凹部を有するゲート電極を覆ってゲート絶縁膜を形成し、前記ゲート絶縁膜上に、第１の半導体膜を形成し、前記第１の半導体膜上に、ｎ型あるいはｐ型を有する不純物元素を含む第２の半導体膜を形成し、前記第２の半導体膜上に、第２の導電膜を形成し、前記第２の導電膜の前記凹部上に積層された領域及び前記第２の半導体膜の前記凹部上に積層された領域をエッチングして、前記第２の半導体膜からソース領域及びドレイン領域、前記第２の導電膜からソース電極及びドレイン電極を形成し、前記凹部の側面領域上の前記ゲート絶縁膜の膜厚が、前記ゲート電極の上面領域上の前記ゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置の作製方法に関する。

また本明細書で開示される発明の例示的な一様態は、第１の導電膜を形成し、前記第１の導電膜を用いて、底面領域と側面領域を有する凹部と、前記凹部以外の上面領域を有するゲート電極を形成し、前記凹部を有するゲート電極を覆ってゲート絶縁膜を形成し、前記ゲート絶縁膜上に、第１の半導体膜を形成し、前記第１の半導体膜上に、ｎ型あるいはｐ型を有する不純物元素を含む第２の半導体膜を形成し、前記第２の半導体膜上に、第２の導電膜を形成し、前記第２の導電膜の前記凹部上に積層された領域及び前記第２の半導体膜の前記凹部上に積層された領域をエッチングして、前記第２の半導体膜からソース領域及びドレイン領域、前記第２の導電膜からソース電極及びドレイン電極を形成し、前記凹部の側面領域上の前記第１の半導体膜の膜厚が、前記ゲート電極の上面領域上の前記第１の半導体膜の膜厚よりも薄いことを特徴とする半導体装置の作製方法に関する。

本発明の一様態のＴＦＴは、チャネル形成領域の膜厚方向の抵抗の影響を受けにくく、ゲート絶縁膜と活性層が薄い側面部にキャリアが誘起されやすいので、オン電流を向上させることができる。さらに、電界効果移動度が高い半導体装置を得ることが可能となる。

半導体装置の作製方法を説明する断面図。半導体装置の作製方法を説明する断面図。半導体装置の断面図。凹部の深さ及びカバレッジに対するオン電流の関係を示すグラフ。カバレッジに対するオン電流の関係を示すグラフ。チャネル形成領域の長さに対する移動度の関係を示すグラフ。従来の半導体装置の断面図。ゲート絶縁膜及び活性層に対するオン電流の関係を示すグラフ。半導体装置の作製方法を説明する断面図。半導体装置の作製方法を説明する断面図。

以下に開示される発明の実施の態様について、図面を参照して説明する。但し、以下に開示される発明は多くの異なる態様で実施することが可能であり、以下に開示される発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

なお本明細書において、半導体装置とは、半導体を利用することで機能する素子及び装置全般を指し、電子回路、液晶表示装置、発光装置等を含む電気装置およびその電気装置を搭載した電子機器をその範疇とする。

［実施の形態１］
本実施の形態を、図１（Ａ）〜図１（Ｂ）、図２（Ａ）〜図２（Ｃ）、図３（Ａ）〜図３（Ｂ）、図４、図５、図６、図７（Ａ）〜図７（Ｂ）、図８、図９（Ａ）〜図９（Ｂ）、図１０を用いて説明する。

まず基板１０１上に第１の導電膜１０２を形成する（図１（Ａ）参照）。基板１０１は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、もしくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。

基板１０１がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。

第１の導電膜１０２は、チタン、モリブデン、クロム、タンタル、タングステン、銅、アルミニウムなどの金属材料またはその合金材料を用いて形成する。あるいは、前述の材料の単層膜、または積層膜でもよい。

次いで第１の導電膜１０２を用いて、ハーフトーン露光法を用いて、あるいはパターニング及びエッチングを２回行って、中央部に凹部１１０を有するゲート電極１０３を形成する（図１（Ｂ）参照）。ゲート電極１０３の中央部の凹部１１０の深さを変えることにより、凹部１１０上に形成される膜の膜厚を変えることができる。なお図１（Ｂ）ではゲート電極１０３の端部がテーパー状であるがこれに限定されるものではない。

なお、ハーフトーン露光法とは、露光光の光強度を低減する半透部を備えた露光マスクを用いた露光法である。

凹部１１０は側面領域と底面領域を有しており、底面領域は平坦であることが好ましい。側面領域は、凹部１１０の端部がテーパー状であれば、底面領域に対して斜めに存在する。凹部１１０の端部が垂直であれば、側面領域と底面領域のなす角度は９０°である。

またゲート電極１０３の凹部１１０が形成されていない領域の上面を、本明細書では「上面領域」と呼ぶ。上面領域も平坦であることが好ましい。

凹部１１０及びその周辺の拡大図を図２（Ａ）に示す。ゲート電極１０３中に設けられた凹部１１０は、底面領域１２１及び側面領域１２２を有している。

次いで、凹部１１０を有するゲート電極１０３上に、ＣＶＤ法を用いて、ゲート絶縁膜１０４及び第１の半導体膜１０５を連続的に成膜する。ここで連続的にゲート絶縁膜１０４及び第１の半導体膜１０５を成膜するとは、１つのＣＶＤ成膜装置内において、大気に曝すことなく、成膜ガスを変えてそれぞれの膜を形成することである。成膜する成膜室（チャンバ）を変えてもよい。ＣＶＤ法を用いて、ゲート絶縁膜１０４及び第１の半導体膜１０５をそれぞれ成膜すると、成膜材料が分解されることにより形成されたイオンやラジカルが、電界の影響を受け異方的に加速されるために、イオンやラジカルが到達した場所により、成膜された膜の厚さが変化する可能性がある。次いで第２の半導体膜１０６を成膜する。

ゲート絶縁膜１０４は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜等の無機絶縁膜を用いて形成すればよく、凹部１１０を有するゲート電極１０３を覆って形成される。

ここで、酸化窒化珪素膜とは、その組成において、窒素よりも酸素の含有量が多い膜を示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成において、酸素よりも窒素の含有量が多い膜を示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：ＲｕｔｈｅｒｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇＳｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：ＨｙｄｒｏｇｅｎＦｏｒｗａｒｄＳｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。

第１の半導体膜１０５は、シリコン、ゲルマニウム、シリコンゲルマニウム等を用いた真性半導体膜、あるいは、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素が少量含まれた半導体膜であればよい。また第１の半導体膜１０５は、非晶質半導体膜、微結晶半導体膜、多結晶半導体膜、あるいは、単結晶半導体膜などの半導体膜を用いればよい。

ここでいう真性半導体膜とは、半導体膜に含まれるｐ型もしくはｎ型を付与する不純物が１×１０^２０ｃｍ^−３以下の濃度であり、酸素及び窒素が９×１０^１９ｃｍ^−３以下の濃度であり、暗伝導度に対して光伝導度が１０００倍以上である半導体層を指す。この真性半導体膜には、リン（Ｐ）あるいはホウ素（Ｂ）が１０〜１０００ｐｐｍ添加されていてもよい。また本明細書では、真性半導体膜をｉ型半導体膜とも呼ぶ。

また第２の半導体膜１０６は、ｎ型あるいはｐ型を付与する不純物元素を有する半導体膜であればよい。ｎ型を付与する不純物元素であれば、リン（Ｐ）やヒ素（Ａｓ）を用いればよく、ｐ型を付与する不純物元素であれば、ホウ素（Ｂ）を用いればよい。

また第２の半導体膜１０６は、シリコン、ゲルマニウム、シリコンゲルマニウム等を用いた半導体膜であればよい。また第２の半導体膜１０６は、非晶質半導体膜あるいは微結晶半導体膜を用いればよい。

ここで、微結晶半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非単結晶半導体とが混在している。

微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ^−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ^−１とアモルファスシリコンを示す４８０ｃｍ^−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。

第２の半導体膜１０６上に、第２の導電膜１０９を、例えばスパッタ法で形成する（図９（Ａ）参照）。第２の導電膜１０９は、金（Ａｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、マグネシウム（Ｍｇ）モリブデン（Ｍｏ）、等の金属、及びそれらを含む合金を用いることができる。またこれらの材料を複数積層した積層膜でもよい。

次いで、第１の半導体膜１０５、第２の半導体膜１０６、第２の導電膜１０９をエッチングする（図９（Ｂ）参照）。このときのゲート電極１０３の凹部１１０及びその上部を図２（Ｂ）に示す。

ゲート電極１０３の凹部１１０及びその上部に配置される、成膜したゲート絶縁膜１０４、第１の半導体膜１０５、第２の半導体膜１０６は、基板１０１に対して平行な面においては膜厚が厚く、ゲート電極１０３の凹部１１０の側面においては膜厚が薄い。

すなわち、図２（Ａ）で示した上面領域１２３及び凹部１１０の底面領域１２１上での、ゲート絶縁膜１０４、第１の半導体膜１０５、第２の半導体膜１０６のそれぞれの膜厚よりも、凹部１１０の側面領域１２２上の、ゲート絶縁膜１０４、第１の半導体膜１０５、第２の半導体膜１０６それぞれの膜厚の方が薄い。

次いで、ゲート電極１０３の凹部１１０上方の、第２の半導体膜１０６及び第２の導電膜１０９をエッチングする（図１０参照）。第２の導電膜１０９は、分断されてソース電極またはドレイン電極の一方である電極１１１ａ、ソース電極またはドレイン電極の他方である電極１１１ｂとなる。また第２の導電膜１０９も分断されて、ソース領域またはドレイン領域の一方である領域１０８ａ、ソース領域またはドレイン領域の他方である領域１０８ｂとなる。

図１０に示すように、第２の半導体膜１０６及び第２の導電膜１０９をエッチングの際に、第１の半導体膜１０５の上部を除去すると、オフ電流が高くなってしまうのを防ぐことができる。

図１０のゲート電極１０３の凹部１１０及びその上部を図２（Ｃ）に示す。チャネル形成領域１１２は、第１の半導体膜１０５中の、凹部１１０と重なる領域に形成される。より詳細には、第１の半導体膜１０５中の、領域１０８ａ及び領域１０８ｂの近傍の領域、並びにその間の領域に、チャネル形成領域１１２が形成される。

本実施の形態のＴＦＴのキャリアの動きを以下に説明する。まずソース領域及びドレイン領域に電圧がかかった状態でゲート電極１０３に電圧（ゲート電圧）がかかると、ゲート電圧がしきい値を超える前までは、ゲート絶縁膜１０４の膜厚の薄い側面領域１２５にキャリアが蓄積される。さらにゲート電圧をかけ、ゲート電圧がしきい値を超えると、チャネル形成領域１１２にキャリアが流れるようになる。

ここで、本実施の形態のＴＦＴと従来の逆スタガ型ＴＦＴにおける、オン電流及び電界効果移動度を、計算によって比較した結果を、図３（Ａ）〜図３（Ｂ）、図４、図５、図６、図７（Ａ）〜図７（Ｂ）を用いて説明する。

まず計算結果に用いたＴＦＴの基本構造を図３（Ａ）に示し、また領域２１５周辺の拡大図を図３（Ｂ）とする。図３（Ａ）に示すＴＦＴは、基板２０１上に、凹部２１０を有するゲート電極２０３、ゲート絶縁膜２０４、チャネル形成領域を有する第１の半導体膜２０５、ソース領域またはドレイン領域の一方である領域２０８ａ、ソース領域またはドレイン領域の他方である領域２０８ｂ、ソース電極またはドレイン電極の一方である電極２１１ａ、ソース電極またはドレイン電極の他方である電極２１１ｂを有している。また凹部２１０側面上の、ゲート絶縁膜２０４及び第１の半導体膜２０５が積層された領域を領域２１５とする。

また、ゲート電極２０３の膜厚をＤ１１、凹部２１０の深さをＤ１３、凹部２１０の底面からゲート電極２０３の底面までの厚さをＤ１２、凹部２１０の底面領域上のゲート絶縁膜２０４の膜厚をＤ２２、凹部２１０の底面領域上の第１の半導体膜２０５の膜厚をＤ３２、ゲート電極２０３の凹部２１０以外の上部平坦領域に形成されたゲート絶縁膜２０４の膜厚をＤ２１、ゲート電極２０３の凹部２１０以外の上部平坦領域に形成された第１の半導体膜２０５の膜厚をＤ３１、ゲート電極２０３の凹部２１０以外の上部平坦領域に形成された領域２０８ａ及び領域２０８ｂの膜厚をＤ４１とする。また凹部２１０上の第１の半導体膜２０５の上面領域、すなわちチャネル形成領域、の長さをＬ１とする。また凹部２１０の底面に対する側面の角度を、角度Ａ１とする。

また領域２１５のうち、凹部２１０側面上のゲート絶縁膜２０４の膜厚をＣ２とし、凹部２１０側面上の第１の半導体膜２０５の膜厚をＣ３とし、（ゲート絶縁膜２０４の側面の厚さＣ２及び第１の半導体膜２０５の側面の膜厚Ｃ３）／（ゲート絶縁膜２０４の上部平坦領域の膜厚Ｄ２１及び第１の半導体膜２０５の上部平坦領域の膜厚Ｄ３１）を、本実施の形態では、カバレッジとも呼ぶ。

なお、上記のように定義した膜厚は、必要なければ数値を定義しなくてもよく、便宜的に名前を付けただけの場合もある。

図３（Ａ）及び図３（Ｂ）に示される、計算結果に用いたＴＦＴにおいて、角度Ａ１が４５°のＴＦＴと、図７（Ａ）〜図７（Ｂ）に示される、凹部を設けない逆スタガ型ＴＦＴとの比較を、以下に説明する。

図７（Ａ）及び図７（Ｂ）に示すＴＦＴは、ゲート電極４０３に凹部を有しない逆スタガ型ＴＦＴであり、本実施の形態では、ＮｏｒｍａｌＴｙｐｅＴＦＴや、凹部なしのＴＦＴとして表現される。図７（Ｂ）は図７（Ａ）の拡大図である。このＴＦＴは、基板４０１上に、凹部を有しないゲート電極４０３、ゲート絶縁膜４０４、チャネル形成領域を有する第１の半導体膜４０５、ソース領域またはドレイン領域の一方である領域４０８ａ、ソース領域またはドレイン領域の他方である領域４０８ｂ、ソース電極またはドレイン電極の一方である電極４１１ａ、ソース電極またはドレイン電極の他方である電極４１１ｂを有している。

また、ゲート電極４０３の膜厚をＤ１１、ゲート絶縁膜４０４の膜厚をＤ２２、第１の半導体膜４０５の膜厚をＤ３２、領域４０８ａ及び領域４０８ｂの膜厚をＤ４１とし、それぞれ一定の膜厚を有する。また第１の半導体膜２０５中、領域４０８ａ及び領域４０８ｂがその上に形成されていない領域、すなわちチャネル形成領域、の長さをＬ１とする。

図３（Ａ）及び図３（Ｂ）に示されるＴＦＴの、角度Ａ１が４５°の場合において、Ｄ１３を５０ｎｍ〜４００ｎｍ（０．０５μｍ〜０．４μｍ）、Ｄ２１及びＤ２２を３００ｎｍ、Ｄ３１を１００ｎｍ、Ｄ３２を５０ｎｍ、Ｄ４１を５０ｎｍ、Ｌ１を１μｍｍ〜８μｍとする。また凹部２１０側面上のゲート絶縁膜２０４の膜厚をＣ２とし、領域２１５の第１の半導体膜２０５の膜厚をＣ３とし、（ゲート絶縁膜２０４の側面の厚さＣ２及び第１の半導体膜２０５の側面の膜厚Ｃ３）／（ゲート絶縁膜２０４の上部平坦領域の膜厚Ｄ２１及び第１の半導体膜２０５の上部平坦領域の膜厚Ｄ３１）（カバレッジ）を４０％〜１００％（０．４〜１）とする。

図４は、凹部２１０の深さＤ１３、カバレッジ、オン電流Ｉｏｎとの関係を示す３Ｄグラフである。また図５は、図４のＤ１３が０．４μｍのときの、カバレッジとオン電流Ｉｏｎとの関係を示す２Ｄグラフである。

図４及び図５を見ると、カバレッジが小さければ小さいほどオン電流Ｉｏｎが増加していることが分かる。すなわち、ゲート絶縁膜２０４、並びに、活性層である第１の半導体膜２０５のうち、凹部２１０の側面に形成された膜の膜厚が、薄ければ薄いほど、オン電流Ｉｏｎが増加することが分かる。

また、チャネル形成領域の長さＬ１と移動度（ｍｏｂｉｌｉｔｙ）との関係を、図６に示す。

なお図６においては、Ｄ１３が０．３μｍ、カバレッジが０．４２である図３（Ａ）及び図３（Ｂ）に示すＴＦＴ、並びに、図７（Ａ）及び図７（Ａ）の拡大図である図７（Ｂ）参照）に示すＴＦＴ（「ＮｏｒｍａｌＴｙｐｅＴＦＴ」あるいは「凹部なしのＴＦＴ」と呼ぶ）についての移動度（ｍｏｂｉｌｉｔｙ）を比較した。

図６では、図３（Ａ）及び図３（Ｂ）のＴＦＴの移動度（ｍｏｂｉｌｉｔｙ）（「ＭＣ」とする）の方が、図７（Ａ）及び図７（Ｂ）に示す、ＮｏｒｍａｌＴｙｐｅＴＦＴの移動度（ｍｏｂｉｌｉｔｙ）（「ＭＤ」とする）よりも常に大きい。

また図８は、ゲート絶縁膜２０４の側面の厚さＣ２／ゲート絶縁膜２０４の上部平坦領域の膜厚Ｄ２１、第１の半導体膜２０５の側面の膜厚Ｃ３／第１の半導体膜２０５の上部平坦領域の膜厚Ｄ３１、オン電流Ｉｏｎとの関係を示す３Ｄグラフである。

図８に示されるように、ゲート絶縁膜２０４の側面の厚さＣ２／ゲート絶縁膜２０４の上部平坦領域の膜厚Ｄ２１が小さければ小さいほどオン電流Ｉｏｎが増加していることが分かる。すなわちゲート絶縁膜２０４の、凹部２１０の側面に形成された膜の膜厚が、薄ければ薄いほどオン電流Ｉｏｎが増加することが分かる。

また同様に、第１の半導体膜２０５の側面の膜厚Ｃ３／第１の半導体膜２０５の上部平坦領域の膜厚Ｄ３１が小さければ小さいほどオン電流Ｉｏｎが増加していることが分かる。すなわち活性層である第１の半導体膜２０５の、凹部２１０の側面に形成された膜の膜厚が、薄ければ薄いほどオン電流Ｉｏｎが増加することが分かる。

すなわち、ゲート絶縁膜２０４単独、第１の半導体膜２０５単独、あるいは、両方を積層した積層構造において、凹部２１０の側面に形成された膜の膜厚が、薄ければ薄いほどオン電流Ｉｏｎが増加する。

以上から、本実施の形態のＴＦＴは、ゲート絶縁膜１０４の膜厚方向の抵抗の影響を受けにくく、ゲート絶縁膜１０４と活性層である第１の半導体膜２０５が薄い側面部にキャリアが誘起されやすいので、オン電流を向上させることができ、かつ、電界効果移動度を向上させることができることが分かる。

本実施の形態のＴＦＴにおいて、ソース領域及びドレイン領域である領域１０８ａ及び領域１０８ｂが、ｎ型を付与する不純物元素を含んでいる場合は、ｎ型逆スタガ型ＴＦＴとなり、ソース領域及びドレイン領域である領域１０８ａ及び領域１０８ｂが、ｐ型を付与する不純物元素を含んでいる場合は、ｐ型逆スタガ型ＴＦＴとなる。このようなｎ型逆スタガ型ＴＦＴ及びｐ型逆スタガ型ＴＦＴを、さらに相補的に接続して、ＣＭＯＳ回路を作製してもよい。

１０１基板
１０２導電膜
１０３ゲート電極
１０４ゲート絶縁膜
１０５半導体膜
１０６半導体膜
１０８ａ領域
１０８ｂ領域
１０９導電膜
１１０凹部
１１１ａ電極
１１１ｂ電極
１１２チャネル形成領域
１２１底面領域
１２２側面領域
１２３上面領域
１２５側面領域
２０１基板
２０３ゲート電極
２０４ゲート絶縁膜
２０５半導体膜
２０８ａ領域
２０８ｂ領域
２１０凹部
２１１ａ電極
２１１ｂ電極
２１５領域
４０１基板
４０３ゲート電極
４０４ゲート絶縁膜
４０５半導体膜
４０８ａ領域
４０８ｂ領域
４１１ａ電極
４１１ｂ電極

Claims

側面領域及び底面領域を有する凹部と、前記凹部以外の上面領域を有するゲート電極と、
前記ゲート電極を覆って形成される、ゲート絶縁膜と、
前記ゲート絶縁膜上に、チャネル形成領域を有する第１の半導体膜と、
前記第１の半導体膜上に、ソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に、ソース電極及びドレイン電極と、
を有し、
前記凹部の側面領域上に積層された前記ゲート絶縁膜及び前記第１の半導体膜の膜厚が、前記ゲート電極の上面領域上に積層された前記ゲート絶縁膜及び前記第１の半導体膜の膜厚よりも薄く、
前記凹部の側面領域は、前記凹部の底面領域に対して斜めに存在することを特徴とする半導体装置。
側面領域及び底面領域を有する凹部と、前記凹部以外の上面領域を有するゲート電極と、
前記ゲート電極を覆って形成される、ゲート絶縁膜と、
前記ゲート絶縁膜上に、チャネル形成領域を有する第１の半導体膜と、
前記第１の半導体膜上に、ソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に、ソース電極及びドレイン電極と、
を有し、
前記凹部の側面領域上の前記ゲート絶縁膜の膜厚が、前記ゲート電極の上面領域上の前記ゲート絶縁膜の膜厚よりも薄く、
前記凹部の側面領域は、前記凹部の底面領域に対して斜めに存在することを特徴とする半導体装置。
側面領域及び底面領域を有する凹部と、前記凹部以外の上面領域を有するゲート電極と、
前記ゲート電極を覆って形成される、ゲート絶縁膜と、
前記ゲート絶縁膜上に、チャネル形成領域を有する第１の半導体膜と、
前記第１の半導体膜上に、ソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域上に、ソース電極及びドレイン電極と、
を有し、
前記凹部の側面領域上の前記第１の半導体膜の膜厚が、前記ゲート電極の上面領域上の前記第１の半導体膜の膜厚よりも薄く、
前記凹部の側面領域は、前記凹部の底面領域に対して斜めに存在することを特徴とする半導体装置。
請求項１乃至請求項３のいずれか１項において、
前記ソース領域及びドレイン領域は、それぞれｎ型あるいはｐ型を付与する不純物元素を有する半導体膜であることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか１項において、
前記ゲート電極は、チタン、モリブデン、クロム、タンタル、タングステン、銅、またはアルミニウムを含むことを特徴とする半導体装置。