JPH04214673A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH04214673A JPH04214673A JP2401864A JP40186490A JPH04214673A JP H04214673 A JPH04214673 A JP H04214673A JP 2401864 A JP2401864 A JP 2401864A JP 40186490 A JP40186490 A JP 40186490A JP H04214673 A JPH04214673 A JP H04214673A
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Links
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Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に関し、特に、液晶表示装置の絵素駆動用ト
ランジスタ及びドライバ回路用トランジスタ、並びにス
タティックラム（ＳＲＡＭ）に於けるメモリセルの負荷
素子等に適した薄膜トランジスタ及びその製造方法に関
する。
の製造方法に関し、特に、液晶表示装置の絵素駆動用ト
ランジスタ及びドライバ回路用トランジスタ、並びにス
タティックラム（ＳＲＡＭ）に於けるメモリセルの負荷
素子等に適した薄膜トランジスタ及びその製造方法に関
する。
【０００２】
【従来の技術】図２（ａ）〜（ｄ）を参照して、従来の
薄膜トランジスタ及びその製造方法を説明する。
薄膜トランジスタ及びその製造方法を説明する。
【０００３】まず、図２（ａ）に示されるように、絶縁
基板２１上にゲート電極材料が形成された後、ゲート電
極材料はパターニングされ、ゲート電極２２が形成され
る。ゲート電極材料としては、多結晶シリコン、アルミ
ニウム、高融点金属、又は高融点金属シリサイドが用い
られる。ゲート電極材料の堆積方法としては、ＣＶＤ法
又はスパッタ法等の薄膜堆積法が用いられる。
基板２１上にゲート電極材料が形成された後、ゲート電
極材料はパターニングされ、ゲート電極２２が形成され
る。ゲート電極材料としては、多結晶シリコン、アルミ
ニウム、高融点金属、又は高融点金属シリサイドが用い
られる。ゲート電極材料の堆積方法としては、ＣＶＤ法
又はスパッタ法等の薄膜堆積法が用いられる。
【０００４】ゲート絶縁膜２３が、ゲート電極２２を覆
うようにして基板２１上に堆積された後、ゲート絶縁膜
２３上に、チャネル層２４が形成される（図２（ｂ））
。
うようにして基板２１上に堆積された後、ゲート絶縁膜
２３上に、チャネル層２４が形成される（図２（ｂ））
。
【０００５】チャネル層２４の材料としては、通常シリ
コンが用いられる。また、その堆積方法としては、ＣＶ
Ｄ法が用いられる。
コンが用いられる。また、その堆積方法としては、ＣＶ
Ｄ法が用いられる。
【０００６】不純物を含んだシリコン層の堆積により、
チャネル層の所定領域上ににソース２５及びドレイン２
６が形成されたあと、不純物活性化のためのアニールが
行われる（図２（ｃ））。
チャネル層の所定領域上ににソース２５及びドレイン２
６が形成されたあと、不純物活性化のためのアニールが
行われる（図２（ｃ））。
【０００７】このあと、配線２７がソース２５及びドレ
イン２６とコンタクトするようにして形成され、図２（
ｄ）に示される構造を有する薄膜トランジスタが形成さ
れる。
イン２６とコンタクトするようにして形成され、図２（
ｄ）に示される構造を有する薄膜トランジスタが形成さ
れる。
【０００８】従来技術によれば、ソース２５とドレイン
２６と間の距離（ソース−ドレイン間距離）を縮小する
ことにより、上記薄膜トランジスタの小型化が図られて
いる。
２６と間の距離（ソース−ドレイン間距離）を縮小する
ことにより、上記薄膜トランジスタの小型化が図られて
いる。
【０００９】現在、ＳＲＡＭのＴＦＴでは、ソース−ド
レイン間距離は、１．５μｍ程度にまで、縮小されてい
る。
レイン間距離は、１．５μｍ程度にまで、縮小されてい
る。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタに於いて、これ以上、ソース−ドレイ
ン間距離を縮小することは困難である。これは、ソース
−ドレイン間距離を縮小すると、短チャネル効果による
反転閾値電圧の変化、ソース−ドレイン間リーク電流の
増加、及びソース−ドレイン間の耐圧劣化といった問題
が生じるためである。
薄膜トランジスタに於いて、これ以上、ソース−ドレイ
ン間距離を縮小することは困難である。これは、ソース
−ドレイン間距離を縮小すると、短チャネル効果による
反転閾値電圧の変化、ソース−ドレイン間リーク電流の
増加、及びソース−ドレイン間の耐圧劣化といった問題
が生じるためである。
【００１１】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ソース−ド
レイン間距離を縮小しても、短チャネル効果による反転
閾値電圧の変化、ソースドレイン間リーク電流の増加、
及びソースドレイン間の耐圧劣化といった問題が生じな
い、小型化に適した薄膜トランジスタ及びその製造方法
を提供することにある。
れたものであり、その目的とするところは、ソース−ド
レイン間距離を縮小しても、短チャネル効果による反転
閾値電圧の変化、ソースドレイン間リーク電流の増加、
及びソースドレイン間の耐圧劣化といった問題が生じな
い、小型化に適した薄膜トランジスタ及びその製造方法
を提供することにある。
【００１２】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板と、該基板上に形成されたゲート電極と、該
ゲート電極上に形成されたゲート絶縁膜と、該ゲート絶
縁膜上に形成されたチャネル層とを備えた薄膜トランジ
スタであって、該ゲート電極の表面に凹凸を有すること
により、そのことにより上記目的が達成される。
タは、基板と、該基板上に形成されたゲート電極と、該
ゲート電極上に形成されたゲート絶縁膜と、該ゲート絶
縁膜上に形成されたチャネル層とを備えた薄膜トランジ
スタであって、該ゲート電極の表面に凹凸を有すること
により、そのことにより上記目的が達成される。
【００１３】本発明の製造方法は、表面に凹凸を有する
導電層を基板上に形成する工程と、該導電層をパターニ
ングすることにより、表面に凹凸を有するゲート電極を
該基板上に形成する工程と、該ゲート電極上にゲート絶
縁膜を形成する工程と、該ゲート絶縁膜上にチャネル層
を形成する工程とを包含しており、そのことにより上記
目的が達成される。
導電層を基板上に形成する工程と、該導電層をパターニ
ングすることにより、表面に凹凸を有するゲート電極を
該基板上に形成する工程と、該ゲート電極上にゲート絶
縁膜を形成する工程と、該ゲート絶縁膜上にチャネル層
を形成する工程とを包含しており、そのことにより上記
目的が達成される。
【００１４】また、前記表面に凹凸を有する導電層を前
記基板上に形成する前記工程は、非晶質領域と結晶領域
とが混在する層を該基板上に堆積する工程を包含してい
ることが好ましい。
記基板上に形成する前記工程は、非晶質領域と結晶領域
とが混在する層を該基板上に堆積する工程を包含してい
ることが好ましい。
【００１５】
【実施例】図１（ｅ）は、本実施例の薄膜トランジスタ
の断面を示している。図１（ｅ）に示されるように、本
実施例の薄膜トランジスタは、絶縁基板（以下、基板と
称する）１と、基板１上に形成されたゲート電極２と、
ゲート電極２を覆うように基板１上に形成されたゲート
絶縁膜３と、ゲート絶縁膜３上に形成されたチャネル層
４とを備えている。
の断面を示している。図１（ｅ）に示されるように、本
実施例の薄膜トランジスタは、絶縁基板（以下、基板と
称する）１と、基板１上に形成されたゲート電極２と、
ゲート電極２を覆うように基板１上に形成されたゲート
絶縁膜３と、ゲート絶縁膜３上に形成されたチャネル層
４とを備えている。
【００１６】本実施例の基板１は、石英基板である。し
かし、基板１は、絶縁性を有する石英以外の材料からな
る基板であってもよい。また、基板１は、絶縁性を有し
ない基板、例えば、半導体基板であってもよい。ただし
、この場合、基板１とゲート電極２との間に絶縁層を介
在させることが好ましい。
かし、基板１は、絶縁性を有する石英以外の材料からな
る基板であってもよい。また、基板１は、絶縁性を有し
ない基板、例えば、半導体基板であってもよい。ただし
、この場合、基板１とゲート電極２との間に絶縁層を介
在させることが好ましい。
【００１７】本実施例のゲート電極２の材料は、不純物
のドープされたシリコンである。しかし、ゲート電極２
の材料は、シリコン以外の導電性材料であってもよい。
のドープされたシリコンである。しかし、ゲート電極２
の材料は、シリコン以外の導電性材料であってもよい。
【００１８】本実施例のゲート絶縁膜３の材料は、酸化
シリコンである。しかし、ゲート絶縁膜３の材料は、酸
化シリコン以外の絶縁性材料であってもよい。本実施例
のチャネル層４の材料は、シリコンである。しかし、チ
ャネル層４の材料は、シリコン以外の半導体材料であっ
てもよい。また、チャネル層４の結晶性は、非晶質、多
結晶及び単結晶の何れであってもよい。一般に、絶縁性
基板または絶縁層上に、単結晶半導体層を形成するのは
必ずしも容易ではないが、そのような単結晶半導体層を
チャネル層４として用いれば、ソース−ドレイン間リー
クの少ないトランジスタ特性が実現される。
シリコンである。しかし、ゲート絶縁膜３の材料は、酸
化シリコン以外の絶縁性材料であってもよい。本実施例
のチャネル層４の材料は、シリコンである。しかし、チ
ャネル層４の材料は、シリコン以外の半導体材料であっ
てもよい。また、チャネル層４の結晶性は、非晶質、多
結晶及び単結晶の何れであってもよい。一般に、絶縁性
基板または絶縁層上に、単結晶半導体層を形成するのは
必ずしも容易ではないが、そのような単結晶半導体層を
チャネル層４として用いれば、ソース−ドレイン間リー
クの少ないトランジスタ特性が実現される。
【００１９】上記薄膜トランジスタは、更に、チャネル
層４上に形成されたソース５及びドレイン６と、これら
に接続されたＡｌ配線７とを有している。
層４上に形成されたソース５及びドレイン６と、これら
に接続されたＡｌ配線７とを有している。
【００２０】本実施例の薄膜トランジスタのゲート電極
２の表面には、ゲート電極２の厚さ程度の高低断差を有
する凹凸が形成されている。本実施例に於いては、ゲー
ト電極２の厚さが５００ｎｍの場合、凹凸の高低断差は
約５００ｎｍに達している。ゲート電極２の表面の凹凸
のため、ゲート電極２上に形成されたゲート絶縁膜３と
、ゲート絶縁膜３上に形成されたチャネル層４とは、ゲ
ート電極２の表面の凹凸に応じた凹凸を有している。
２の表面には、ゲート電極２の厚さ程度の高低断差を有
する凹凸が形成されている。本実施例に於いては、ゲー
ト電極２の厚さが５００ｎｍの場合、凹凸の高低断差は
約５００ｎｍに達している。ゲート電極２の表面の凹凸
のため、ゲート電極２上に形成されたゲート絶縁膜３と
、ゲート絶縁膜３上に形成されたチャネル層４とは、ゲ
ート電極２の表面の凹凸に応じた凹凸を有している。
【００２１】このように、本実施例の薄膜トランジスタ
に於いては、ゲート電極２の厚さ程度の高低断差を有す
る凹凸が、チャネル層４に形成されている。このため、
チャネル層４が基板１上で占める面積に比較して、チャ
ネル層４の表面（チャネル層４とゲート絶縁膜３との界
面）の面積が拡大している。
に於いては、ゲート電極２の厚さ程度の高低断差を有す
る凹凸が、チャネル層４に形成されている。このため、
チャネル層４が基板１上で占める面積に比較して、チャ
ネル層４の表面（チャネル層４とゲート絶縁膜３との界
面）の面積が拡大している。
【００２２】この結果、ソース５とドレイン６間のチャ
ネルの実効的な距離（実効的なチャネル長）を従来の薄
膜トランジスタのそれと等しい長さに維持しながら、ソ
ース５とドレイン６との間の距離を、約３割程度縮小す
ることができた。このようにソース−ドレイン間距離を
縮小できるのは、本実施例の薄膜トランジスタの実効的
なチャネル長が、同じサイズの従来の薄膜トランジスタ
のチャネル長に比較して、約１．５程度の長さに増加す
るためである。
ネルの実効的な距離（実効的なチャネル長）を従来の薄
膜トランジスタのそれと等しい長さに維持しながら、ソ
ース５とドレイン６との間の距離を、約３割程度縮小す
ることができた。このようにソース−ドレイン間距離を
縮小できるのは、本実施例の薄膜トランジスタの実効的
なチャネル長が、同じサイズの従来の薄膜トランジスタ
のチャネル長に比較して、約１．５程度の長さに増加す
るためである。
【００２３】ゲート電極２の表面の凹凸は、その高低断
差が大きいほど、上述の実効的なチャネル長が増加する
ので、薄膜トランジスタの小型化には好ましい。実用的
には、上記凹凸の高低断差が２００ｎｍ以上であること
が好ましい。
差が大きいほど、上述の実効的なチャネル長が増加する
ので、薄膜トランジスタの小型化には好ましい。実用的
には、上記凹凸の高低断差が２００ｎｍ以上であること
が好ましい。
【００２４】なお、ここにいう高低断差とは、表面の凹
凸の山と谷との高低断差（図１（ｂ）に於けるΔ）で定
義される量である。
凸の山と谷との高低断差（図１（ｂ）に於けるΔ）で定
義される量である。
【００２５】上述のように本実施例によれば、ソース−
ドレイン間距離を縮小することにより薄膜トランジスタ
を小型化しても、実効的なチャネル長は縮小しないか又
は縮小の程度が軽減するため、短チャネル効果による反
転閾値電圧の変化、ソースドレイン間リーク電流の増加
、及びソースドレイン間の耐圧劣化といった問題は生じ
ない。従って、本実施例の薄膜トランジスタの構成は、
小型化に適したものであるといえる。
ドレイン間距離を縮小することにより薄膜トランジスタ
を小型化しても、実効的なチャネル長は縮小しないか又
は縮小の程度が軽減するため、短チャネル効果による反
転閾値電圧の変化、ソースドレイン間リーク電流の増加
、及びソースドレイン間の耐圧劣化といった問題は生じ
ない。従って、本実施例の薄膜トランジスタの構成は、
小型化に適したものであるといえる。
【００２６】以下に、図１（ａ）〜（ｅ）を参照しなが
ら、図１（ｅ）に示される薄膜トランジスタの製造方法
を説明する。
ら、図１（ｅ）に示される薄膜トランジスタの製造方法
を説明する。
【００２７】まず、ゲート電極材料を基板１上に堆積す
ることにより、ゲート電極材料からなる層（導電層）を
基板１上に形成した後、その層をゲート電極２の形状に
パターニングした（図１（ａ））。なお、本明細書に於
いて、「導電層」は半導体層を含むものとする。本実施
例では、シリコンをゲート電極材料として、ＣＶＤ法に
より堆積した。基板温度は５７０℃とし、堆積ガスとし
てＳｉＨ４（流量、１００ｓｃｃｍ）とＮ２（流量、４
００ｓｃｃｍ）との混合ガスを用い、その圧力を０．３
Ｔｏｒｒとする条件で、シリコンの堆積を行った。堆積
したシリコン層の厚さは、５００ｎｍであった。堆積レ
ートは、１０ｎｍ／ｍｉｎであった。
ることにより、ゲート電極材料からなる層（導電層）を
基板１上に形成した後、その層をゲート電極２の形状に
パターニングした（図１（ａ））。なお、本明細書に於
いて、「導電層」は半導体層を含むものとする。本実施
例では、シリコンをゲート電極材料として、ＣＶＤ法に
より堆積した。基板温度は５７０℃とし、堆積ガスとし
てＳｉＨ４（流量、１００ｓｃｃｍ）とＮ２（流量、４
００ｓｃｃｍ）との混合ガスを用い、その圧力を０．３
Ｔｏｒｒとする条件で、シリコンの堆積を行った。堆積
したシリコン層の厚さは、５００ｎｍであった。堆積レ
ートは、１０ｎｍ／ｍｉｎであった。
【００２８】本実施例では、シリコン層の堆積温度を５
７０℃としたため、堆積されたシリコン層は、結晶領域
（結晶粒）と非晶質領域とが混在する層となった。この
ため、シリコン層の表面には、１００ｎｍ程度の高低断
差を有する凹凸が形成された（図１（ａ））。
７０℃としたため、堆積されたシリコン層は、結晶領域
（結晶粒）と非晶質領域とが混在する層となった。この
ため、シリコン層の表面には、１００ｎｍ程度の高低断
差を有する凹凸が形成された（図１（ａ））。
【００２９】この凹凸の大きさは、シリコン層を堆積す
る条件を変更することにより調整される。例えば、堆積
温度を５５０℃〜６００℃程度の範囲内とすれば、凹凸
の高低断差は、層厚の約２０％から約３０％程度になる
。ただし、堆積温度が５５０℃程度以下では、シリコン
層は非晶質層となるため、表面の凹凸の大きさは、５５
０℃〜６００℃の範囲内の温度で堆積した場合に比べて
縮小してしまう。一方、堆積温度が６００℃程度以上で
は、シリコン層は完全な多結晶層となるため、表面の凹
凸の大きさは、５５０℃〜６００℃の範囲内の温度で堆
積した場合に比べて縮小してしまう。
る条件を変更することにより調整される。例えば、堆積
温度を５５０℃〜６００℃程度の範囲内とすれば、凹凸
の高低断差は、層厚の約２０％から約３０％程度になる
。ただし、堆積温度が５５０℃程度以下では、シリコン
層は非晶質層となるため、表面の凹凸の大きさは、５５
０℃〜６００℃の範囲内の温度で堆積した場合に比べて
縮小してしまう。一方、堆積温度が６００℃程度以上で
は、シリコン層は完全な多結晶層となるため、表面の凹
凸の大きさは、５５０℃〜６００℃の範囲内の温度で堆
積した場合に比べて縮小してしまう。
【００３０】以上のことから、シリコン層を堆積する温
度としては、５５０℃〜６００℃の範囲内の温度が好ま
しい。
度としては、５５０℃〜６００℃の範囲内の温度が好ま
しい。
【００３１】シリコン以外のゲート電極材料を使用する
場合も、堆積温度を調整することにより、表面に大きな
凹凸を有する層を形成することができる。ただし、その
場合の堆積温度としては、堆積された層中に、結晶領域
（結晶粒）と非晶質領域とが混在する温度が好ましい。
場合も、堆積温度を調整することにより、表面に大きな
凹凸を有する層を形成することができる。ただし、その
場合の堆積温度としては、堆積された層中に、結晶領域
（結晶粒）と非晶質領域とが混在する温度が好ましい。
【００３２】シリコン層の堆積後（ゲート電極２のパタ
ーニング後）、ＰＯＣｌ３熱拡散法により、シリコン層
にリン（Ｐ）が拡散された。この拡散工程は、８５０℃
で行われ、シリコン層のＰ濃度は、１０２０〜１０２１
／ｃｍ３となった。
ーニング後）、ＰＯＣｌ３熱拡散法により、シリコン層
にリン（Ｐ）が拡散された。この拡散工程は、８５０℃
で行われ、シリコン層のＰ濃度は、１０２０〜１０２１
／ｃｍ３となった。
【００３３】この拡散工程により、シリコン層中で、結
晶粒の成長が進行し、シリコン層表面の凹凸は更に大き
くなった（図１（ｂ））。具体的には、５００ｎｍ程度
の高低断差を有する凹凸がシリコン層の表面に形成され
た。この拡散工程の代わりに、Ｐのイオン注入工程とア
ニール工程とを行っても、シリコン層表面の凹凸は大き
くなる。
晶粒の成長が進行し、シリコン層表面の凹凸は更に大き
くなった（図１（ｂ））。具体的には、５００ｎｍ程度
の高低断差を有する凹凸がシリコン層の表面に形成され
た。この拡散工程の代わりに、Ｐのイオン注入工程とア
ニール工程とを行っても、シリコン層表面の凹凸は大き
くなる。
【００３４】このように、非晶質と結晶質の混在する層
を堆積した後、その層に不純物を導入し、又は導入しな
がら、その層に熱処理を施せば、その層中の結晶粒を更
に成長させることができるので、実効的なチャネル長の
増加量を大きくすることができる。
を堆積した後、その層に不純物を導入し、又は導入しな
がら、その層に熱処理を施せば、その層中の結晶粒を更
に成長させることができるので、実効的なチャネル長の
増加量を大きくすることができる。
【００３５】本実施例では、拡散工程前にゲート電極材
料をゲート電極２の形状にパターニングしたが、拡散工
程後に上記パターニングを行ってもよい。
料をゲート電極２の形状にパターニングしたが、拡散工
程後に上記パターニングを行ってもよい。
【００３６】ゲート電極２を覆うようにして、ゲート絶
縁膜３が基板１上に堆積され、その後、ゲート絶縁膜３
上に、チャネル層４が形成された（図１（ｃ））。チャ
ネル層４は、その下地であるゲート電極２の表面の凹凸
を反映した凹凸を有する。
縁膜３が基板１上に堆積され、その後、ゲート絶縁膜３
上に、チャネル層４が形成された（図１（ｃ））。チャ
ネル層４は、その下地であるゲート電極２の表面の凹凸
を反映した凹凸を有する。
【００３７】不純物（ドーパント）を含んだシリコン層
の堆積及びパターニング工程により、チャネル層４の所
定領域上にソース５及びドレイン６が形成された（図１
（ｄ））。このあと、不純物活性化のためのアニールが
行われた。
の堆積及びパターニング工程により、チャネル層４の所
定領域上にソース５及びドレイン６が形成された（図１
（ｄ））。このあと、不純物活性化のためのアニールが
行われた。
【００３８】次に、Ａｌ配線７がソース５及びドレイン
６とコンタクトするようにして形成され、図１（ｅ）に
示される薄膜トランジスタが作製された。
６とコンタクトするようにして形成され、図１（ｅ）に
示される薄膜トランジスタが作製された。
【００３９】このように、本実施例の方法によれば、表
面に凹凸を有するゲート電極２を容易に形成することが
できた。このため、ゲート電極２上のチャネル層４の表
面積を増加させることができ、それにより、小型化して
も短チャネル効果による反転閾値電圧の変化、ソースド
レイン間リーク電流の増加、及びソースドレイン間の耐
圧劣化といった問題が生じない薄膜トランジスタを作製
することができた。
面に凹凸を有するゲート電極２を容易に形成することが
できた。このため、ゲート電極２上のチャネル層４の表
面積を増加させることができ、それにより、小型化して
も短チャネル効果による反転閾値電圧の変化、ソースド
レイン間リーク電流の増加、及びソースドレイン間の耐
圧劣化といった問題が生じない薄膜トランジスタを作製
することができた。
【００４０】この製造方法は、液晶表示装置の絵素駆動
用トランジスタ及びドライバ回路用トランジスタ、並び
にスタティックラム（ＳＲＡＭ）に於けるメモリセルの
負荷素子用トランジスタ等を形成する方法として好まし
い。
用トランジスタ及びドライバ回路用トランジスタ、並び
にスタティックラム（ＳＲＡＭ）に於けるメモリセルの
負荷素子用トランジスタ等を形成する方法として好まし
い。
【００４１】
【発明の効果】このように本発明によれば、短チャネル
効果による反転閾値電圧の変化、ソースドレイン間リー
ク電流の増加、及びソースドレイン間の耐圧劣化という
問題が生じない、小型化に適した薄膜トランジスタ及び
その製造方法が提供される。
効果による反転閾値電圧の変化、ソースドレイン間リー
ク電流の増加、及びソースドレイン間の耐圧劣化という
問題が生じない、小型化に適した薄膜トランジスタ及び
その製造方法が提供される。
【図１】本発明の実施例を示す工程断面図である。
【図２】従来技術を示す工程断面図である。
１ 絶縁性基板
２ ゲート電極
３ ゲート絶縁膜
４ チャネル層
５ ソース
６ ドレイン
７ 配線
Claims (3)
- 【請求項１】基板と、該基板上に形成されたゲート電極
と、該ゲート電極上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜上に形成されたチャネル層とを備えた薄膜ト
ランジスタであって、該ゲート電極の表面に凹凸を有す
る薄膜トランジスタ。 - 【請求項２】表面に凹凸を有する導電層を基板上に形成
する工程と、該導電層をパターニングすることにより、
表面に凹凸を有するゲート電極を該基板上に形成する工
程と、該ゲート電極上に、ゲート絶縁膜を形成する工程
と、該ゲート絶縁膜上に、チャネル層を形成する工程と
、を包含する薄膜トランジスタの製造方法。 - 【請求項３】前記表面に凹凸を有する導電層を前記基板
上に形成する前記工程は、非晶質領域と結晶領域とが混
在する層を該基板上に堆積する工程を包含する請求項２
に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401864A JPH04214673A (ja) | 1990-12-13 | 1990-12-13 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401864A JPH04214673A (ja) | 1990-12-13 | 1990-12-13 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04214673A true JPH04214673A (ja) | 1992-08-05 |
Family
ID=18511686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401864A Withdrawn JPH04214673A (ja) | 1990-12-13 | 1990-12-13 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04214673A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4409366A1 (de) * | 1993-08-09 | 1995-03-09 | Gold Star Electronics | Verfahren zum Herstellen eines Dünnfilmtransistors |
| KR100569262B1 (ko) * | 1998-09-30 | 2006-07-31 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의 제조방법 |
| JP2010177466A (ja) * | 2009-01-29 | 2010-08-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2016187048A (ja) * | 2011-03-04 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1990
- 1990-12-13 JP JP2401864A patent/JPH04214673A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4409366A1 (de) * | 1993-08-09 | 1995-03-09 | Gold Star Electronics | Verfahren zum Herstellen eines Dünnfilmtransistors |
| JPH07153956A (ja) * | 1993-08-09 | 1995-06-16 | Gold Star Electron Co Ltd | 薄膜トランジスタおよびその製造方法 |
| DE4409366C2 (de) * | 1993-08-09 | 2003-03-27 | Lg Semicon Co Ltd | Verfahren zum Herstellen eines Dünnfilmtransistors und Dünnfilmtransistor |
| KR100569262B1 (ko) * | 1998-09-30 | 2006-07-31 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자의 제조방법 |
| JP2010177466A (ja) * | 2009-01-29 | 2010-08-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2016187048A (ja) * | 2011-03-04 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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