JPH0613607A - 多結晶シリコン薄膜トランジスタ - Google Patents
多結晶シリコン薄膜トランジスタInfo
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- JPH0613607A JPH0613607A JP16733792A JP16733792A JPH0613607A JP H0613607 A JPH0613607 A JP H0613607A JP 16733792 A JP16733792 A JP 16733792A JP 16733792 A JP16733792 A JP 16733792A JP H0613607 A JPH0613607 A JP H0613607A
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- Japan
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- polycrystalline silicon
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Abstract
(57)【要約】
【目的】 Ｐｏｌｙ−Ｓｉの活性層とゲート酸化膜との
界面に発生する凹凸を小さく抑えその界面を平坦化し
て、トランジスタ特性のばらつきを抑えた多結晶シリコ
ン薄膜トランジスタを提供する。 【構成】 本発明のＰｏｌｙ−ＳｉＴＦＴは、多結晶シ
リコンを用いた活性層１０３と、その上に活性層１０３
の多結晶シリコンの結晶粒径よりも小さな粒径の多結晶
シリコンを成膜し熱酸化してなるゲート絶縁膜１０１と
を有している。このゲート絶縁膜１０１は、多結晶シリ
コンを用いた活性層１０３の上に成膜された、活性層１
０３の多結晶シリコンの結晶粒径よりも小さな粒径の多
結晶シリコン膜１００を熱酸化してなるものである。
界面に発生する凹凸を小さく抑えその界面を平坦化し
て、トランジスタ特性のばらつきを抑えた多結晶シリコ
ン薄膜トランジスタを提供する。 【構成】 本発明のＰｏｌｙ−ＳｉＴＦＴは、多結晶シ
リコンを用いた活性層１０３と、その上に活性層１０３
の多結晶シリコンの結晶粒径よりも小さな粒径の多結晶
シリコンを成膜し熱酸化してなるゲート絶縁膜１０１と
を有している。このゲート絶縁膜１０１は、多結晶シリ
コンを用いた活性層１０３の上に成膜された、活性層１
０３の多結晶シリコンの結晶粒径よりも小さな粒径の多
結晶シリコン膜１００を熱酸化してなるものである。
Description
【０００１】
【産業上の利用分野】本発明は多結晶シリコンを活性層
に用いた薄膜トランジスタに関する。
に用いた薄膜トランジスタに関する。
【０００２】
【従来の技術】多結晶シリコンを活性層に用いた多結晶
シリコン薄膜トランジスタ（以後Ｐｏｌｙ−ＳｉＴＦＴ
と略称）は、アクティブマトリクス型液晶表示装置の駆
動回路用素子として、あるいはその走査タイミング制御
用のスイッチング素子として用いられている。Ｐｏｌｙ
−ＳｉＴＦＴはアモルファスＳｉＴＦＴと比較して高移
動度を有することから、小型で高精細化が要求されるプ
ロジェクションＴＶやビデオカメラのビューファインダ
用の液晶パネルなどに好適なものとして、その適用が期
待されている。
シリコン薄膜トランジスタ（以後Ｐｏｌｙ−ＳｉＴＦＴ
と略称）は、アクティブマトリクス型液晶表示装置の駆
動回路用素子として、あるいはその走査タイミング制御
用のスイッチング素子として用いられている。Ｐｏｌｙ
−ＳｉＴＦＴはアモルファスＳｉＴＦＴと比較して高移
動度を有することから、小型で高精細化が要求されるプ
ロジェクションＴＶやビデオカメラのビューファインダ
用の液晶パネルなどに好適なものとして、その適用が期
待されている。
【０００３】このようなＰｏｌｙ−ＳｉＴＦＴの特性を
向上させるためには、結晶粒径を大きくし、移動度を高
くしなければならない。これを実現するために、レーザ
によるアニールや、アモルファスＳｉを熱処理して固相
成長させ、Ｐｏｌｙ−Ｓｉを得るなどの方法がとられて
いる。また、その構造は一般にコプラナ型であり、熱酸
化によるゲート絶縁膜形成や、イオン注入によるソー
ス、ドレイン領域の形成を行なっている。
向上させるためには、結晶粒径を大きくし、移動度を高
くしなければならない。これを実現するために、レーザ
によるアニールや、アモルファスＳｉを熱処理して固相
成長させ、Ｐｏｌｙ−Ｓｉを得るなどの方法がとられて
いる。また、その構造は一般にコプラナ型であり、熱酸
化によるゲート絶縁膜形成や、イオン注入によるソー
ス、ドレイン領域の形成を行なっている。
【０００４】
【発明が解決しようとする課題】しかしながら、図４に
示すように、Ｐｏｌｙ−Ｓｉ層４０３の上層４０１を熱
酸化してゲート絶縁膜を得る際、Ｐｏｌｙ−Ｓｉ層４０
３の結晶粒径にはある程度のばらつきがあり、Ｐｏｌｙ
−Ｓｉ結晶の結晶粒界の増速酸化や結晶方位による酸化
速度の違いなどによって、Ｐｏｌｙ−Ｓｉ部分４０２と
その熱酸化された酸化膜部分４０１との界面に結晶粒径
のばらつきに起因した不規則な凹凸が発生する。この凹
凸はＴＦＴの特性に悪影響を与え、同一基板内のＴＦＴ
でもその特性にばらつきが生じるという問題がある。こ
のようなＴＦＴの特性のばらつきを図５に示す。
示すように、Ｐｏｌｙ−Ｓｉ層４０３の上層４０１を熱
酸化してゲート絶縁膜を得る際、Ｐｏｌｙ−Ｓｉ層４０
３の結晶粒径にはある程度のばらつきがあり、Ｐｏｌｙ
−Ｓｉ結晶の結晶粒界の増速酸化や結晶方位による酸化
速度の違いなどによって、Ｐｏｌｙ−Ｓｉ部分４０２と
その熱酸化された酸化膜部分４０１との界面に結晶粒径
のばらつきに起因した不規則な凹凸が発生する。この凹
凸はＴＦＴの特性に悪影響を与え、同一基板内のＴＦＴ
でもその特性にばらつきが生じるという問題がある。こ
のようなＴＦＴの特性のばらつきを図５に示す。
【０００５】このようなＴＦＴの特性のばらつきは、熱
酸化して活性層のＰｏｌｙ−Ｓｉ結晶の粒径が増大する
際に、Ｐｏｌｙ−Ｓｉ層４０３の結晶ごとに粒径が異な
り、またその結晶粒径がＴＦＴ全体のサイズに対して比
較的大きいために発生する。したがって上記のＴＦＴの
特性のばらつきは、熱酸化を施す活性層Ｐｏｌｙ−Ｓｉ
層４０３の粒径が大きくなるほど、またＴＦＴサイズが
小さくなるほど顕著に現れる。
酸化して活性層のＰｏｌｙ−Ｓｉ結晶の粒径が増大する
際に、Ｐｏｌｙ−Ｓｉ層４０３の結晶ごとに粒径が異な
り、またその結晶粒径がＴＦＴ全体のサイズに対して比
較的大きいために発生する。したがって上記のＴＦＴの
特性のばらつきは、熱酸化を施す活性層Ｐｏｌｙ−Ｓｉ
層４０３の粒径が大きくなるほど、またＴＦＴサイズが
小さくなるほど顕著に現れる。
【０００６】本発明は、このような問題を解決するため
に成されたもので、その目的は、Ｐｏｌｙ−Ｓｉの活性
層とゲート酸化膜との界面に発生する凹凸を小さく抑え
その界面を平坦化して、トランジスタ特性のばらつきを
抑えた多結晶シリコン薄膜トランジスタを提供すること
にある。
に成されたもので、その目的は、Ｐｏｌｙ−Ｓｉの活性
層とゲート酸化膜との界面に発生する凹凸を小さく抑え
その界面を平坦化して、トランジスタ特性のばらつきを
抑えた多結晶シリコン薄膜トランジスタを提供すること
にある。
【０００７】
【課題を解決するための手段】本発明の薄膜トランジス
タは、活性層に多結晶シリコンを用いた薄膜トランジス
タにおいて、前記多結晶シリコンを用いた活性層の上
に、前記多結晶シリコンの結晶粒径よりも小さな粒径の
多結晶シリコンを成膜し酸化してなるゲート絶縁膜を具
備することを特徴としている。
タは、活性層に多結晶シリコンを用いた薄膜トランジス
タにおいて、前記多結晶シリコンを用いた活性層の上
に、前記多結晶シリコンの結晶粒径よりも小さな粒径の
多結晶シリコンを成膜し酸化してなるゲート絶縁膜を具
備することを特徴としている。
【０００８】なお、前記のゲート絶縁膜を形成する際の
多結晶シリコンの酸化の方法としては、熱酸化法やプラ
ズマ酸化法などを用いればよい。
多結晶シリコンの酸化の方法としては、熱酸化法やプラ
ズマ酸化法などを用いればよい。
【０００９】また、前記のゲート絶縁膜を形成する小さ
な粒径の多結晶シリコンの粒径は、活性層の多結晶シリ
コンの粒径に比較して、10％以下程度に小さいことが望
ましい。
な粒径の多結晶シリコンの粒径は、活性層の多結晶シリ
コンの粒径に比較して、10％以下程度に小さいことが望
ましい。
【００１０】
【作用】上述のように本発明の薄膜トランジスタは、活
性層の多結晶シリコンの結晶粒径よりも小さな粒径の多
結晶シリコンを成膜し、これを酸化してゲート絶縁膜を
形成しているので、あらかじめ小さな粒径に形成された
多結晶シリコンが酸化してその界面に凹凸が発生して
も、その凹凸は比較的大きな粒径を有する活性層の多結
晶シリコンを酸化した場合に生じる凹凸に比べて小さな
ものとなる。このように粒径を小さなものとすることに
より、それにつれて酸化した多結晶シリコンの界面の凹
凸のばらつきも小さく抑えられることになり、Ｐｏｌｙ
−Ｓｉとその熱酸化された膜部分との界面に発生する凹
凸に起因して発生していたＰｏｌｙ−ＳｉＴＦＴの特性
のばらつきを抑えることができる。
性層の多結晶シリコンの結晶粒径よりも小さな粒径の多
結晶シリコンを成膜し、これを酸化してゲート絶縁膜を
形成しているので、あらかじめ小さな粒径に形成された
多結晶シリコンが酸化してその界面に凹凸が発生して
も、その凹凸は比較的大きな粒径を有する活性層の多結
晶シリコンを酸化した場合に生じる凹凸に比べて小さな
ものとなる。このように粒径を小さなものとすることに
より、それにつれて酸化した多結晶シリコンの界面の凹
凸のばらつきも小さく抑えられることになり、Ｐｏｌｙ
−Ｓｉとその熱酸化された膜部分との界面に発生する凹
凸に起因して発生していたＰｏｌｙ−ＳｉＴＦＴの特性
のばらつきを抑えることができる。
【００１１】
【実施例】本発明のＰｏｌｙ−ＳｉＴＦＴの一実施例
を、図面に基づいて詳細に説明する。
を、図面に基づいて詳細に説明する。
【００１２】図１は、本発明のＰｏｌｙ−ＳｉＴＦＴの
活性層およびゲート絶縁膜の構造を示す一部省略断面図
である。
活性層およびゲート絶縁膜の構造を示す一部省略断面図
である。
【００１３】本発明のＰｏｌｙ−ＳｉＴＦＴは、図１
（ｂ）に示すように、多結晶シリコンを用いた活性層１
０３と、その上に活性層１０３の多結晶シリコンの結晶
粒径よりも小さな粒径の多結晶シリコンを成膜し熱酸化
してなるゲート絶縁膜１０１とを有している。このゲー
ト絶縁膜１０１は、図１（ａ）に示すような多結晶シリ
コンを用いた活性層１０３の上に成膜された、活性層１
０３の多結晶シリコンの結晶粒径よりも小さな粒径の多
結晶シリコン膜１００を熱酸化してなるものである。
（ｂ）に示すように、多結晶シリコンを用いた活性層１
０３と、その上に活性層１０３の多結晶シリコンの結晶
粒径よりも小さな粒径の多結晶シリコンを成膜し熱酸化
してなるゲート絶縁膜１０１とを有している。このゲー
ト絶縁膜１０１は、図１（ａ）に示すような多結晶シリ
コンを用いた活性層１０３の上に成膜された、活性層１
０３の多結晶シリコンの結晶粒径よりも小さな粒径の多
結晶シリコン膜１００を熱酸化してなるものである。
【００１４】活性層１０３は、 1〜 2μｍの結晶粒径の
Ｐｏｌｙ−Ｓｉ結晶からなり、膜厚は1100オングストロ
ームである。
Ｐｏｌｙ−Ｓｉ結晶からなり、膜厚は1100オングストロ
ームである。
【００１５】また、ゲート絶縁膜１０１は、0.05〜 0.1
μｍの結晶粒径のＰｏｌｙ−Ｓｉ結晶を熱酸化した膜厚
800オングストロームの酸化膜と、その下の 1〜 2μｍ
の結晶粒径のＰｏｌｙ−Ｓｉ結晶の界面を 100オングス
トロームだけ酸化した酸化膜とからなる合計 900オング
ストロームの酸化膜である。
μｍの結晶粒径のＰｏｌｙ−Ｓｉ結晶を熱酸化した膜厚
800オングストロームの酸化膜と、その下の 1〜 2μｍ
の結晶粒径のＰｏｌｙ−Ｓｉ結晶の界面を 100オングス
トロームだけ酸化した酸化膜とからなる合計 900オング
ストロームの酸化膜である。
【００１６】このようなゲート絶縁膜１０１と活性層１
０３との界面の凹凸は、平均 5オングストローム程度の
小さな値に抑えられている。
０３との界面の凹凸は、平均 5オングストローム程度の
小さな値に抑えられている。
【００１７】このようにゲート絶縁膜１０１と活性層１
０３との界面の凹凸を小さく抑えた本発明のＰｏｌｙ−
ＳｉＴＦＴのしきい値電圧特性を図２に示す。図２に明
らかなように、本発明のＰｏｌｙ−ＳｉＴＦＴのしきい
値電圧のばらつきが小さく抑えられている。
０３との界面の凹凸を小さく抑えた本発明のＰｏｌｙ−
ＳｉＴＦＴのしきい値電圧特性を図２に示す。図２に明
らかなように、本発明のＰｏｌｙ−ＳｉＴＦＴのしきい
値電圧のばらつきが小さく抑えられている。
【００１８】また、本発明の技術の適用によって、ゲー
ト耐圧が 4ＭＶ／ｃｍから 6ＭＶ／ｃｍへと向上した。
これは本発明の技術が、ゲート耐圧向上の効果をも合わ
せ持つことを示している。
ト耐圧が 4ＭＶ／ｃｍから 6ＭＶ／ｃｍへと向上した。
これは本発明の技術が、ゲート耐圧向上の効果をも合わ
せ持つことを示している。
【００１９】次に、本発明のＰｏｌｙ−ＳｉＴＦＴの製
造方法について説明する。本発明のＰｏｌｙ−ＳｉＴＦ
Ｔは、図３に示すようなｎチャンネルのＭＯＳ−ＴＦＴ
であり、これは以下の要領で製造される。
造方法について説明する。本発明のＰｏｌｙ−ＳｉＴＦ
Ｔは、図３に示すようなｎチャンネルのＭＯＳ−ＴＦＴ
であり、これは以下の要領で製造される。
【００２０】（１）まず絶縁性基板３０１上に減圧ＣＶ
Ｄ装置によって成膜温度 510℃でジシランガスの熱分解
法により膜厚1100オングストロームの非晶質Ｓｉ層を成
膜する。
Ｄ装置によって成膜温度 510℃でジシランガスの熱分解
法により膜厚1100オングストロームの非晶質Ｓｉ層を成
膜する。
【００２１】続いて、同じ減圧ＣＶＤ装置内で 600℃、
25時間のアニールを行ない、固相成長により前記の非晶
質Ｓｉ層の結晶化を行なって、活性層の粒径の比較的大
きなＰｏｌｙ−Ｓｉ層３０３を得る。
25時間のアニールを行ない、固相成長により前記の非晶
質Ｓｉ層の結晶化を行なって、活性層の粒径の比較的大
きなＰｏｌｙ−Ｓｉ層３０３を得る。
【００２２】さらに連続して同じ減圧ＣＶＤ装置内で成
膜温度 600℃で、モノシランガスの熱分解法により膜厚
400オングストロームの比較的小さな粒径のＰｏｌｙ−
Ｓｉ層３０５を成膜する。本発明を成すにあたって行な
った実験では、上記の条件で１層目の固相成長を行なっ
て得た活性層としての粒径の比較的大きなＰｏｌｙ−Ｓ
ｉ層３０３の粒径は 1〜 2μｍ、 2層目の比較的小さな
粒径のＰｏｌｙ−Ｓｉ層３０５では約0.05〜 0.1μｍと
なっている。
膜温度 600℃で、モノシランガスの熱分解法により膜厚
400オングストロームの比較的小さな粒径のＰｏｌｙ−
Ｓｉ層３０５を成膜する。本発明を成すにあたって行な
った実験では、上記の条件で１層目の固相成長を行なっ
て得た活性層としての粒径の比較的大きなＰｏｌｙ−Ｓ
ｉ層３０３の粒径は 1〜 2μｍ、 2層目の比較的小さな
粒径のＰｏｌｙ−Ｓｉ層３０５では約0.05〜 0.1μｍと
なっている。
【００２３】（２）前記のＰｏｌｙ−Ｓｉ層３０３、３
０５を島状にパターニングする。
０５を島状にパターニングする。
【００２４】（３）酸化炉で 900℃の熱酸化を行ない、
Ｐｏｌｙ−Ｓｉ層３０５の全膜厚にわたってと、それに
接するＰｏｌｙ−Ｓｉ層３０３の界面付近を熱酸化し
て、約1000オングストロームの熱酸化膜３０７を形成す
る。この熱酸化膜３０７がゲート絶縁膜となる。熱酸化
が行なわれた部分の膜厚は、 2層目のＰｏｌｙ−Ｓｉ層
全層の 400オングストロームと、 1層目のＰｏｌｙ−Ｓ
ｉ層３０５の界面部分約100オングストロームである。
これらの部分が熱酸化されて体積が増大し、約1000オン
グストロームの熱酸化膜３０７が形成される。
Ｐｏｌｙ−Ｓｉ層３０５の全膜厚にわたってと、それに
接するＰｏｌｙ−Ｓｉ層３０３の界面付近を熱酸化し
て、約1000オングストロームの熱酸化膜３０７を形成す
る。この熱酸化膜３０７がゲート絶縁膜となる。熱酸化
が行なわれた部分の膜厚は、 2層目のＰｏｌｙ−Ｓｉ層
全層の 400オングストロームと、 1層目のＰｏｌｙ−Ｓ
ｉ層３０５の界面部分約100オングストロームである。
これらの部分が熱酸化されて体積が増大し、約1000オン
グストロームの熱酸化膜３０７が形成される。
【００２５】（４）Ｐｏｌｙ−Ｓｉ膜を減圧ＣＶＤ装置
で5000オングストローム成膜しゲート電極の形にパター
ニングしてゲート電極３０９を形成する。そしてイオン
注入装置によってＰイオンをＰｏｌｙ−Ｓｉ層３０３の
ゲート、ソース、ドレイン領域に注入し活性層を完成す
る。
で5000オングストローム成膜しゲート電極の形にパター
ニングしてゲート電極３０９を形成する。そしてイオン
注入装置によってＰイオンをＰｏｌｙ−Ｓｉ層３０３の
ゲート、ソース、ドレイン領域に注入し活性層を完成す
る。
【００２６】（５）減圧ＣＶＤ装置で層間絶縁膜３１１
としてシリコン酸化膜を5000オングストローム成膜し、
コンタクトホール３１３を開口する。
としてシリコン酸化膜を5000オングストローム成膜し、
コンタクトホール３１３を開口する。
【００２７】（６）Ａｌ薄膜を成膜し、これをパターニ
ングして、Ａｌ電極３１５を形成する。そして必要に応
じてパッシベーション等を施してＰｏｌｙ−ＳｉＴＦＴ
を完成する。
ングして、Ａｌ電極３１５を形成する。そして必要に応
じてパッシベーション等を施してＰｏｌｙ−ＳｉＴＦＴ
を完成する。
【００２８】このような製造方法によれば、 1層目のＰ
ｏｌｙ−Ｓｉ層３０３と 2層目のＰｏｌｙ−Ｓｉ層３０
５とを形成する一連の工程を、同一のＣＶＤ装置内で連
続して行なうことにより、 1層目のＰｏｌｙ−Ｓｉ３０
３と 2層目のＰｏｌｙ−Ｓｉ層３０５との界面は、塵埃
が付着することなく清浄な状態に保たれたまま成膜され
るので、塵埃の付着に起因した欠陥の発生を避けること
ができる。
ｏｌｙ−Ｓｉ層３０３と 2層目のＰｏｌｙ−Ｓｉ層３０
５とを形成する一連の工程を、同一のＣＶＤ装置内で連
続して行なうことにより、 1層目のＰｏｌｙ−Ｓｉ３０
３と 2層目のＰｏｌｙ−Ｓｉ層３０５との界面は、塵埃
が付着することなく清浄な状態に保たれたまま成膜され
るので、塵埃の付着に起因した欠陥の発生を避けること
ができる。
【００２９】以上のような製造方法により、凹凸を小さ
く抑えて平坦化された界面を持つ熱酸化膜を製造するこ
とができる。
く抑えて平坦化された界面を持つ熱酸化膜を製造するこ
とができる。
【００３０】なお、前述したように、本実施例において
は、ゲート絶縁膜１０１は0.05〜 0.1μｍの比較的小さ
な結晶粒径のＰｏｌｙ−Ｓｉ層を全膜厚にわたって熱酸
化した膜厚 800オングストロームの酸化膜と、その下の
1〜 2μｍの比較的大きな結晶粒径のＰｏｌｙ−Ｓｉ層
の界面部分をも 100オングストローム酸化した酸化膜と
からなる合計 900オングストロームの酸化膜としている
が、特にコプラナ型ＴＦＴなどでは、活性層としてのＰ
ｏｌｙ−Ｓｉの反転層はゲート絶縁膜直下にできるの
で、このように 2層目のＰｏｌｙ−Ｓｉ層を全膜厚酸化
後、 1層目のＰｏｌｙ−Ｓｉ層も50〜 100オングストロ
ーム程度酸化することが望ましい。
は、ゲート絶縁膜１０１は0.05〜 0.1μｍの比較的小さ
な結晶粒径のＰｏｌｙ−Ｓｉ層を全膜厚にわたって熱酸
化した膜厚 800オングストロームの酸化膜と、その下の
1〜 2μｍの比較的大きな結晶粒径のＰｏｌｙ−Ｓｉ層
の界面部分をも 100オングストローム酸化した酸化膜と
からなる合計 900オングストロームの酸化膜としている
が、特にコプラナ型ＴＦＴなどでは、活性層としてのＰ
ｏｌｙ−Ｓｉの反転層はゲート絶縁膜直下にできるの
で、このように 2層目のＰｏｌｙ−Ｓｉ層を全膜厚酸化
後、 1層目のＰｏｌｙ−Ｓｉ層も50〜 100オングストロ
ーム程度酸化することが望ましい。
【００３１】
【発明の効果】以上、詳細な説明に明示したように、本
発明の薄膜トランジスタは、Ｐｏｌｙ−Ｓｉの活性層と
ゲート酸化膜との界面に発生する凹凸を抑えて界面を平
坦化し、そのような活性層とゲート酸化膜との界面の凹
凸に起因するトランジスタ特性のばらつきを抑えた多結
晶シリコン薄膜トランジスタである。
発明の薄膜トランジスタは、Ｐｏｌｙ−Ｓｉの活性層と
ゲート酸化膜との界面に発生する凹凸を抑えて界面を平
坦化し、そのような活性層とゲート酸化膜との界面の凹
凸に起因するトランジスタ特性のばらつきを抑えた多結
晶シリコン薄膜トランジスタである。
【図１】本発明のＰｏｌｙ−ＳｉＴＦＴの活性層および
ゲート絶縁膜の構造を示す一部省略断面図。
ゲート絶縁膜の構造を示す一部省略断面図。
【図２】本発明のＰｏｌｙ−ＳｉＴＦＴのしきい値電圧
特性を示す図。
特性を示す図。
【図３】本発明のＰｏｌｙ−ＳｉＴＦＴの構造およびそ
の製造方法を示す図。
の製造方法を示す図。
【図４】従来のＰｏｌｙ−ＳｉＴＦＴの活性層およびゲ
ート絶縁膜の構造を示す一部省略断面図。
ート絶縁膜の構造を示す一部省略断面図。
【図５】従来のＰｏｌｙ−ＳｉＴＦＴのしきい値電圧特
性を示す図。
性を示す図。
１００………小粒径の多結晶シリコン膜 １０１………ゲート絶縁膜 １０３………活性層 ３０１………絶縁性基板 ３０３………比較的大きな粒径のＰｏｌｙ−Ｓｉ層 ３０５………比較的小さな粒径のＰｏｌｙ−Ｓｉ層 ３０７………ゲート絶縁膜となる熱酸化膜 ３０９………ゲート電極 ３１１………層間絶縁膜 ３１３………コンタクトホール ３１５………Ａｌ電極
Claims (1)
- 【請求項１】 活性層に多結晶シリコンを用いた薄膜ト
ランジスタにおいて、 前記活性層の上に、前記多結晶
シリコンの結晶粒径よりも小さな粒径の多結晶シリコン
を成膜し酸化してなるゲート絶縁膜を具備することを特
徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16733792A JPH0613607A (ja) | 1992-06-25 | 1992-06-25 | 多結晶シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16733792A JPH0613607A (ja) | 1992-06-25 | 1992-06-25 | 多結晶シリコン薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613607A true JPH0613607A (ja) | 1994-01-21 |
Family
ID=15847868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16733792A Withdrawn JPH0613607A (ja) | 1992-06-25 | 1992-06-25 | 多結晶シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613607A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139334A (ja) * | 1994-11-10 | 1996-05-31 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| US6261971B1 (en) | 1998-05-19 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device by thermal oxidation of amorphous semiconductor film |
| US8158976B2 (en) | 2009-07-24 | 2012-04-17 | Samsung Electronics Co., Ltd. | Thin-film transistor and method of manufacturing the same |
| JP2014203937A (ja) * | 2013-04-04 | 2014-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
-
1992
- 1992-06-25 JP JP16733792A patent/JPH0613607A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139334A (ja) * | 1994-11-10 | 1996-05-31 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| US6261971B1 (en) | 1998-05-19 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device by thermal oxidation of amorphous semiconductor film |
| US6518104B2 (en) | 1998-05-19 | 2003-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device by thermal oxidation of an impurity doped amorphous semiconductor film |
| US8158976B2 (en) | 2009-07-24 | 2012-04-17 | Samsung Electronics Co., Ltd. | Thin-film transistor and method of manufacturing the same |
| JP2014203937A (ja) * | 2013-04-04 | 2014-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
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