JP2014203937A - 半導体装置、及び半導体装置の作製方法 - Google Patents

半導体装置、及び半導体装置の作製方法 Download PDF

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Abstract

【課題】高い駆動電圧で安定して駆動する半導体装置を提供すること。または、高温動作が可能な半導体装置を提供すること。または、信頼性の高い半導体装置を提供すること。
【解決手段】絶縁表面を有する基板上にゲート電極と、ゲート電極上にゲート絶縁層と、ゲート絶縁層上にゲート電極と重なる半導体層と、半導体層と接するソース電極及びドレイン電極と、有する半導体装置とする。また半導体層は、酸化物半導体を含み、またゲート電極は、ｎ型の導電性を付与する不純物を含む多結晶シリコンを含み、またゲート絶縁層は、水素の含有量が１×１０２１ａｔｏｍｓ／ｃｍ３未満である領域を含む。
【選択図】図１

Description

本発明は、半導体装置に関する。本発明は、半導体装置の作製方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、トランジスタなどの半導体素子をはじめ、パワーデバイス、パワーデバイスを有する集積回路、電源回路、又は電力変換回路のほか、電気光学装置、半導体回路、電子機器は、半導体装置に含まれる。
パワーデバイスとして用いられる半導体装置には、シリコンを用いて作製されるパワーデバイスが広く流通している。しかし、シリコンを用いたパワーデバイスの性能は限界に近づいており、さらなる高性能化を実現することが困難となってきている。
また、パワーデバイスにシリコンを用いた場合では、シリコンのバンドギャップが小さいため、高温での動作に限界がある。このため、近年ではバンドギャップの広いＳｉＣやＧａＮを用いたパワーデバイスの開発が進められている。
また、大電力向けのパワーデバイスとして用いられる半導体装置に酸化物半導体を用いることが開示されている（特許文献１、２）。
特開２０１１−９１３８２号公報 特開２０１１−１７２２１７号公報
大電力向けのパワーデバイスに適用されるトランジスタには、高い駆動電圧に対する耐性を確保することが望まれる。
本発明の一態様は、高い駆動電圧で安定して駆動する半導体装置を提供することを課題の一とする。または、高温動作が可能な半導体装置を提供することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、絶縁表面を有する基板上にゲート電極と、ゲート電極上にゲート絶縁層と、ゲート絶縁層上にゲート電極と重なる半導体層と、半導体層と接するソース電極及びドレイン電極と、有する半導体装置である。また半導体層は、酸化物半導体を含む。またゲート電極は、ｎ型の導電性を付与する不純物を含む多結晶シリコンを含む。またゲート絶縁層は、水素の含有量が１×１０２１ａｔｏｍｓ／ｃｍ３未満である領域を含む。
また、上記ゲート絶縁層は、酸化シリコンを含むことが好ましい。
また、上記基板は、シリコン基板、炭化シリコン基板、窒化ガリウム基板、サファイア基板、ＹＳＺ基板、またはＳＯＩ基板のいずれかであることが好ましい。
また、上記半導体層は、第１の酸化物層と、当該第１の酸化物層上に第２の酸化物層と、を有することが好ましい。また第１の酸化物層及び第２の酸化物層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含み、第２の酸化物層は、第１の酸化物層よりも元素Ｍの含有割合が高いことが好ましい。
また、上記半導体層は、結晶部を有することが好ましい。
また、本発明の他の一態様は、絶縁表面を有する基板上にシリコン膜を成膜し、当該シリコン膜の一部をエッチングしてｎ型の導電性を付与する不純物を含むゲート電極を形成する第１の工程と、ゲート電極の上部の一部を熱酸化してゲート絶縁層を形成すると共に、前記ゲート電極を結晶化する第２の工程と、ゲート絶縁層上に酸化物半導体膜を成膜し、当該酸化物半導体膜の一部をエッチングして、半導体層を形成する第３の工程と、ゲート絶縁層上に導電膜を成膜し、当該導電膜の一部をエッチングして、ソース電極及びドレイン電極を形成する第４の工程と、を有する、半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面を有する基板上にシリコン膜を成膜し、当該シリコン膜の一部をエッチングしてｎ型の導電性を付与する不純物を含むゲート電極を形成する第１の工程と、ゲート電極上にアモルファスシリコン膜を成膜し、当該アモルファスシリコン膜を熱酸化してゲート絶縁層を形成すると共に、前記ゲート電極を結晶化する第２の工程と、ゲート絶縁層上に酸化物半導体膜を成膜し、当該酸化物半導体膜の一部をエッチングして、半導体層を形成する第３の工程と、ゲート絶縁層上に導電膜を成膜し、当該導電膜の一部をエッチングして、ソース電極及びドレイン電極を形成する第４の工程と、を有する、半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面を有する基板上にシリコン膜を成膜し、当該シリコン膜の一部をエッチングしてｎ型の導電性を付与する不純物を含むゲート電極を形成する第１の工程と、ゲート電極上に絶縁膜を成膜し、当該絶縁膜に対して８００℃以上１１００℃以下の温度で加熱処理を行ってゲート絶縁層を形成すると共に、前記ゲート電極を結晶化する第２の工程と、ゲート絶縁層上に酸化物半導体膜を成膜し、当該酸化物半導体膜の一部をエッチングして、半導体層を形成する第３の工程と、ゲート絶縁層上に導電膜を成膜し、当該導電膜の一部をエッチングして、ソース電極及びドレイン電極を形成する第４の工程と、を有する、半導体装置の作製方法である。
本発明によれば、高い駆動電圧で安定して駆動する半導体装置を提供できる。または、高温動作が可能な半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。
実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の作製方法を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の作製方法を説明する図。 実施の形態に係る、半導体装置の作製方法を説明する図。 実施の形態に係る、電力変換回路の構成例。 実施の形態に係る、電力変換回路の構成例。 実施の形態に係る、電源回路の構成例。 実施の形態に係る、電源回路の構成例。 実施の形態に係る、バッファ回路の構成例。 実施の形態に係る、電子機器。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成例と、その作製方法例について説明する。以下では、半導体装置の一例としてトランジスタを例に挙げて説明する。
［構成例］
図１に、本実施の形態で例示するトランジスタ１００の構成例を示す。図１（Ａ）は、トランジスタ１００の上面概略図である。また、図１（Ｂ）、（Ｃ）はそれぞれ、図１（Ａ）中の切断線Ａ−Ｂ、Ｃ−Ｄで切断したときの断面概略図である。
トランジスタ１００は、基板１０１上に設けられ、ゲート電極１０２と、ゲート電極１０２上にゲート絶縁層１０３と、ゲート絶縁層１０３上に半導体層１０４と、半導体層１０４とそれぞれ接する第１の電極１０５ａ及び第２の電極１０５ｂと、を有する。
また、基板１０１上には絶縁層１０６が設けられている。また、第１の電極１０５ａ、第２の電極１０５ｂ、及び半導体層１０４上に絶縁層１０７が設けられ、さらに絶縁層１０７上に絶縁層１０８が設けられている。
第１の電極１０５ａは、トランジスタ１００のソース電極として機能する。また第２の電極１０５ｂは、トランジスタ１００のドレイン電極の他方として機能する。
ゲート電極１０２は、ｎ型の導電性が付与されたシリコンを含む。好ましくは、ｎ型の導電性を付与する不純物（ｎ型のドーパントともいう）を含む多結晶シリコンを含む。
ゲート絶縁層１０３は、水素の含有量が極めて低い絶縁材料を含む。好ましくは、水素の含有量が極めて低い酸化シリコンを含む。具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で検出される水素の含有量が、５×１０２１ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０２１ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０２１ａｔｏｍｓ／ｃｍ３未満である領域を含む。
このように極めて水素の含有量が低いゲート絶縁層１０３は、極めて高い温度の加熱処理を行うこと、または極めて高い成膜温度でゲート絶縁層１０３を成膜することなどにより形成することができる。
例えば、成膜ガスとしてシランガスを用いたＰＥＣＶＤ法で成膜して得られた絶縁膜の場合、膜中に多量の水素を含んでいる場合が多い。例えばこのような絶縁膜では、二次イオン質量分析法で検出される水素の含有量は５×１０２１ａｔｏｍｓ／ｃｍ３以上、または１×１０２２ａｔｏｍｓ／ｃｍ３以上であり、本発明の一態様のゲート絶縁層１０３に適用できる絶縁膜はこれよりも極めて水素の含有量が少ない。
本構成例で例示するトランジスタ１００では、ゲート絶縁層１０３として、シリコンを含むゲート電極１０２の上部の一部を熱酸化することにより形成する。したがってゲート絶縁層１０３は極めて水素の含有量が低い酸化シリコンを含む。
半導体層１０４は、シリコンよりもバンドギャップの大きな酸化物半導体を含む。
シリコンよりもバンドギャップの大きな酸化物半導体をチャネルが形成される半導体層１０４に適用することにより、高温であってもトランジスタの電気特性の変動を極めて小さいものとすることができる。したがって、半導体層１０４に酸化物半導体を適用することで、高温で安定した動作が可能なトランジスタを実現できる。
さらに、半導体層１０４にシリコンよりもバンドギャップの大きな酸化物半導体を用いることにより、ホットキャリア劣化に対する耐性が高められ、トランジスタに高いドレイン耐圧を付与することができる。そのため、高い駆動電圧で安定して駆動するトランジスタを実現できる。
ここで、ホットキャリア劣化とは、高速に加速された電子がチャネル中のドレイン近傍でゲート絶縁層中に注入されて固定電荷となることや、ゲート絶縁層界面にトラップ準位を形成することにより、しきい電圧の変動やゲートリーク等のトランジスタ特性の劣化が生じることであり、ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。
シリコンはバンドギャップが狭いため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁層の障壁を越えられるほど高速に加速される電子数が増加する。しかしながら、本実施の形態で示す酸化物半導体は、バンドギャップが広いため、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高い。
このように、トランジスタ１００は高いドレイン耐圧を有すると言える。それゆえ、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスに好適である。
また、ゲート絶縁層１０３の水素の含有量が極めて低いため、トランジスタ１００の作製工程において、ゲート絶縁層１０３と半導体層１０４との界面、及び半導体層１０４中に水素が拡散することを抑制できる。したがって、水素に起因してゲート絶縁層１０３と半導体層１０４との界面、及び半導体層１０４中に形成される欠陥準位密度が十分に低減され、極めて信頼性の高いトランジスタを実現できる。
また、ゲート電極１０２としてシリコンを含む材料を用いることで、ゲート絶縁層１０３を高温プロセスによって形成することが可能である。そのため、極めて高い耐圧を有するゲート絶縁層１０３が実現されている。このようなゲート絶縁層１０３を備えることで、より高い駆動電圧で安定して駆動するトランジスタを実現できる。
以上が、本構成例についての説明である。
［各構成要素について］
以下では、トランジスタ１００の各構成要素について説明する。
〔半導体層〕
半導体層１０４に酸化物半導体を用いる場合、インジウム、ガリウム、亜鉛のうち少なくともひとつを含む酸化物半導体を用いることが好ましい。代表的には、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物などが挙げられる。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いると、オフ状態におけるリーク電流を抑制できるため好ましい。
半導体層１０４は、酸化物半導体膜を単層で用いてもよいし、組成の異なる酸化物半導体膜を積層して用いてもよい。
例えば、酸化物半導体膜を２層積層した構成とし、ゲート電極１０２側に近い酸化物半導体膜に、その伝導帯の下端のエネルギーが上層の酸化物半導体膜よりも低い材料を用いる。または、酸化物半導体膜を３層積層した構成とし、内側に設けられる酸化物半導体膜に、その伝導帯の下端エネルギーが他に比べて低い材料を用いる。このような構成とすることで、伝導帯の下端のエネルギーが最も低い酸化物半導体膜に主としてチャネルが形成される。
酸化物半導体膜にＩｎ−Ｍ−Ｚｎ酸化物を適用した場合、膜中のＭの原子数比に対するＩｎの原子数比の割合が大きいほど、伝導帯の下端のエネルギーを低いものとすることができる。またＺｎの割合が大きいほど、結晶構造の安定性が高まる。また、Ｍの割合が大きいほど、酸化物半導体膜からの酸素の放出を抑制できる。
主としてチャネルが形成され、主な電流経路となる酸化物半導体膜に接して、同じ構成元素を含む酸化物半導体膜を接して設けることで、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。さらに、主としてチャネルが形成される酸化物半導体膜に対して、これに接して設けられる酸化物半導体膜には、Ｍの原子数比が大きく材料を用いると、主としてチャネルが形成される酸化物半導体膜中の酸素欠損を低減することができる。
なお、半導体層１０４に適用することのできる酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。
また、酸化物半導体以外の半導体として、炭化シリコン、窒化ガリウム、またはダイヤモンドなどのシリコンよりもバンドギャップの大きな半導体を用いることもできるが、作製の容易性、電気特性の安定性などの観点から、酸化物半導体を用いることが好ましい。
以下では特に断りのない場合、半導体層１０４に酸化物半導体を適用した場合について説明する。
〔基板〕
基板１０１としては、耐熱性の高い基板を用いることが好ましい。例えば基板１０１として、シリコンなどの単結晶半導体基板、炭化シリコン、窒化ガリウムまたはシリコンゲルマニウムなどの化合物半導体基板、セラミック基板、サファイア基板、ＹＳＺ（イットリア安定化ジルコニア）基板、ＳＯＩ基板などを用いることができる。
〔ゲート電極〕
ゲート電極１０２としては、上述したｎ型の導電性が付与されたシリコンの他、ｐ型のドーパント（ホウ素、アルミニウムなど）を含むシリコンなどを用いることができる。または、ｎ型またはｐ型の導電性が付与されたＳｉＧｅ、ＧａＡｓなどの半導体を用いてもよい。
なお、図１では半導体層１０４よりも基板側にゲート電極１０２を有する構成としたが、図２（Ａ）に示すように、ゲート電極１０２に加え、絶縁層１０７の上面に接して第２のゲート電極１０９を設ける構成としてもよい。または、図２（Ａ）に示すように絶縁層１０８の上面に接して第２のゲート電極１０９を設ける構成としてもよい。このとき、半導体層１０４と第２のゲート電極１０９の間の絶縁層（絶縁層１０７、または絶縁層１０７及び絶縁層１０８）は第２のゲート絶縁層として機能する。
第２のゲート電極１０９としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、第２のゲート電極は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。
また、第２のゲート電極１０９は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
また、第２のゲート電極１０９と第２のゲート絶縁層との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体層１０４より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
〔ゲート絶縁層〕
ゲート絶縁層１０３は、上述のような水素の含有量が極めて低い絶縁材料を用いることができる。
ゲート絶縁層１０３としては、上述のようにゲート電極１０２の上部の一部を熱酸化により酸化させて得られた絶縁層を用いることが好ましい。
熱酸化によって得られる熱酸化膜は、膜中の不対結合手（ダングリングボンド）が極めて少ないため、パーコレーションモデルにおける絶縁破壊耐性が、例えばＰＥＣＶＤ法により成膜した絶縁膜に比べ高い。また、熱酸化膜は被覆性が極めて高いため、例えばゲート電極１０２の端部で被覆不良が生じる恐れが無い。その結果、トランジスタを高電圧で駆動した場合であっても、ゲート絶縁層１０３を介して流れるゲート−ドレイン間またはゲート−ソース間のリーク電流を効果的に低減できる。
また、ゲート絶縁層１０３を薄膜で形成することもできる。ゲート絶縁層１０３を薄膜で形成する場合には、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。また、ゲート絶縁層１０３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
または、ゲート絶縁層１０３として、シリコン膜を熱酸化して得られた酸化シリコン膜や、アルミニウム膜を熱酸化して得られた酸化アルミニウム膜などの、熱酸化膜を用いてもよい。このような熱酸化膜をゲート絶縁層１０３として用いる場合、ゲート絶縁層１０３の水素の含有量を効果的に低減することができる。
〔第１の電極、第２の電極〕
第１の電極１０５ａ及び第２の電極１０５ｂは、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、または上述の金属を主成分とする合金を単層構造または積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
〔絶縁層〕
絶縁層１０６は、基板１０１に絶縁表面を形成するために設けられる。また絶縁層１０６は、基板１０１に含有される不純物が拡散することを防ぐバリア層としての機能を有していてもよい。
絶縁層１０６としては、基板１０１の表面を熱酸化することにより得られる熱酸化膜を用いることが好ましい。
または、絶縁層１０６を薄膜で形成してもよい。
絶縁層１０６としては、例えば、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムなどを用いることができる。
半導体層１０４に接する絶縁層１０７は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。
このような絶縁層１０７を半導体層１０４に接して設けることにより、加熱処理によって絶縁層１０７から半導体層１０４に酸素を供給し、半導体層１０４内の酸化物半導体の酸素欠損を低減することができる。
例えば、絶縁層１０７としては、酸化シリコン、酸化窒化シリコンなどを用いることができる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
なお、絶縁層１０６として、絶縁層１０７と同様に化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いてもよい。
絶縁層１０８は、酸素、水素、水等のブロッキング効果を有する絶縁膜を用いることができる。絶縁層１０７上に絶縁層１０８を設けることで、半導体層１０４からの酸素の外部への拡散と、外部から半導体層１０４への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
なお、絶縁層１０７に上述した酸素、水素、水等のブロッキング効果を有する絶縁膜を用い、絶縁層１０８を設けない構成としてもよい。また、このようなブロッキング効果を有する絶縁層１０７と、絶縁層１０８の積層構造としてもよい。絶縁層１０７と絶縁層１０８を積層して設けることにより、ブロッキング効果がより高められ、またトランジスタ１００の上部の平坦性を高めることができる。
［作製方法例］
以下では、図１に示したトランジスタ１００の作製方法の一例について、図面を参照して説明する。図３は、以下で例示するトランジスタ１００の作製方法例に係る、各段階における断面概略図である。
〔絶縁層の形成〕
まず、基板１０１上に絶縁層１０６を形成する。
絶縁層１０６は、基板１０１の表面を熱酸化させることにより形成することが好ましい。
例えば、基板１０１として単結晶シリコン基板を用い、酸化性気体を含む雰囲気で加熱処理を行うことにより、絶縁層１０６を形成することができる。酸化性気体としては、酸素、オゾン、塩化水素などの気体、またはこれらの混合気体を用いることができる。
熱酸化としては、６００℃以上基板の融点以下、例えば６００℃以上１１００℃以下、好ましくは８００℃以上１１００℃以下、より好ましくは９００℃以上１１００℃以下の温度で行う。このような高い温度で絶縁層１０６を形成することにより、絶縁層１０６中の水素の含有量を極めて小さいものとすることができる。
または、絶縁層１０６として、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成した薄膜を用いてもよい。
絶縁層１０６として薄膜を用いる場合には、上述した温度で加熱処理を行い、絶縁層１０６内部の水素含有量を低減することが好ましい。
ここで、絶縁層１０６に酸素を含有させる処理を行うことが好ましい。絶縁層１０６に酸素を過剰に含有させるには、例えば、酸素雰囲気下にて絶縁層１０６の成膜を行えばよい。または、形成後の絶縁層１０６に酸素を導入して酸素を過剰に含有させてもよく、双方の手段を組み合わせてもよい。
例えば、形成後の絶縁層１０６に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
〔ゲート電極、ゲート絶縁層の形成〕
続いて、絶縁層１０６上に半導体膜１１２を形成する（図３（Ａ））。
半導体膜１１２は、例えばアモルファスシリコン、多結晶シリコン、微結晶シリコン、単結晶シリコンなどを用いることができる。
半導体膜１１２として、アモルファスシリコン、多結晶シリコン、微結晶シリコンなどを用いる場合には、スパッタリング法、ＭＢＥ法、ＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法などにより形成することができる。
また、半導体膜１１２として単結晶シリコンを用いる場合には、例えば基板１０１としてＳＯＩ基板を用い、当該ＳＯＩ基板の上層の単結晶半導体膜を半導体膜１１２として用いることができる。
半導体膜１１２は、ｎ型の導電性を付与する不純物を含む。当該不純物としては、例えばリンやヒ素などの元素が挙げられる。
半導体膜１１２に上記不純物を含ませる方法としては、例えば不純物元素を含む気体を含む雰囲気下でＣＶＤ法（ＬＰＣＶＤ法、ＰＥＣＶＤ法を含む）などにより成膜することが挙げられる。または、半導体膜を成膜した後に、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などにより不純物元素を導入し、不純物を含む半導体膜１１２を形成することもできる。
続いて、半導体膜１１２上にフォトリソグラフィ法等を用いてレジストマスクを形成し、半導体膜１１２の不要な部分をエッチングにより除去する。その後レジストマスクを除去する。
なお、上述したように半導体膜を成膜した後に不純物元素を導入する場合、半導体膜１１２の加工前に行ってもよいし、加工後に行ってもよい。
続いて、加工された半導体膜１１２の表面を熱酸化させ、ゲート電極１０２とゲート電極１０２の表面を覆うゲート絶縁層１０３を形成する（図３（Ｂ））。
熱酸化は、上述した酸化性気体を含む雰囲気下で６００℃以上１１００℃以下、好ましくは８００℃以上１１００℃以下、より好ましくは９００℃以上１１００℃以下の温度で加熱することにより行う。
ここで、加工された半導体膜１１２の上部の一部が熱酸化してゲート絶縁層１０３となるため、ゲート電極１０２の厚さは半導体膜１１２の厚さよりも薄くなる。そのため、熱酸化される厚さを考慮して予め半導体膜の１１２の厚さを厚く形成しておくことが好ましい。例えばシリコンが熱酸化して酸化シリコン（ＳｉＯ２）が生成される際、その体積は約１．５倍程度となる。したがって、このような体積膨張を考慮しゲート絶縁層１０３の厚さが所望の厚さになるように、半導体膜の厚さや、熱酸化の条件を設定することが好ましい。
例えば、ゲート電極１０２及びゲート絶縁層１０３の厚さをそれぞれ２００ｎｍとする場合には、半導体膜１１２の厚さを３００ｎｍとし、表面から１００ｎｍまでの領域が完全に酸化されるように、熱酸化の温度や時間、ガスの流量比などの条件を設定する。
このように、極めて高い温度でゲート絶縁層１０３を形成することにより、ゲート絶縁層１０３内の水素の含有量を極めて小さいものとすることができる。したがって、ゲート絶縁層１０３と接して設けられる半導体層１０４、及び半導体層１０４とゲート絶縁層１０３との界面に水素が拡散することが抑制され、信頼性の高いトランジスタを実現できる。
また、半導体膜１１２としてアモルファスシリコンや微結晶シリコンなどの結晶性が比較的低い材料を用いた場合、熱酸化で係る熱によりゲート電極１０２が結晶化し、多結晶シリコンを含むゲート電極１０２が形成される。また、多結晶シリコンや単結晶シリコンを用いた場合には、その結晶性がさらに向上する。このようにゲート電極１０２の結晶性を高めることで、導電性を向上させることができるため好ましい。
また、ゲート電極１０２の結晶化を促進するために、半導体膜１１２の形成後にレーザ光を照射することにより膜を加熱するレーザアニールを実施してもよい。
また、熱酸化で係る熱により、ゲート電極１０２内に含まれる不純物のうち、導電性に寄与しないものの割合を低減し、その結果ゲート電極１０２の導電性を向上させることができる。
〔半導体層の形成〕
続いて、絶縁層１０６及びゲート絶縁層１０３上に酸化物半導体膜を成膜する。その後フォトリソグラフィ法等を用いて酸化物半導体膜上にレジストマスクを形成し、酸化物半導体膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体層１０４を形成する（図４（Ｃ））。
酸化物半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いることができる。酸化物半導体膜の成膜は、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。
酸化物半導体膜の成膜後、加熱処理を行う。加熱処理は、２５０℃以上１０００℃未満、好ましくは４５０℃以上９５０℃未満の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理により、酸化物半導体膜中に含まれる水素を効果的に脱離させることができる。また加熱処理の温度が高いほど、酸化物半導体膜中の水素の含有量を低減できるが、９５０℃以上の温度ではゲート絶縁層１０３中のシリコンが酸化物半導体膜中に拡散することがあるため、これよりも低い温度に設定することが好ましい。
なお、加熱処理は酸化物半導体膜を成膜した後のどの段階で行ってもよく、酸化物半導体膜の加工前に行ってもよいし、酸化物半導体膜を加工して半導体層１０４を形成した後に行ってもよい。加熱処理により、絶縁層１０６から酸化物半導体膜（または半導体層１０４）に酸素が供給され、半導体層１０４に含まれる酸化物半導体中の酸素欠損を低減できる。
〔第１の電極、第２の電極の形成〕
続いて、絶縁層１０６及び半導体層１０４上に導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、それぞれ半導体層１０４と接する第１の電極１０５ａ及び第２の電極１０５ｂを形成する（図３（Ｄ））。
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜する。
ここで、図３（Ｄ）に示すように、導電膜のエッチングの際に半導体層１０４の上部の一部がエッチングされ、第１の電極１０５ａ及び第２の電極１０５ｂと重ならない部分が薄膜化することがある。したがって、半導体層１０４となる酸化物半導体膜の厚さを、エッチングされる深さを考慮して予め厚く設定しておくことが好ましい。
〔絶縁層の形成〕
続いて、半導体層１０４、絶縁層１０６、ゲート絶縁層１０３、第１の電極１０５ａ及び第２の電極１０５ｂ上に絶縁層１０７を形成し、続いて絶縁層１０７上に絶縁層１０８を形成する（図３（Ｅ））。
絶縁層１０７、絶縁層１０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁層１０７及び絶縁層１０８をＣＶＤ法、好ましくはＰＥＣＶＤ法によって成膜すると、被覆性が良好であるため好ましい。
絶縁層１０７として酸化シリコン膜または酸化窒化シリコン膜をＰＥＣＶＤ法により形成する場合、原料ガスとしてはシリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素などがある。
例えば、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
成膜条件として、上記圧力の反応室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、酸化物絶縁膜中における酸素含有量が化学量論比よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。
絶縁層１０８として窒化シリコン、または窒化酸化シリコン膜を形成する場合、原料ガスとしては、上述のシリコンを含む堆積性気体、上述の酸化性気体、及び窒素を含む気体を用いることが好ましい。窒素を含む気体としては、窒素、アンモニア等がある。
絶縁層１０７及び絶縁層１０８の形成後、加熱処理を行うことが好ましい。加熱処理により絶縁層１０７が放出した酸素が半導体層１０４に供給され、半導体層１０４に含まれる酸化物半導体中の酸素欠損を低減することができる。また、絶縁層１０７上を覆って設けられた絶縁層１０８により、加熱処理中に絶縁層１０７から放出される酸素が外部に核酸することを抑制し、より効果的に半導体層１０４に酸素を供給できる。
以上の工程により、トランジスタ１００を作製することができる。
なお、図２（Ａ）や図２（Ｂ）で例示した、第２のゲート電極１０９を有するトランジスタを形成する場合には、まず絶縁層１０７の形成後、または絶縁層１０８の形成後に導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、第２のゲート電極１０９を形成することができる。また、第２のゲート電極１０９となる導電膜には、第１の電極及び第２の電極に用いる材料、及び成膜方法を援用できる。
以上が本作製方法例についての説明である。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で例示した半導体装置とは構成の一部が異なる半導体装置の構成例、及び作製方法例について説明する。なお、以下では上記と重複する部分については説明を省略する場合がある。
［構成例］
図４に、本実施の形態で例示するトランジスタ１５０の構成例を示す。図４（Ａ）は、トランジスタ１５０の上面概略図である。また図４（Ｂ）、（Ｃ）はそれぞれ、図４（Ａ）中の切断線Ｅ−Ｆ、Ｇ−Ｈで切断したときの断面概略図である。
トランジスタ１５０は、主にゲート絶縁層の構成が異なる点で、実施の形態１で例示したトランジスタ１００と相違している。
トランジスタ１５０のゲート絶縁層１５３は、ゲート電極１０２を覆って設けられ、さらに絶縁層１０６の露出した上面に接して設けられている。また半導体層１０４は、ゲート電極１０２と重ならない領域でもゲート絶縁層１５３上に接して設けられている。また第１の電極１０５ａ及び第２の電極１０５ｂも、それぞれ半導体層１０４と重ならない領域ではゲート絶縁層１５３と接して設けられている。
ゲート絶縁層１５３は、実施の形態１で例示したゲート絶縁層１０３と同様、水素の含有量が極めて低い絶縁材料を含む。好ましくは、水素の含有量が極めて低い酸化シリコンを含む。具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で検出される水素の含有量が、５×１０２１ａｔｏｍｓ／ｃｍ３未満、好ましくは２×１０２１ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０２１ａｔｏｍｓ／ｃｍ３未満である領域を含む。
［作製方法例］
以下では、図４に示したトランジスタ１５０の作製方法の一例について、図面を参照して説明する。図５は、以下で例示するトランジスタ１５０の作製方法例に係る、各段階における断面概略図である。
〔絶縁層の形成〕
まず、実施の形態１と同様の方法により、基板１０１上に絶縁層１０６を形成する。
〔ゲート電極の形成〕
続いて、絶縁層１０６上に、実施の形態１と同様の方法により、半導体膜１１２（図示しない）を形成する。続いて、半導体膜１１２上にフォトリソグラフィ法等を用いてレジストマスクを形成し、半導体膜１１２の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、ゲート電極１０２を形成する（図５（Ａ））。
ここで、本作製方法例においてゲート絶縁層１０３は、ゲート電極１０２の一部を熱酸化して形成する方法とは異なる方法を用いる。したがって、ゲート電極１０２の厚さは上記半導体膜１１２の厚さとほぼ等しい厚さになる。
〔ゲート絶縁層の形成〕
続いて、絶縁層１０６及びゲート電極１０２上に、薄膜１５１を成膜する（図５（Ｂ））。
薄膜１５１は、後の熱酸化によりゲート絶縁層となる膜である。したがって、熱酸化を行うことにより絶縁膜が形成される材料を含む膜を用いる。例えば、シリコンなどの半導体膜、またはアルミニウムなどの金属膜などを用いることができる。
薄膜１５１にシリコンを含む薄膜を用いる場合、アモルファスシリコン、微結晶シリコン、または多結晶シリコンなどを用いることができる。
薄膜１５１は、その材料に応じて適切な方法で成膜すればよいが、例えばスパッタリング法、ＭＢＥ法、ＣＶＤ法、ＬＰＣＶＤ法、ＰＥＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法などを用いて成膜することができる。
続いて、熱酸化により薄膜１５１を酸化して、ゲート絶縁層１５３を形成する（図５（Ｃ））。
熱酸化の方法は、上記実施の形態１で例示した方法を援用できる。
ここで、熱酸化後に薄膜１５１の一部が酸化されずに残存してしまうと、絶縁耐圧の低下、電気的なショートなどの不具合が生じる場合がある。したがって、薄膜１５１が完全に酸化されて絶縁化するよう、薄膜１５１の厚さや、熱酸化の条件を設定することが好ましい。また、上述のように熱酸化により体積膨張が生じるため、熱酸化後のゲート絶縁層１５３が所望の厚さとなるように、薄膜１５１の厚さをこれよりも薄く形成することが好ましい。
以上の方法により、ゲート電極１０２及び絶縁層１０６を覆い、水素の含有量が極めて低減されたゲート絶縁層１５３を形成することができる。
以降の工程は、実施の形態１で例示した作製方法例を援用できる。すなわち、ゲート絶縁層１５３上に島状の半導体層１０４を形成し、次いで半導体層１０４と接する第１の電極１０５ａ及び第２の電極１０５ｂを形成する。その後、絶縁層１０７及び絶縁層１０８を形成することにより、トランジスタ１５０を形成することができる（図５（Ｄ））。
以上が本作製方法例についての説明である。
［変形例］
以下では、上記作製方法例とは一部が異なる、トランジスタ１５０の作製方法例について説明する。
まず、上記と同様に基板１０１上に絶縁層１０６、及びゲート電極１０２を形成する（図６（Ａ））。
続いて、絶縁層１０６及びゲート電極１０２上に、ゲート絶縁層１６３を成膜する（図６（Ｂ））。
ゲート絶縁層１６３には、実施の形態１で例示した絶縁材料を含む薄膜を用いる。ゲート絶縁層１６３は、例えばスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ゲート絶縁層１６３をＣＶＤ法、好ましくはＰＥＣＶＤ法によって成膜すると、被覆性が良好であるため好ましい。
続いて、ゲート絶縁層１６３に対して加熱処理を行うことにより膜中及び表面の水素を脱離させ、水素の含有量が極めて低減されたゲート絶縁層１６３とする。
加熱処理は、不活性気体を含む雰囲気下、または不活性気体と酸素を含む雰囲気下で、大気圧または減圧された状態で行うことが好ましい。加熱処理の温度は、６００℃以上基板の融点以下、好ましくは８００℃以上、より好ましくは９００℃以上、さらに好ましくは１０００℃以上の温度で行うことが好ましい。
このように、極めて高温の加熱処理を行うことで、ゲート絶縁層１６３中の水素を徹底的に排除することができる。例えばゲート絶縁層１６３としてシランガスを用いたＰＥＣＶＤ法により成膜した場合であっても、このような加熱処理により極めて水素の含有量が低減されたゲート絶縁層１６３を実現することができる。
また、このような高温の加熱処理を行うことで構成原子の再配列が生じ、ゲート絶縁層１６３中の欠陥密度が低減され緻密な層とすることができるため、絶縁耐圧が向上する。またゲート絶縁層１６３中の欠陥密度が低減されることにより、トランジスタの長期信頼性を向上させることができる。
以上の方法により、ゲート電極１０２及び絶縁層１０６を覆い、水素の含有量が極めて低減されたゲート絶縁層１６３を形成することができる。
以降の工程は、実施の形態１で例示した作製方法例を援用できる。すなわち、ゲート絶縁層１６３上に島状の半導体層１０４を形成し、次いで半導体層１０４と接する第１の電極１０５ａ及び第２の電極１０５ｂを形成する。その後、絶縁層１０７及び絶縁層１０８を形成することにより、トランジスタを形成することができる（図６（Ｃ））。
以上が本変形例についての説明である。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の半導体層に好適に用いることのできる酸化物半導体について説明する。
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって同時に減少してしまった酸素を酸化物半導体に加える、または酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、または過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折像が観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では本発明の一態様の半導体装置の一形態として、上記実施の形態で例示したトランジスタを具備するインバータ及びコンバータ等の電力変換回路の構成例について説明する。
［ＤＣＤＣコンバータ］
図７（Ａ）に示すＤＣＤＣコンバータ５０１は、一例としてチョッパー回路を用いた、高圧型のＤＣＤＣコンバータである。ＤＣＤＣコンバータ５０１は、容量素子５０２、トランジスタ５０３、制御回路５０４、ダイオード５０５、コイル５０６及び容量素子５０７を有する。
ＤＣＤＣコンバータ５０１は、制御回路５０４によるトランジスタ５０３のスイッチング動作により動作する。ＤＣＤＣコンバータ５０１により、入力端子ＩＮ１とＩＮ２に印加される入力電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より降圧されたＶ２として負荷５０８に出力できる。ＤＣＤＣコンバータ５０１が具備するトランジスタ５０３には、上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作によって大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現できる。
図７（Ａ）では非絶縁型の電力変換回路の一例としてチョッパー回路を用いた降圧型のＤＣＤＣコンバータを示したが、他にもチョッパー回路を用いた昇圧型のＤＣＤＣコンバータ、チョッパー回路を用いた昇圧降圧型のＤＣＤＣコンバータが具備するトランジスタにも上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作によって大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現できる。
次いで図７（Ｂ）に示すＤＣＤＣコンバータ５１１は、一例として絶縁型の電力変改回路であるフライバックコンバータの回路構成例を示す。ＤＣＤＣコンバータ５１１は、容量素子５１２、トランジスタ５１３、制御回路５１４、一次コイル及び二次コイルを具備する変圧器５１５、ダイオード５１６及び容量素子５１７を有する。
図７（Ｂ）に示すＤＣＤＣコンバータ５１１は、制御回路５１４によるトランジスタ５１３のスイッチング動作により動作する。ＤＣＤＣコンバータ５１１により、入力端子ＩＮ１とＩＮ２に印加される入力電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より昇圧または降圧されたＶ２として負荷５１８に出力できる。ＤＣＤＣコンバータ５１１が具備するトランジスタ５１３には、上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作によって大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なＤＣＤＣコンバータを実現できる。
なお、フォワード型のＤＣＤＣコンバータが具備するトランジスタにも上記実施の形態で例示した半導体装置を適用することができる。
［インバータ］
図８に示すインバータ６０１は、一例としてフルブリッジ型のインバータである。インバータ６０１は、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、及び制御回路６０６を有する。
図８に示すインバータ６０１は、制御回路６０６によるトランジスタ６０２乃至６０５のスイッチング動作により動作する。入力端子ＩＮ１とＩＮ２に印加される直流電圧Ｖ１は、出力端子ＯＵＴ１とＯＵＴ２より交流電圧Ｖ２として出力することができる。インバータ６０１が具備するトランジスタ６０２乃至６０５には、上記実施の形態で例示した半導体装置を適用することができる。そのため、スイッチング動作により大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なインバータとすることができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では本発明の一態様の半導体装置の一形態として、上記実施の形態で例示したトランジスタを具備する電源回路の構成例について説明する。
図９に、本発明の一態様に係る電源回路４００の構成を、一例として示す。図９に示す電源回路４００は、制御回路４１３と、パワースイッチ４０１と、パワースイッチ４０２と、電圧調整部４０３と、を有する。
電源回路４００には、電源４１６から電圧が供給されており、パワースイッチ４０１及びパワースイッチ４０２は、電圧調整部４０３への上記電圧の入力を制御する機能を有する。
なお、電源４１６から出力される電圧が交流電圧である場合、図９に示すように、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１と、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２とを、電源回路４００に設ける。電源４１６から出力される電圧が直流電圧である場合、図９に示すように、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１と、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２とを、電源回路４００に設けてもよいし、或いは、第２電位を接地電位とし、電圧調整部４０３への第２電位の入力を制御するパワースイッチ４０２を設けずに、電圧調整部４０３への第１電位の入力を制御するパワースイッチ４０１を電源回路４００に設けてもよい。
そして、本発明の一態様では、パワースイッチ４０１及びパワースイッチ４０２として、耐圧性の高いトランジスタを用いる。例えば上記トランジスタとして、実施の形態１で例示したトランジスタを用いることができる。
パワースイッチ４０１及びパワースイッチ４０２として、上記結晶構造を有する酸化物半導体膜を用いることにより、高い出力電流を流すことが可能で、且つ耐圧を高めることができる。
上記トランジスタ材料を活性層に用いた電界効果トランジスタを、パワースイッチ４０１またはパワースイッチ４０２に用いることで、炭化珪素や窒化ガリウムなどを活性層に用いた電界効果トランジスタよりも、パワースイッチ４０１またはパワースイッチ４０２のスイッチングを高速にすることができ、それにより、スイッチングに起因する電力損失を小さく抑えることができる。
電圧調整部４０３は、パワースイッチ４０１及びパワースイッチ４０２を介して電源４１６から電圧が入力されると、当該電圧の調整を行う機能を有する。具体的に、電圧調整部４０３における電圧の調整とは、交流電圧を直流電圧に変換すること、電圧の高さを変えること、電圧の高さを平滑化すること、のいずれか一つまたは複数を含む。
電圧調整部４０３において調整された電圧は、負荷４１７と制御回路４１３に与えられる。
また、図９に示す電源回路４００では、蓄電装置４０４と、補助電源４０５と、電圧発生回路４０６と、トランジスタ４０７乃至トランジスタ４１０と、容量素子４１４と、容量素子４１５とを有する。
蓄電装置４０４は、電圧調整部４０３から与えられた電力を、一時的に蓄える機能を有する。具体的に蓄電装置４０４は、電圧調整部４０３から与えられた電圧を用いて、電力を蓄えることができるキャパシタ、二次電池などの蓄電部を有する。
補助電源４０５は、蓄電装置４０４から出力が可能な電力が不足しているときに、制御回路４１３の動作に要する電力を、補う機能を有する。補助電源４０５として、一次電池などを用いることができる。
電圧発生回路４０６は、蓄電装置４０４または補助電源４０５から出力される電圧を用いて、パワースイッチ４０１及びパワースイッチ４０２のスイッチングを制御するための電圧を、生成する機能を有する。具体的に電圧発生回路４０６は、パワースイッチ４０１及びパワースイッチ４０２をオンにするための電圧を生成する機能と、パワースイッチ４０１及びパワースイッチ４０２をオフにするための電圧を生成する機能とを有する。
無線信号入力回路４１１は、トランジスタ４０７乃至トランジスタ４１０のスイッチングに従ってパワースイッチ４０１及びパワースイッチ４０２を制御する機能を有する。
具体的に、無線信号入力回路４１１は、外部から与えられる、パワースイッチ４０１及びパワースイッチ４０２の動作状態を制御するための無線信号に重畳した命令を電気信号に変換する入力部と、上記電気信号に含まれる命令をデコードし、トランジスタ４０７乃至トランジスタ４１０のスイッチングを、上記命令に従って制御するための信号を生成する信号処理部と、を有する。
トランジスタ４０７乃至トランジスタ４１０は、無線信号入力回路４１１において生成された信号に従って、スイッチングを行う。具体的に、トランジスタ４０８及びトランジスタ４１０がオンであるとき、電圧発生回路４０６で生成された、パワースイッチ４０１及びパワースイッチ４０２をオンにするための電圧が、パワースイッチ４０１及びパワースイッチ４０２に与えられる。また、トランジスタ４０８及びトランジスタ４１０がオフであるとき、パワースイッチ４０１及びパワースイッチ４０２に、パワースイッチ４０１及びパワースイッチ４０２をオンにするための上記電圧が与えられた状態が、維持される。また、トランジスタ４０７及びトランジスタ４０９がオンであるとき、電圧発生回路４０６で生成された、パワースイッチ４０１及びパワースイッチ４０２をオフにするための電圧が、パワースイッチ４０１及びパワースイッチ４０２に与えられる。また、トランジスタ４０８及びトランジスタ４１０がオフであるとき、パワースイッチ４０１及びパワースイッチ４０２に、パワースイッチ４０１及びパワースイッチ４０２をオフにするための上記電圧が与えられた状態が、維持される。
そして、本発明の一態様では、上記電圧がパワースイッチ４０１及びパワースイッチ４０２に与えられた状態を維持するために、トランジスタ４０７乃至トランジスタ４１０に、オフ電流の著しく小さいトランジスタを用いる。上記構成により、電圧発生回路４０６において、パワースイッチ４０１及びパワースイッチ４０２の動作状態を定めるための電圧の生成を停止しても、パワースイッチ４０１及びパワースイッチ４０２の動作状態を維持することができる。よって、電圧発生回路４０６における消費電力を削減し、延いては電源回路４００における消費電力を小さく抑えることができる。
なお、トランジスタ４０７乃至トランジスタ４１０にバックゲートを設け、バックゲートに電位を与えることにより、トランジスタ４０７乃至トランジスタ４１０の閾値電圧を制御してもよい。
バンドギャップがシリコンの２倍以上であるワイドギャップ半導体を活性層に用いたトランジスタは、オフ電流が著しく小さいので、トランジスタ４０７乃至トランジスタ４１０に用いるのに好適である。上記ワイドギャップ半導体として、例えば、酸化物半導体などを用いることができる。
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を小さくすることができる。よって、高純度化された酸化物半導体膜を用いたトランジスタを、トランジスタ４０７乃至トランジスタ４１０に用いることで、電圧発生回路４０６における消費電力を削減し、電源回路４００における消費電力を小さく抑える効果を高めることができる。
具体的に、高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
また、酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコンまたは窒化ガリウムと異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウムとは異なり、上記酸化物半導体Ｉｎ−Ｇａ−Ｚｎ系酸化物は室温でも成膜が可能なため、ガラス基板上への成膜、或いはシリコンを用いた集積回路上に電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
容量素子４１４は、トランジスタ４０７及びトランジスタ４０８がオフであるとき、パワースイッチ４０１に与えられている電圧を、保持する機能を有する。また、容量素子４１５は、トランジスタ４０９及びトランジスタ４１０がオフであるとき、パワースイッチ４０２に与えられている電圧を、保持する機能を有する。容量素子４１４及び４１５の一対の電極の一方は、無線信号入力回路４１１に接続される。なお、図１０に示すように、容量素子４１４及び４１５を設けなくてもよい。
そして、パワースイッチ４０１及びパワースイッチ４０２がオンであるとき、電源４１６から電圧調整部４０３への電圧の供給が行われる。そして、上記電圧により、蓄電装置４０４には電力が蓄積される。
また、パワースイッチ４０１及びパワースイッチ４０２がオフであるとき、電源４１６から電圧調整部４０３への電圧の供給が停止する。よって、蓄電装置４０４への電力の供給は行われないが、本発明の一態様では、上述したように、蓄電装置４０４または補助電源４０５に蓄えられている電力を用いて、制御回路４１３を動作させることができる。すなわち、本発明の一態様に係る電源回路４００では、制御回路４１３によるパワースイッチ４０１及びパワースイッチ４０２の動作状態の制御を行いつつ、電圧調整部４０３への電圧の供給を停止することができる。そして、電圧調整部４０３への電圧の供給を停止することで、負荷４１７への電圧の供給が行われないときに、電圧調整部４０３が有する容量の充放電により電力が消費されるのを防ぐことができ、それにより、電源回路４００の消費電力を小さく抑えることができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様のトランジスタを含むバッファ回路の構成について説明する。
本発明の一態様のトランジスタは、パワースイッチのゲートに電圧を供給するためのバッファ回路に適用することができる。
図１１（Ａ）に本発明の一態様のバッファ回路７０１を含む回路を示す。
バッファ回路７０１には、駆動回路７０２と、パワースイッチ７２１が電気的に接続されている。またバッファ回路７０１には電源７１５から正の電位が、電源７１６から負の電位が、それぞれ与えられている。
駆動回路７０２は、パワースイッチ７２１のオン、オフ動作を制御するための信号を出力する回路である。駆動回路７０２から出力された信号は、バッファ回路７０１を介してパワースイッチ７２１のゲートに入力される。
パワースイッチ７２１は、上記実施の形態で例示したトランジスタを適用することもできるし、半導体としてシリコン、炭化シリコン、窒化ガリウムなどを適用したパワートランジスタを用いてもよい。ここで以下では、パワースイッチ７２１がｎチャネル型のトランジスタである場合について説明するが、ｐチャネル型のトランジスタであってもよい。
バッファ回路７０１は、トランジスタ７１１、トランジスタ７１２、及びインバータ７１３を有する。
トランジスタ７１１は、ソースまたはドレインの一方が電源７１５の高電位出力端子に電気的に接続され、ソースまたはドレインの他方がトランジスタ７１２のソースまたはドレインの一方、及びパワースイッチ７２１のゲートに電気的に接続され、ゲートがインバータ７１３の出力端子に電気的に接続される。トランジスタ７１２は、ソースまたはドレインの他方が電源７１６の低電位出力端子に電気的に接続される。駆動回路７０２の出力部は、インバータ７１３の入力端子、及びトランジスタ７１２のゲートに電気的に接続される。
駆動回路７０２からは、ハイレベル電位またはローレベル電位が出力される。ここでハイレベル電位は少なくともトランジスタ７１２をオン状態とする電位であり、ローレベル電位は少なくともトランジスタ７１２を状態とする電位である。
駆動回路７０２からハイレベル電位が入力されると、インバータ７１３を介してトランジスタ７１１のゲートにローレベル電位が入力され、トランジスタ７１１がオフ状態となる。同時に、トランジスタ７１２のゲートにハイレベル電位が入力され、トランジスタ７１２がオン状態となる。したがって、パワースイッチ７２１のゲートには電源７１６から負の電位が入力され、パワースイッチ７２１がオフ状態となる。
一方、駆動回路７０２からローレベル電位が入力されると、インバータ７１３を介してトランジスタ７１１のゲートにハイレベル電位が入力され、トランジスタ７１１がオン状態となる。同時に、トランジスタ７１２のゲートにローレベル電位が入力され、トランジスタ７１２がオフ状態となる。したがって、パワースイッチ７２１のゲートには電源７１５から正の電位が入力され、パワースイッチ７２１はオン状態となる。
このように、駆動回路７０２からハイレベル電位またはローレベル電位をとるパルス信号が出力されることで、パワースイッチ７２１のオン、オフを制御することができる。パワースイッチ７２１を制御する制御方式としては、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）方式や、パルス周波数変調（ＰＦＭ：Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）方式などの制御方式を用いることができる。
ここで、トランジスタ７１１及びトランジスタ７１２に、上記実施の形態で例示したトランジスタを適用することができる。したがって、パワースイッチ７２１を高い電位で駆動させることができる。さらに、高温で安定した動作が可能であるため、高温環境下であっても安定してパワースイッチの動作を制御することができ、さらに発熱の大きなパワースイッチ７２１の近傍に配置することもできる。また、トランジスタ７１１及びトランジスタ７１２のスイッチング動作により大きな出力電流を流すことができ、且つオフ電流を低減することができる。したがって消費電力が低減され、高速な動作が可能なバッファとすることができる。
なお、図１１では負の電位を出力する電源７１６を設ける構成としたが、電源７１６を設けずにトランジスタ７１２のソースまたはドレインの他方に接地電位（または基準電位）が入力される構成としてもよい。
また、インバータ７１３をトランジスタ７１１ではなくトランジスタ７１２側に電気的に接続する構成としてもよい。その場合、上記動作において、バッファ回路７０１からは上記とは反転した電位が出力される。
ここで、パワースイッチ７２１に換えて、バイポーラパワートランジスタ、または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）、トライアック、またはＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスを用いることもできる。
このとき、駆動回路７０２の出力信号は上記に限られず、それぞれの素子の駆動を制御するために適した信号を用いればよい。
図１１（Ｂ）には、パワースイッチ７２１に換えてＩＧＢＴ７２２を設けた場合について示している。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本発明の一態様に係る半導体装置（電力変換回路、電源回路、バッファ回路などを含む）は、機器への電力の供給を制御するのに適しており、特に大きな電力が必要な機器に好適に用いることができる。例えば、モーターなどの電力によりその駆動が制御される駆動部を備える機器や、電力により加熱または冷却を制御する機器などに好適に用いることができる。
本発明の一態様に係る半導体装置を用いることのできる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などがある。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、扇風機、ドライヤー、エアコンディショナーなどの空調設備、エレベータやエスカレータなどの昇降設備、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、電動ミシン、電動工具、半導体試験装置、などが挙げられる。また、本発明の一態様に係る半導体装置は、電力を用いて電動機により推進する移動体に用いられていてもよい。上記移動体には、自動車（自動二輪車、三輪以上の普通自動車）、電動アシスト自転車を含む原動機付自転車、航空機、船舶、鉄道車両などが、その範疇に含まれる。また、食品、家電製品、上記移動体、鉄鋼、半導体機器、土木、建築、建設などのあらゆる分野で用いられる産業用ロボットの駆動の制御に用いることもできる。
以下では、電子機器の具体例を図１２に示す。
図１２（Ａ）は電子レンジ１４００であり、筐体１４０１と、被処理物を載置するための処理室１４０２と、表示部１４０３と、操作盤などの入力装置１４０４と、筐体１４０１の内部に設置されている高周波発生装置から発生した電磁波を、処理室１４０２に供給する照射部１４０５とを、有する。
本発明の一態様に係る半導体装置は、例えば、高周波発生装置への電力の供給を制御する電源回路に用いることができる。
図１２（Ｂ）は洗濯機１４１０であり、筐体１４１１と、筐体１４１１内に設けられた洗濯槽の入り口を、開閉させる開閉部１４１２と、操作盤などの入力装置１４１３と、洗濯槽の給水口１４１４とを、有する。
本発明の一態様に係る半導体装置は、例えば、洗濯槽の回転を制御するモーターへの電力の供給を制御する回路に用いることができる。
図１２（Ｃ）は、電気冷凍冷蔵庫の一例である。図１２（Ｃ）に示す電子機器は、筐体１４５１と、冷蔵室用扉１４５２と、冷凍室用扉１４５３と、を備える。
図１２（Ｃ）に示す電子機器は、筐体１４５１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、筐体１４５１内部の温度に応じて、または冷蔵室用扉１４５２及び冷凍室用扉１４５３の開閉に従って、筐体１４５１内の半導体装置に対する電源電圧の供給を制御できる。
図１２（Ｄ）は、エアコンディショナーの一例である。図１２（Ｄ）に示す電子機器は、室内機１４６０及び室外機１４６４により構成される。
室内機１４６０は、筐体１４６１と、送風口１４６２と、を備える。
図１２（Ｄ）に示す電子機器は、筐体１４６１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従って、または室内の温度や湿度に応じて、筐体１４６１内の半導体装置に対する電源電圧の供給を制御できる。
また、本発明の一態様の半導体装置は、室外機１４６４が有するファンの回転を制御するモーターへの電力の供給を制御する回路にも用いることができる。
なお、図１２（Ｄ）では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンディショナーであってもよい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１００ トランジスタ
１０１ 基板
１０２ ゲート電極
１０３ ゲート絶縁層
１０４ 半導体層
１０５ａ 電極
１０５ｂ 電極
１０６ 絶縁層
１０７ 絶縁層
１０８ 絶縁層
１０９ ゲート電極
１１２ 半導体膜
１５０ トランジスタ
１５１ 薄膜
１５３ ゲート絶縁層
１６３ ゲート絶縁層
４００ 電源回路
４０１ パワースイッチ
４０２ パワースイッチ
４０３ 電圧調整部
４０４ 蓄電装置
４０５ 補助電源
４０６ 電圧発生回路
４０７ トランジスタ
４０８ トランジスタ
４０９ トランジスタ
４１０ トランジスタ
４１１ 無線信号入力回路
４１３ 制御回路
４１４ 容量素子
４１５ 容量素子
４１６ 電源
４１７ 負荷
５０１ ＤＣＤＣコンバータ
５０２ 容量素子
５０３ トランジスタ
５０４ 制御回路
５０５ ダイオード
５０６ コイル
５０７ 容量素子
５０８ 負荷
５１１ ＤＣＤＣコンバータ
５１２ 容量素子
５１３ トランジスタ
５１４ 制御回路
５１５ 変圧器
５１６ ダイオード
５１７ 容量素子
５１８ 負荷
６０１ インバータ
６０２ トランジスタ
６０３ トランジスタ
６０４ トランジスタ
６０５ トランジスタ
６０６ 制御回路
７０１ バッファ回路
７０２ 駆動回路
７１１ トランジスタ
７１２ トランジスタ
７１３ インバータ
７１５ 電源
７１６ 電源
７２１ パワースイッチ
７２２ ＩＧＢＴ
１４００ 電子レンジ
１４０１ 筐体
１４０２ 処理室
１４０３ 表示部
１４０４ 入力装置
１４０５ 照射部
１４１０ 洗濯機
１４１１ 筐体
１４１２ 開閉部
１４１３ 入力装置
１４１４ 給水口
１４５１ 筐体
１４５２ 冷蔵室用扉
１４５３ 冷凍室用扉
１４６０ 室内機
１４６１ 筐体
１４６２ 送風口
１４６４ 室外機

Claims (8)

  1. 絶縁表面を有する基板上にゲート電極と、
    前記ゲート電極上にゲート絶縁層と、
    前記ゲート絶縁層上に前記ゲート電極と重なる半導体層と、
    前記半導体層と接するソース電極及びドレイン電極と、有し、
    前記半導体層は、酸化物半導体を含み、
    前記ゲート電極は、ｎ型の導電性を付与する不純物を含む多結晶シリコンを含み、
    前記ゲート絶縁層は、水素の含有量が１×１０２１ａｔｏｍｓ／ｃｍ３未満である領域を含む、
    半導体装置。
  2. 前記ゲート絶縁層は、酸化シリコンを含む、
    請求項１に記載の、半導体装置。
  3. 前記基板は、シリコン基板、炭化シリコン基板、窒化ガリウム基板、サファイア基板、ＹＳＺ基板、またはＳＯＩ基板のいずれかである、
    請求項１または請求項２に記載の、半導体装置。
  4. 前記半導体層は、第１の酸化物層と、当該第１の酸化物層上に第２の酸化物層と、を有し、
    前記第１の酸化物層及び前記第２の酸化物層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含み、
    前記第２の酸化物層は、前記第１の酸化物層よりも元素Ｍの含有割合が高い、
    請求項１乃至請求項３のいずれか一に記載の、半導体装置。
  5. 前記半導体層は、結晶部を有する、
    請求項１乃至請求項４のいずれか一に記載の、半導体装置。
  6. 絶縁表面を有する基板上にシリコン膜を成膜し、当該シリコン膜の一部をエッチングしてｎ型の導電性を付与する不純物を含むゲート電極を形成する第１の工程と、
    前記ゲート電極の上部の一部を熱酸化してゲート絶縁層を形成すると共に、前記ゲート電極を結晶化する第２の工程と、
    前記ゲート絶縁層上に酸化物半導体膜を成膜し、当該酸化物半導体膜の一部をエッチングして、半導体層を形成する第３の工程と、
    前記ゲート絶縁層上に導電膜を成膜し、当該導電膜の一部をエッチングして、ソース電極及びドレイン電極を形成する第４の工程と、
    を有する、半導体装置の作製方法。
  7. 絶縁表面を有する基板上にシリコン膜を成膜し、当該シリコン膜の一部をエッチングしてｎ型の導電性を付与する不純物を含むゲート電極を形成する第１の工程と、
    前記ゲート電極上にアモルファスシリコン膜を成膜し、当該アモルファスシリコン膜を熱酸化してゲート絶縁層を形成すると共に、前記ゲート電極を結晶化する第２の工程と、
    前記ゲート絶縁層上に酸化物半導体膜を成膜し、当該酸化物半導体膜の一部をエッチングして、半導体層を形成する第３の工程と、
    前記ゲート絶縁層上に導電膜を成膜し、当該導電膜の一部をエッチングして、ソース電極及びドレイン電極を形成する第４の工程と、
    を有する、半導体装置の作製方法。
  8. 絶縁表面を有する基板上にシリコン膜を成膜し、当該シリコン膜の一部をエッチングしてｎ型の導電性を付与する不純物を含むゲート電極を形成する第１の工程と、
    前記ゲート電極上に絶縁膜を成膜し、当該絶縁膜に対して８００℃以上１１００℃以下の温度で加熱処理を行ってゲート絶縁層を形成すると共に、前記ゲート電極を結晶化する第２の工程と、
    前記ゲート絶縁層上に酸化物半導体膜を成膜し、当該酸化物半導体膜の一部をエッチングして、半導体層を形成する第３の工程と、
    前記ゲート絶縁層上に導電膜を成膜し、当該導電膜の一部をエッチングして、ソース電極及びドレイン電極を形成する第４の工程と、
    を有する、半導体装置の作製方法。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6258663A (ja) * 1985-09-09 1987-03-14 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH0613607A (ja) * 1992-06-25 1994-01-21 Toshiba Corp 多結晶シリコン薄膜トランジスタ
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010073881A (ja) * 2008-09-18 2010-04-02 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2012023360A (ja) * 2010-06-18 2012-02-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013048220A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6258663A (ja) * 1985-09-09 1987-03-14 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH0613607A (ja) * 1992-06-25 1994-01-21 Toshiba Corp 多結晶シリコン薄膜トランジスタ
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010073881A (ja) * 2008-09-18 2010-04-02 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2012023360A (ja) * 2010-06-18 2012-02-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013048220A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd 半導体装置

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