JP6612944B2 - 半導体装置 - Google Patents

Description

本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、
マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本
発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、演算装置、撮像装置、そ
れらの駆動方法、または、それらの作製方法に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、電子機器は、半導体装置を有する場合がある。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。当該トランジスタは集積回路
（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラ
ンジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、そ
の他の材料として酸化物半導体が注目されている。

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および
亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示されて
いる。

特開２００６−１６５５２８号公報

一般的に、回路の高集積化においてトランジスタの微細化は必須技術である。一方、トラ
ンジスタを微細化すると、オン電流、しきい値電圧、Ｓ値（サブスレッショルド値）など
のトランジスタの電気特性が悪化することが知られている。

したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の低下を抑制できる構
成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を
提供することを目的の一つとする。または、オン電流の悪化を低減した半導体装置を提供
することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の
一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。また
は、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとす
る。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、積層された酸化物半導体層を有する半導体装置に関する。

本発明の一態様は、絶縁表面上に形成された第１の酸化物半導体層と、第１の酸化物半導
体層上に形成され、面積が第１の酸化物半導体層よりも小さく、全体が第１の酸化物半導
体層と重なる第２の酸化物半導体層と、第１の酸化物半導体層および第２の酸化物半導体
層のそれぞれの一部と接するソース電極層およびドレイン電極層と、第１の酸化物半導体
層および第２の酸化物半導体層上に形成され、ソース電極層およびドレイン電極層のそれ
ぞれと一部が接する第３の酸化物半導体層と、第３の酸化物半導体層上に形成されたゲー
ト絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層と、を有することを特徴とする半
導体装置である。

なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではないことを付記する。

また、第１の酸化物半導体層の第２の酸化物半導体層と重ならない領域、ソース電極層と
重ならない領域、およびドレイン電極層と重ならない領域は、第３の酸化物半導体層と接
している構造となっている。

また、第１の酸化物半導体層の第２の酸化物半導体層と重ならない領域の膜厚は、第２の
酸化物半導体層と重なる領域の膜厚より薄い構造であってもよい。

また、上記半導体装置のチャネル幅方向の断面における第２の酸化物半導体層の上面の長
さ（Ｗ_Ｔ）と一方の側面の長さ（Ｗ_Ｓ）の関係は、０．３Ｗ_Ｓ≦Ｗ_Ｔ≦３Ｗ_Ｓ（Ｗ_Ｔは０
．３Ｗ_Ｓ以上３Ｗ_Ｓ以下）であることが好ましい。

また、第１の酸化物半導体層および第３の酸化物半導体層は、第２の酸化物半導体層より
も伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが
好ましい。

また、第１の酸化物半導体層乃至第３の酸化物半導体層は、ｃ軸に配向する結晶を有する
ことが好ましい。

また、第２の酸化物半導体層の側面部と、当該側面部を覆う第３の酸化物半導体層とは、
インジウムおよび酸素によって連接された結晶構造を有していることが好ましい。

本発明の一態様を用いることにより、微細化に伴い顕著となる電気特性の低下を抑制でき
る構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供す
ることができる。または、オン電流の悪化を低減した半導体装置を提供することができる
。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導
体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体
装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。

トランジスタを説明する上面図および断面図。 酸化物半導体層のバンド構造を説明する図。 トランジスタの拡大断面図。 トランジスタのチャネル幅方向の断面図。 トランジスタのチャネル幅方向の断面図。 トランジスタのチャネル幅方向の断面図。 トランジスタのチャネル幅方向の断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 酸化物半導体層の結晶構造の一態様を説明する図。 半導体装置の断面図および回路図。 半導体装置の回路図。 半導体装置のブロック図。 記憶装置を説明する回路図。 半導体装置を適用することができる電子機器を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面図。 トランジスタのチャネル幅方向の断面図。 トランジスタのチャネル幅方向の断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。

なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、Ｘ
とＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘ
とＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例え
ば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがっ
て、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または
文章に示された接続関係以外のものも含むものとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続
されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されてい
る場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路
を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり
、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むもの
とする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続され
ている、とのみ明示的に記載されている場合と同じであるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されてい
る場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もあ
る。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び
電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電
気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場
合も、その範疇に含める。

なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る
。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体
基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プ
ラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有
する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合
わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一
例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライ
ムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ
）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表さ
れるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせ
フィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポ
リ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポ
リイミド、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、
またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、ま
たは形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造
することができる。このようなトランジスタによって回路を構成すると、回路の低消費電
力化、または回路の高集積化を図ることができる。

なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置
し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例
としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファ
ン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、
ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再
生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を
用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形
成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。

図１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の一態様のトランジスタの上面図および
断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２の断面
が図１（Ｂ）、一点鎖線Ａ３−Ａ４の断面が図１（Ｃ）、一点鎖線Ａ５−Ａ６の断面が図
１（Ｄ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を
省いて図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−
Ａ４方向をチャネル幅方向と呼称する場合がある。

図１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すトランジスタ１００は、基板１１０上に形成
された下地絶縁膜１２０、当該下地絶縁膜１２０上に形成された第１の酸化物半導体層１
３１、当該第１の酸化物半導体層１３１上に形成された面積が第１の酸化物半導体層１３
１よりも小さく、全体が第１の酸化物半導体層１３１と重なる第２の酸化物半導体層１３
２、第１の酸化物半導体層１３１および第２の酸化物半導体層１３２のそれぞれの一部と
接するソース電極層１４０およびドレイン電極層１５０、第１の酸化物半導体層１３１お
よび第２の酸化物半導体層１３２上に形成され、ソース電極層１４０およびドレイン電極
層１５０と一部が接する第３の酸化物半導体層１３３、当該第３の酸化物半導体層１３３
上に形成されたゲート絶縁膜１６０、当該ゲート絶縁膜１６０上に形成されたゲート電極
層１７０を有する。

また、図１６に示すトランジスタ１０１のように、第１の酸化物半導体層１３１のソース
電極層１４０と接する領域、およびドレイン電極層１５０と接する領域の膜厚が、第１の
酸化物半導体層１３１の第２の酸化物半導体層１３２と重なる領域の膜厚よりも薄い構成
としてもよい。

また、ゲート絶縁膜１６０およびゲート電極層１７０上に酸化物絶縁層１８０が形成され
ていてもよい。当該酸化物絶縁層１８０は必要に応じて設ければよく、さらにその上部に
他の絶縁層を形成してもよい。また、第１の酸化物半導体層１３１、第２の酸化物半導体
層１３２、および第３の酸化物半導体層１３３を総称して酸化物半導体層１３０と呼称す
る。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて
用いることができるものとする。

基板１１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ１００のゲート電極層１７０、ソース電極
層１４０、およびドレイン電極層１５０の少なくとも一つは、上記の他のデバイスと電気
的に接続されていてもよい。

下地絶縁膜１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化
物半導体層１３０に酸素を供給する役割を担うことができる。したがって、下地絶縁膜１
２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁
膜であることがより好ましい。また、上述のように基板１１０が他のデバイスが形成され
た基板である場合、下地絶縁膜１２０は、層間絶縁膜としての機能も有する。その場合は
、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

また、トランジスタ１００のチャネルが形成される領域において酸化物半導体層１３０は
、基板１１０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の
酸化物半導体層１３３が積層された構造を有している。また、第１の酸化物半導体層１３
１の第２の酸化物半導体層１３２と重ならない領域、ソース電極層１４０と重ならない領
域、およびドレイン電極層１５０と重ならない領域は、第３の酸化物半導体層１３３と接
しているため、第２の酸化物半導体層１３２は第１の酸化物半導体層１３１および第３の
酸化物半導体層１３３で取り囲まれている構造となっている。

ここで、一例としては、第２の酸化物半導体層１３２には、第１の酸化物半導体層１３１
および第３の酸化物半導体層１３３よりも電子親和力（真空準位から伝導帯下端までのエ
ネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端との
エネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー
差（エネルギーギャップ）を差し引いた値として求めることができる。

第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体
層１３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の
酸化物半導体層１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶ
のいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範
囲で真空準位に近い酸化物半導体で形成することが好ましい。

このような構造において、ゲート電極層１７０に電界を印加すると、酸化物半導体層１３
０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層１３２にチャネル
が形成される。すなわち、第２の酸化物半導体層１３２とゲート絶縁膜１６０との間に第
３の酸化物半導体層１３３が形成されていることよって、トランジスタのチャネルがゲー
ト絶縁膜１６０と接しない構造となる。

また、第１の酸化物半導体層１３１は、第２の酸化物半導体層１３２を構成する金属元素
を一種以上含んで構成されるため、第２の酸化物半導体層１３２と下地絶縁膜１２０が接
した場合の界面と比較して、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１
の界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため
、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導体
層１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを
低減することができる。また、当該トランジスタの信頼性を向上させることができる。

また、第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素
を一種以上含んで構成されるため、第２の酸化物半導体層１３２とゲート絶縁膜１６０が
接した場合の界面と比較して、第２の酸化物半導体層１３２と第３の酸化物半導体層１３
３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層
１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。

第１の酸化物半導体層１３１および第３の酸化物半導体層１３３には、例えば、Ａｌ、Ｔ
ｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層１３２
よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と
強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。す
なわち、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化
物半導体層１３２よりも酸素欠損が生じにくいということができる。

なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体
層１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ
、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１
の酸化物半導体層１３１をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、第２の酸化
物半導体層１３２をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、第３の酸化物半導
体層１３３をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およ
びｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ
_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上と
する。このとき、第２の酸化物半導体層１３２において、ｙ_２がｘ_２以上であるとトラン
ジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、
トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であること
が好ましい。

なお、本明細書において酸化物半導体層の組成を説明する原子数比には、母材料の原子数
比を示す意味も含まれる。表１はＩＣＰ−ＭＳ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅ
ｄ Ｐｌａｓｍａ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）法で測定したＩｎ−Ｇａ−Ｚ
ｎ酸化物材料で形成されたターゲットの組成と、当該ターゲットを用いてスパッタ法で成
膜したＩｎ−Ｇａ−Ｚｎ酸化物膜の組成の一例である。当該酸化物膜においては当該ター
ゲットよりもＺｎ成分が若干減少する場合があることが示されている。

酸化物半導体材料をターゲットとしてスパッタ法で成膜を行った場合、スパッタガス種や
その比率、ターゲットの密度、および成膜条件によって、成膜される酸化物半導体膜の組
成が母材料のターゲットとは異なってしまうことがある。したがって、本明細書では酸化
物半導体層の組成を説明する原子数比には、母材料の原子数比を含めることとする。例え
ば、成膜方法にスパッタ法を用いた場合に、原子数比が１：１：１のＩｎ−Ｇａ−Ｚｎ酸
化物膜とは、原子数比が１：１：１のＩｎ−Ｇａ−Ｚｎ−Ｏ材料をターゲットに用いて成
膜したＩｎ−Ｇａ−Ｚｎ酸化物膜と言い換えることができる。

第１の酸化物半導体層１３１および第３の酸化物半導体層１３３におけるＺｎおよびＯを
除いた場合のＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、
Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７
５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体層１３２におけるＺｎおよびＯ
を除いた場合のＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上
、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが
６６ａｔｏｍｉｃ％未満とする。

第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の厚さは、３ｎｍ以上１
００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層
１３２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さ
らに好ましくは３ｎｍ以上５０ｎｍ以下とする。

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体
層１３３には、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いる
ことができる。特に、第２の酸化物半導体層１３２にインジウムを含ませると、キャリア
移動度が高くなるため好ましい。

なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するため
には、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真
性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度
が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満である
こと、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属
元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密
度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与す
る。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある
。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の
酸化物半導体層１３３の層中や、それぞれの界面において不純物濃度を低減させることが
好ましい。

酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導
体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を
１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満
、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していることが
好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸
化物半導体層のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５
×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以
下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする部分を有していること
が好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、
酸化物半導体層のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは
５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３
以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする部分を有しているこ
とが好ましい。

また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物
半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないため
には、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域
において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１
８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とす
る部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または
、酸化物半導体層のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満
、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔ
ｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジ
スタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５
Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流
を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。

なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるた
め、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジ
スタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート
絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱
が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも
、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる
。

したがって、酸化物半導体層１３０を第１の酸化物半導体層１３１、第２の酸化物半導体
層１３２、第３の酸化物半導体層１３３の積層構造とすることで、第２の酸化物半導体層
１３２にチャネルを形成することができ、高い電界効果移動度および安定した電気特性を
有したトランジスタを形成することができる。

次に、酸化物半導体層１３０のバンド構造を説明する。バンド構造の解析は、第１の酸化
物半導体層１３１および第３の酸化物半導体層１３３に相当する層としてエネルギーギャ
ップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体層１３２に相当す
る層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸
化物半導体層１３０に相当する積層を作製して行っている。

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３
３の膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲ
ＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、真空準位と
価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅ
ｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 Ｖｅｒ
ｓａＰｒｏｂｅ）を用いて測定した。

図２（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップと
の差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的
に示されるバンド構造の一部である。図２（Ａ）は、第１の酸化物半導体層１３１および
第３の酸化物半導体層１３３と接して、酸化シリコン膜を設けた場合のバンド図である。
ここで、Ｅｖは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導
帯下端のエネルギー、ＥｃＳ１は第１の酸化物半導体層１３１の伝導帯下端のエネルギー
、ＥｃＳ２は第２の酸化物半導体層１３２の伝導帯下端のエネルギー、ＥｃＳ３は第３の
酸化物半導体層１３３の伝導帯下端のエネルギーである。

図２（Ａ）に示すように、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、
第３の酸化物半導体層１３３において、伝導帯下端のエネルギーが連続的に変化する。こ
れは、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体
層１３３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。
したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物
半導体層１３３は組成が異なる層の積層体ではあるが、物性的に連続であるということも
でき、図面において、当該積層体のそれぞれの界面は点線で表している。

主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく
連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の
井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層
の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しな
いように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在し
ていると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結
合により消滅してしまう。

なお、図２（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞ
れが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場
合、バンド構造の一部は、図２（Ｂ）のように示される。

例えば、ＥｃＳ１＝ＥｃＳ３である場合は、第１の酸化物半導体層１３１および第３の酸
化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３
：６、１：６：４または１：９：６（原子数比）、第２の酸化物半導体層１３２にＩｎ：
Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚ
ｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、第１の酸
化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、第
２の酸化物半導体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１、５：５：６、または３：１
：２（原子数比）、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：
３：３、１：３：４または１：３：６（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用い
ることができる。

図２（Ａ）、（Ｂ）より、酸化物半導体層１３０における第２の酸化物半導体層１３２が
ウェル（井戸）となり、酸化物半導体層１３０を用いたトランジスタにおいて、チャネル
が第２の酸化物半導体層１３２に形成されることがわかる。なお、酸化物半導体層１３０
は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができ
る。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる
。

なお、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と、酸化シリコン
膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る
。第１の酸化物半導体層１３１および第３の酸化物半導体層１３３があることにより、第
２の酸化物半導体層１３２と当該トラップ準位とを遠ざけることができる。ただし、Ｅｃ
Ｓ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、第２の酸化物半導体層
１３２の電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラッ
プ準位に捕獲されることで、絶縁膜界面にマイナスの電荷が生じ、トランジスタのしきい
値電圧はプラス方向にシフトしてしまう。

したがって、トランジスタのしきい値電圧の変動を低減するには、ＥｃＳ１およびＥｃＳ
３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネル
ギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。

なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半
導体層１３３には、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いる
ことでトランジスタに安定した電気特性を付与することができる。

なお、酸化物半導体層１３０にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶
縁膜への拡散を防ぐために、第３の酸化物半導体層１３３は第２の酸化物半導体層１３２
よりもＩｎが少ない組成とすることが好ましい。

ソース電極層１４０およびドレイン電極層１５０には、酸素と結合し易い導電材料を用い
ることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いること
ができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的
高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合
し易い導電材料には、酸素が拡散し易い材料も含まれる。

酸素と結合し易い導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素が
、酸素と結合し易い導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕
著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現
象により、酸化物半導体層のソース電極層またはドレイン電極層と接触した近傍の領域に
酸素欠損が発生し、膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該
領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレ
インとして作用させることができる。

上記ｎ型化した領域は、図３のトランジスタの拡大断面図（チャネル長方向の断面）に示
される。第２の酸化物半導体層１３２中に点線で示される境界１３５は、真性半導体領域
とｎ型半導体領域の境界であり、第２の酸化物半導体層１３２におけるソース電極層１４
０またはドレイン電極層１５０と接触した近傍の領域がｎ型化した領域となる。なお、境
界１３５は模式的に示したものであり、実際には明瞭ではない場合がある。また、図３で
は、境界１３５が第２の酸化物半導体層１３２中で横方向に延びているように位置してい
る状態を示したが、第２の酸化物半導体層１３２のソース電極層１４０またはドレイン電
極層１５０と第１の酸化物半導体層１３１との間に挟まれた領域の膜厚方向全体がｎ型化
することもある。また、図示はしていないが、第１の酸化物半導体層１３１または第３の
酸化物半導体層１３３にもｎ型化領域が形成される場合もある。

なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ
型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、
トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御が困
難な場合（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する
場合は、ソース電極層およびドレイン電極層に酸素と結合しやすい導電材料を用いること
が必ずしも好ましいとはいえない。

このような場合にはソース電極層１４０およびドレイン電極層１５０には、上述した材料
よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例
えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができ
る。なお、当該導電材料が第２の酸化物半導体層１３２と接触する場合は、ソース電極層
１４０およびドレイン電極層１５０を、当該導電材料と前述した酸素と結合しやすい導電
材料を積層する構成としてもよい。

ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１６０は
上記材料の積層であってもよい。

ゲート電極層１７０には、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ
、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、当該ゲート電極層は、
上記材料の積層であってもよい。また、当該ゲート電極層には、窒素を含んだ導電膜を用
いてもよい。

ゲート絶縁膜１６０、およびゲート電極層１７０上には酸化物絶縁層１８０が形成されて
いてもよい。当該酸化物絶縁層１８０には、酸化アルミニウム、酸化マグネシウム、酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲ
ルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化
ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該
酸化物絶縁層１８０は上記材料の積層であってもよい。

ここで、酸化物絶縁層１８０は過剰酸素を有することが好ましい。過剰酸素を含む酸化物
絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好
ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×
１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。当該酸化物絶縁層１８０から放出され
る酸素はゲート絶縁膜１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散
させることができることから、チャネル形成領域に酸素欠損が形成された場合においても
酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ること
ができる。

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタ
の微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅
の縮小に直接起因するオン電流の低下は著しい。

図４（Ａ）、（Ｂ）は、従来における、酸化物半導体層を用いたトランジスタのチャネル
幅方向の断面図である。当該トランジスタは、基板２１０上に下地絶縁膜２２０、当該下
地絶縁膜上に形成された酸化物半導体層２３０、当該酸化物半導体層上に形成されたゲー
ト絶縁膜２６０、およびゲート電極２７０を有する。

図４（Ａ）は、酸化物半導体層２３０の膜厚よりもチャネル幅方向における当該酸化物半
導体層の上面の長さ（Ｗ_Ｔ）が十分に大きいトランジスタである。この場合、チャネル幅
はＷ_Ｔと定義して差し支えない。

ゲート電極２７０から酸化物半導体層２３０の側面に印加される電界は酸化物半導体層２
３０の全体には及ばないため、酸化物半導体層２３０の側面におけるチャネルの形成は不
十分となる。また、酸化物半導体層２３０の膜厚に相当する側面の長さ（Ｗ_Ｓ１、Ｗ_Ｓ２
）は、その上面の長さ（Ｗ_Ｔ）に対する比率が小さいため、チャネルが形成されたとして
もそのチャネルとしての寄与は小さく見積もられる。したがって、Ｗ_Ｔが小さいほど、す
なわち微細化するほどオン電流は低下するといえる。

また、図４（Ｂ）に示すように、Ｗ_Ｔが酸化物半導体層２３０の膜厚と同じ程度にまで縮
小されたトランジスタの場合、ゲート電極２７０から酸化物半導体層２３０の側面に印加
される電界は酸化物半導体層２３０の全体に及ぶため、酸化物半導体層２３０の側面にも
チャネルが形成される。よって、酸化物半導体層２３０の膜厚を厚くすることなどにより
オン電流の向上が期待されるが、従来のトランジスタにおいては、チャネル形成層（酸化
物半導体層２３０）とゲート絶縁膜２６０との界面にキャリアの散乱が生じるため、オン
電流は十分には向上しない。

また、成膜方法によっては酸化物半導体層２３０の側面を覆うゲート絶縁膜２６０の膜厚
（Ｔ_ＧＩ２）は、当該酸化物半導体層の上面を覆う当該ゲート絶縁膜の膜厚（Ｔ_ＧＩ１）
よりも薄くなりやすい。そのため、ゲート絶縁膜２６０に局所的に絶縁耐圧が低い部分が
生じ、トランジスタの信頼性を低下させることがある。

また、Ｔ_ＧＩ１とＴ_ＧＩ２が異なるため、ゲート電極２７０から酸化物半導体層２３０に
印加される電界にばらつきが生じる。そのため、オン電流にばらつきが生じることがある
。

一方、本発明の一態様のトランジスタでは、前述したように、チャネルが形成される第２
の酸化物半導体層１３２とゲート絶縁膜１６０との間に第３の酸化物半導体層１３３が形
成された構造を有している。そのため、チャネル形成層とゲート絶縁膜との界面で生じる
キャリアの散乱を抑えることができ、トランジスタの電界効果移動度を高くすることがで
きる。

また、本発明の一態様のトランジスタでは、チャネルが形成される第２の酸化物半導体層
１３２を覆うように第３の酸化物半導体層１３３が形成されているため、第２の酸化物半
導体層１３２の側面においても上面と同様にキャリアの散乱を抑えることができる。すな
わち、本発明の一態様のトランジスタは、従来のトランジスタよりもオン電流を高くする
ことができる。

特に本発明の一態様のトランジスタは、図５（Ａ）、（Ｂ）に示すトランジスタ１００の
チャネル幅方向の断面、および図１７（Ａ）、（Ｂ）に示すトランジスタ１０１のチャネ
ル幅方向の断面のように、Ｗ_Ｔが第２の酸化物半導体層１３２の膜厚と同じ程度、または
それ以下にまで縮小された構造において電気特性の向上効果が高い。

図５（Ａ）、（Ｂ）および図１７（Ａ）、（Ｂ）に示すようなトランジスタの場合、ゲー
ト電極層１７０から第２の酸化物半導体層１３２の側面に印加される電界は第２の酸化物
半導体層１３２の全体に及ぶため、第２の酸化物半導体層１３２の側面にも上面に形成さ
れるチャネルと同等のチャネルが形成される。

本発明の一態様のトランジスタでは、ゲート電極層１７０から第２の酸化物半導体層１３
２の側面に電界が印加されやすい構造を有している。特にトランジスタ１０１では、第１
の酸化物半導体層１３１の第２の酸化物半導体層１３２と重ならない領域の膜厚が、第２
の酸化物半導体層１３２と重なる領域の膜厚より薄い構造となっている。そのため、チャ
ネルが形成される第２の酸化物半導体層１３２の側面がゲート絶縁膜１６０および第３の
酸化物半導体層１３３を介してゲート電極層１７０で覆われやすくなるため、第２の酸化
物半導体層１３２の全体に対してゲート電極層１７０から電界を印加しやすくなる。

図５（Ａ）および図１７（Ａ）に示すようなチャネル領域１３７がトランジスタに形成さ
れる場合、チャネル幅はＷ_Ｔ、Ｗ_Ｓ１、およびＷ_Ｓ２の和と定義することができ、当該ト
ランジスタには当該チャネル幅に応じたオン電流が流れる。

また、図５（Ｂ）および図１７（Ｂ）に示すようなＷ_Ｔが極めて小さいトランジスタの場
合、チャネル領域１３８が第２の酸化物半導体層１３２のＷ_Ｔ方向全体に形成されること
もある。この場合、第２の酸化物半導体層１３２全体に電流が流れるようになるため、ト
ランジスタには極めて高いオン電流が流れる。また、図５（Ａ）および図１７（Ａ）に示
すようなトランジスタにおいても、Ｗ_Ｔ、Ｗ_Ｓ１が十分に小さい場合は第２の酸化物半導
体層１３２全体に電流が流れるようになる。

また、本発明の一態様のトランジスタは、ゲート絶縁膜１６０におけるＴ_ＧＩ１とＴ_ＧＩ
２がほぼ等しいことを特徴の一つとする。そのため、第２の酸化物半導体層１３２に対し
てゲート電極層１７０から印加される電界にばらつきが生じず、第２の酸化物半導体層１
３２の上面および側面に一様のチャネルが形成される。したがって、Ｗ_Ｓ１、Ｗ_Ｓ２がＷ
_Ｔと同等のとき、上面のみにチャネルが形成されると見積もった場合と比べて、約３倍の
オン電流を得ることができる。また、図６に示すトランジスタ１００のチャネル幅方向の
断面、および図１８に示すトランジスタ１０１のチャネル幅方向の断面のように、Ｗ_Ｓ１
、Ｗ_Ｓ２がＷ_Ｔの２倍のとき、上面のみにチャネルが形成されると見積もった場合と比べ
て、約５倍のオン電流を得ることができる。

また、本発明の一態様のトランジスタは、ゲート絶縁膜１６０におけるＴ_ＧＩ１とＴ_ＧＩ
２がほぼ同じであるため、ゲート絶縁膜２６０に局所的に絶縁耐圧が低い部分を生じるこ
となく、信頼性の高いトランジスタを形成することができる。

なお、Ｗ_Ｓ１＝Ｗ_Ｓ２＝Ｗ_Ｓとするとき、トランジスタのオン電流を効率よく向上させる
には０．３Ｗ_Ｓ≦Ｗ_Ｔ≦３Ｗ_Ｓ（Ｗ_Ｔは０．３Ｗ_Ｓ以上３Ｗ_Ｓ以下）とする。また、好ま
しくはＷ_Ｔ／Ｗ_Ｓを０．５以上１．５以下とし、より好ましくはＷ_Ｔ／Ｗ_Ｓを０．７以上
１．３以下とする。Ｗ_Ｔ／Ｗ_Ｓ＞３の場合は、Ｓ値やオフ電流が増加することがある。

したがって、本発明の一態様のトランジスタは、トランジスタが微細化された場合におい
ても十分に高いオン電流を得ることができる。

また、本発明の一態様のトランジスタは、第２の酸化物半導体層１３２を第１の酸化物半
導体層１３１上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導
体層１３２を三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効
果などを併せて有する。そのため、第２の酸化物半導体層１３２は第１の酸化物半導体層
１３１と第３の酸化物半導体層１３３で取り囲まれた構造となり、上述したトランジスタ
のオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値を向上させることができる。
したがって、Ｉｃｕｔ（ゲート電圧ＶＧが０Ｖ時の電流）を下げることができ、消費電力
を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、
半導体装置の長期信頼性を向上させることができる。

また、本発明の一態様のトランジスタは、図７および図１９に示すように、下地絶縁膜１
２０と基板１１０との間に導電膜１７２を備えていてもよい。当該導電膜を第２のゲート
電極として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことがで
きる。オン電流を増加させるには、例えば、ゲート電極層１７０と導電膜１７２を同電位
とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御
を行うには、ゲート電極層１７０とは異なる定電位を導電膜１７２に供給すればよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタ１００の作製方法に
ついて、図８および図９を用いて説明する。

基板１１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いる
ことができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が
設けられたものを用いてもよい。

下地絶縁膜１２０は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、
酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
および酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミ
ニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用い
て形成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導
体層１３０と接する上層は酸化物半導体層１３０への酸素の供給源となりえる過剰な酸素
を含む材料で形成することが好ましい。

また、下地絶縁膜１２０にイオン注入法、イオンドーピング法、プラズマイマージョンイ
オンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することに
よって、下地絶縁膜１２０から酸化物半導体層１３０への酸素の供給をさらに容易にする
ことができる。

なお、基板１１０の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡
散の影響が無い場合は、下地絶縁膜１２０を設けない構成とすることができる。

次に、下地絶縁膜１２０上に第１の酸化物半導体層１３１となる第１の酸化物半導体膜３
３１をスパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法、ＭＢＥ法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法また
はＰＬＤ法を用いて成膜する（図８（Ａ）参照）。

次に、第１の酸化物半導体膜３３１上に第２の酸化物半導体膜をスパッタリング法、ＣＶ
Ｄ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜する。そして、第２の酸化物半導
体膜を選択的にエッチングを行うことで第２の酸化物半導体層１３２を形成する（図８（
Ｂ）参照）。

第１の酸化物半導体層１３１および第２の酸化物半導体層１３２の積層、および後の工程
で形成する第３の酸化物半導体層１３３を含めた積層において連続接合を形成するために
は、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を
用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタ装
置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去す
べく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−
７Ｐａ乃至１×１０^−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以
上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプと
コールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体
が逆流しないようにしておくことが好ましい。

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは
、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで
高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限
り防ぐことができる。

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および後の工程で形成され
る第３の酸化物半導体層１３３には、実施の形態１で説明した材料を用いることができる
。例えば、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３：４、
１：３：３または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導
体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１、または５：５：６［原子数比］のＩｎ−Ｇ
ａ−Ｚｎ酸化物、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：６、１：３
：４、１：３：３または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いること
ができる。

また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物
半導体層１３３として用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ
）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが
好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすた
め、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アル
ミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーと
しては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐ
ｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（
Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウ
ム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある
。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物
、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−
Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉ
ｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸
化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ
−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸
化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いる
ことができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として
有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていても
よい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜と
も呼ぶ。

また、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用
いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ、Ｃｏ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ
から選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（Ｚｎ
Ｏ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

ただし、実施の形態１に詳細を記したように、第２の酸化物半導体層１３２は、第１の酸
化物半導体層１３１および第３の酸化物半導体層１３３よりも電子親和力が大きくなるよ
うに材料を選択する。

なお、酸化物半導体層の成膜には、スパッタ法を用いることが好ましい。スパッタ法とし
ては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に
、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法
を用いることが好ましい。

第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３
３としてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：
Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝５：５：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：３、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：
３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：
Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：
１：２のいずれかの材料を用いることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋
（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。

また、第２の酸化物半導体層１３２は、第１の酸化物半導体層１３１および第３の酸化物
半導体層１３３よりもインジウムの含有量を多くするとよい。酸化物半導体では主として
重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、よ
り多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同
等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物
半導体層１３２にインジウムの含有量が多い酸化物を用いることで、高い移動度のトラン
ジスタを実現することができる。

以下では、酸化物半導体膜の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ
−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方
体内に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状
に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜
の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形
成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。
）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に
対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ
以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポ
ットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描く
ように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対
しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合
がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、
スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突す
ると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行
な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場
合、当該平板状またはペレット状のスパッタ粒子は帯電しているためプラズマ中で凝集せ
ず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ膜を成膜することができる。

第２の酸化物半導体層１３２がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃ
ｅ、またはＮｄ）の場合、第２の酸化物半導体層１３２を成膜するために用いるスパッタ
用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ａ１：ｂ１：ｃ１とする
と、ａ１／ｂ１は、１／３以上６以下、さらには１以上６以下であって、ｃ１／ｂ１は、
１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｃ１／ｂ１を１
以上６以下とすることで、第２の酸化物半導体層１３２としてＣＡＡＣ−ＯＳ膜が形成さ
れやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１
：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝５：５：６等がある。

第１の酸化物半導体層１３１および第３の酸化物半導体層１３３がＩｎ−Ｍ−Ｚｎ酸化物
（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の酸化物半導体層１３
１および第３の酸化物半導体層１３３を成膜するために用いるスパッタ用ターゲットにお
いて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ａ２：ｂ２：ｃ２とすると、ａ２／ｂ２＜
ａ１／ｂ１であって、ｃ２／ｂ２は、１／３以上６以下、さらには１以上６以下であるこ
とが好ましい。なお、ｃ２／ｂ２を１以上６以下とすることで、第１の酸化物半導体層１
３１および第３の酸化物半導体層１３３としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。
ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ
：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等
がある。

ここで、図１０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を用いて、本発明の一態様のトランジス
タにおける酸化物半導体層１３０の結晶構造の一例を説明する。

図１０（Ａ）は、本発明の一態様のトランジスタのチャネル幅方向の断面図である。また
、図１０（Ｂ）は、図１０（Ａ）に示す酸化物半導体層１３０の一領域である領域４００
を拡大した図である。

図１０（Ｂ）に示す横方向の点線は結晶の層構造を模式的に表している。第１の酸化物半
導体層１３１の結晶は下地絶縁膜１２０との界面に対して略垂直方向にｃ軸配向する。そ
して、第１の酸化物半導体層１３１上に形成される第２の酸化物半導体層１３２および第
３の酸化物半導体層１３３の結晶も第１の酸化物半導体層１３１と同じ向きにｃ軸配向す
ることが好ましい。

また、第２の酸化物半導体層１３２と第３の酸化物半導体層１３３とが接触する領域４１
０においては、結晶が連接した構造となることが好ましい。図１０（Ｃ）に示すように、
Ｉｎ−Ｇａ−Ｚｎ酸化物では、ＩｎＯ_２からなる層と、ＧａまたはＺｎの酸化物からなる
層（（Ｇａ，Ｚｎ）Ｏ）の２つの層がｃ軸方向に層状に配列した結晶構造をとる。

第３の酸化物半導体層１３３の成膜時において、上述した平板状またはペレット状のスパ
ッタ粒子に含まれるＩｎＯ_２が寄与することにより、図１０（Ｄ）に示すように第２の酸
化物半導体層１３２と第３の酸化物半導体層１３３とが接する領域４１０において結晶が
連接する。

当該結晶の連接によって、第２の酸化物半導体層１３２と第３の酸化物半導体層１３３と
の界面にトラップ中心や再結合中心のような欠陥準位が形成されることが抑制できる。な
お、図１０（Ｄ）においては、第２の酸化物半導体層１３２および第３の酸化物半導体層
１３３に含まれるＩｎＯ_２が直線上に連接する様子を図示しているが、これに限らず、図
において連接するそれぞれのＩｎＯ_２の高さ方向の位置が異なっていてもよい。

第２の酸化物半導体層１３２の形成後に、第１の加熱処理を行ってもよい。第１の加熱処
理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活
性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。
また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素
を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理に
よって、第２の酸化物半導体層１３２の結晶性を高め、さらに下地絶縁膜１２０、第１の
酸化物半導体層１３１から水素や水などの不純物を除去することができる。なお、第２の
酸化物半導体層１３２を形成するエッチングの前に第１の加熱工程を行ってもよい。

次に、第１の酸化物半導体膜３３１および第２の酸化物半導体層１３２上にソース電極層
１４０およびドレイン電極層１５０となる第１の導電膜を形成する。第１の導電膜として
は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を
用いることができる。例えば、スパッタ法などにより１００ｎｍのチタン膜を形成する。
またＣＶＤ法によりタングステン膜を形成してもよい。

次に、第１の導電膜を第２の酸化物半導体層１３２上で分断するようにエッチングし、ソ
ース電極層１４０およびドレイン電極層１５０を形成する（図８（Ｃ）参照）。このとき
、第１の導電膜のオーバーエッチングによって、第２の酸化物半導体層１３２の一部がエ
ッチングされた形状となってもよい。

次に、第１の酸化物半導体膜３３１、第２の酸化物半導体層１３２、ソース電極層１４０
およびドレイン電極層１５０上に、第３の酸化物半導体層１３３となる第３の酸化物半導
体膜３３３を形成する。

なお、第３の酸化物半導体膜３３３の形成後に第２の加熱処理を行ってもよい。第２の加
熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、第
３の酸化物半導体膜３３３から水素や水などの不純物を除去することができる。また、第
１の酸化物半導体膜３３１および第２の酸化物半導体層１３２から、さらに水素や水など
の不純物を除去することができる。

ここで、第１の加熱処理時、第１の導電膜を形成時、第２の加熱処理時には、下地絶縁膜
１２０上の全面に第１の酸化物半導体膜３３１が形成されている。上記加熱処理およびＣ
ＶＤ法による導電膜形成時は高温を要する工程であるが、当該第１の酸化物半導体膜が下
地絶縁膜１２０上の全面に形成されていることによって、下地絶縁膜１２０に含まれる過
剰な酸素の不必要な放出を抑制することができる。

次に、第３の酸化物半導体膜３３３上にゲート絶縁膜１６０となる絶縁膜３６０を形成す
る。絶縁膜３６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イ
ットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸
化タンタルなどを用いることができる。なお、絶縁膜３６０は、上記材料の積層であって
もよい。絶縁膜３６０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法な
どを用いて形成することができる。また、ゲート絶縁膜１６０は、原材料、温度、圧力、
電極間距離、投入電力などを調整し、図５（Ａ）に示すようなＴ_ＧＩ１とＴ_ＧＩ２がほぼ
等しくなるような被覆性を向上させる条件を用いて形成することが好ましい。例えば、ゲ
ート絶縁膜としての膜質が維持できる範囲で、高温、高圧の条件で成膜することで被覆性
を向上させることができる。

次に、絶縁膜３６０上にゲート電極層１７０となる第２の導電膜３７０を形成する（図９
（Ａ）参照）。第２の導電膜３７０としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ
、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いるこ
とができる。第２の導電膜３７０は、スパッタ法やＣＶＤ法などにより形成することがで
きる。また、第２の導電膜３７０としては、窒素を含んだ導電膜を用いてもよく、上記材
料を含む導電膜と窒素を含んだ導電膜の積層を用いてもよい。

次に、ゲート電極層１７０を形成するためのレジストマスクを用いて、第２の導電膜３７
０を選択的にエッチングし、ゲート電極層１７０を形成する。

続いて、上記レジストマスクまたはゲート電極層１７０をマスクとして絶縁膜３６０を選
択的にエッチングし、ゲート絶縁膜１６０を形成する。

続いて、上記レジストマスクまたはゲート電極層１７０をマスクとして第３の酸化物半導
体膜３３３をエッチングし、第３の酸化物半導体層１３３を形成する。

続いて、上記レジストマスクまたはゲート電極層１７０に加え、ソース電極層１４０およ
びドレイン電極層１５０をマスクとして第１の酸化物半導体膜３３１を選択的にエッチン
グし、第１の酸化物半導体層１３１を形成する（図９（Ｂ）参照）。

上記、第２の導電膜３７０、絶縁膜３６０、第３の酸化物半導体膜３３３、および第１の
酸化物半導体膜３３１のエッチングは各層毎に行ってもよいし、連続で行ってもよい。

次に、ソース電極層１４０、ドレイン電極層１５０、およびゲート電極層１７０上に酸化
物絶縁層１８０を形成する（図９（Ｃ）参照）。酸化物絶縁層１８０は、下地絶縁膜１２
０と同様の材料、方法を用いて形成することができる。

また、酸化物絶縁層１８０にイオン注入法、イオンドーピング法、プラズマイマージョン
イオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加すること
によって、酸化物絶縁層１８０から酸化物半導体層１３０への酸素の供給をさらに容易に
することができる。

次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件
で行うことができる。第３の加熱処理により、下地絶縁膜１２０、ゲート絶縁膜１６０、
酸化物絶縁層１８０から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠
損を低減することができる。

以上の工程で、図１に示すトランジスタ１００を作製することができる。

なお、同様の工程を用いてトランジスタ１０１を作製することができる（図２０、図２１
参照）。ただし、図２０（Ｂ）に示すように、第１の酸化物半導体膜３３１をオーバーエ
ッチングし、第１の酸化物半導体膜３３１の第２の酸化物半導体層１３２と重ならない領
域の膜厚（Ｔ_ＯＳ２）は、第２の酸化物半導体層１３２と重なる領域の膜厚（Ｔ_ＯＳ１）
より薄くする。例えば、Ｔ_ＯＳ２／Ｔ_ＯＳ１を０．１以上０．８以下、好ましくはＴ_ＯＳ
２／Ｔ_ＯＳ１を０．１以上０．５以下、より好ましくは０．１以上０．３以下とすればよ
い。

また、本実施の形態で説明した金属膜などは、代表的にはスパッタ法やプラズマＣＶＤ法
により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。
熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ法などがある。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。

また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を
大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで
成膜を行ってもよい。

ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチ
ャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば
、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料
ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガス
と同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原
料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリア
ガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。ま
た、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２
の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し
、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜
が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すこと
で、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰
り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦ
ＥＴを作製する場合に適している。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガ
スとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６
ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代え
てＳｉＨ_４ガスを用いてもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態３）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装
置）の一例を、図面を用いて説明する。

図１１（Ａ）に半導体装置の断面図、図１１（Ｂ）に半導体装置の回路図をそれぞれ示す
。

図１１（Ａ）および図１１（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いた
トランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３３００、
および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形
態１で説明したトランジスタ１００またはトランジスタ１０１を用いることができる。

また、容量素子３４００は、一方の電極をトランジスタ３３００のソース電極層またはド
レイン電極層、他方の電極をトランジスタ３３００のゲート電極層、誘電体をトランジス
タ３３００の第３の酸化物半導体層、およびゲート絶縁膜１６０と同じ材料を用いる構造
とすることで、トランジスタ３３００と同時に形成することができる。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸
化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物
半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能
とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる
他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成
をここで示すものに限定する必要はない。

図１１（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンな
ど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むよう
に設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域
上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する
。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが
、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、ト
ランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極
層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層と
の記載には、ソース領域が含まれうる。

基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１００が設けら
れており、トランジスタ３２００を覆うように絶縁層３１５０が設けられている。なお、
素子分離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉ
ｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの
素子分離技術を用いて形成することができる。

例えば、結晶性シリコン基板を用いた場合、トランジスタ３２００は高速動作が可能とな
る。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報
の読み出しを高速に行うことができる。

絶縁層３１５０上にはトランジスタ３３００が設けられ、そのソース電極層またはドレイ
ン電極層の一方は延在して、容量素子３４００の一方の電極として作用する。また、当該
電極は、接続配線３３５０を介してトランジスタ３２００のゲート電極層と電気的に接続
される。

図１１（Ａ）に示すトランジスタ３３００は、酸化物半導体層にチャネルが形成されるト
ップゲート型トランジスタである。トランジスタ３３００は、オフ電流が小さいため、こ
れを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフ
レッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記
憶装置とすることが可能となるため、消費電力を十分に低減することができる。

また、トランジスタ３３００と重畳するように絶縁層３１５０を介して電極３２５０が設
けられている。当該電極を第２のゲート電極として適切な電位を供給することで、トラン
ジスタ３３００のしきい値電圧を制御することができる。また、トランジスタ３３００の
長期信頼性を高めることができる。また、当該電極をトランジスタ３３００のゲート電極
と同電位として動作させることでオン電流を増加させることができる。なお、電極３２５
０を設けない構成とすることもできる。

図１１（Ａ）に示すように、トランジスタ３２００を形成する基板上にトランジスタ３３
００および容量素子３４００を形成することができるため、半導体装置の集積度を高める
ことができる。

図１１（Ａ）に対応する回路構成の一例を図１１（Ｂ）に示す。

図１１（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極層と電
気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極層と電気的
に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極層ま
たはドレイン電極層の一方と電気的に接続され、第４の配線３００４はトランジスタ３３
００のゲート電極層と電気的に接続されている。そして、トランジスタ３２００のゲート
電極層、およびトランジスタ３３００のソース電極層またはドレイン電極層の他方は、容
量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４０
０の電極の他方と電気的に接続されている。なお、電極３２５０に相当する要素は図示し
ていない。

図１１（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持
可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極層、お
よび容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極層に
は、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える
電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるもの
とする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる
電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００
のゲート電極層に与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電
極層の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジス
タ３２００のゲート電極層に保持された電荷量に応じて、第２の配線３００２は異なる電
位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２０
０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖ
_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている
場合の見かけのしきい値電圧Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしき
い値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３０
０５の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ
_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極層に与え
られた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられて
いた場合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジス
タ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の
配線３００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ
状態」のままである。このため、第２の配線３００２の電位を判別することで、保持され
ている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_{ｔｈ＿
Ｈ}より小さい電位を第５の配線３００５に与えればよい。または、ゲート電極層の状態に
かかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌ
より大きい電位を第５の配線３００５に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が生じない。すなわち、開示する発明に係る半導体装置
では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性
が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き
込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体
装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態４）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について
、実施の形態３に示した構成と異なる半導体装置の説明を行う。

図１２は、半導体装置の回路構成の一例である。当該半導体装置において、第１の配線４
５００とトランジスタ４３００のソース電極層とは電気的に接続され、第２の配線４６０
０とトランジスタ４３００の第１のゲート電極層とは電気的に接続され、トランジスタ４
３００のドレイン電極層と容量素子４４００の第１の端子とは電気的に接続されている。
なお、当該半導体装置に含まれるトランジスタ４３００としては、実施の形態１で説明し
たトランジスタ１００を用いることができる。なお、第１の配線４５００はビット線、第
２の配線４６００はワード線としての機能を有することができる。

当該半導体装置（メモリセル４２５０）は、図１１に示すトランジスタ３３００および容
量素子３４００と同様の接続形態とすることができる。したがって、容量素子４４００は
、実施の形態３で説明した容量素子３４００と同様に、トランジスタ４３００の作製工程
にて同時に作製することができる。

次に、図１２に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を
行う場合について説明する。

まず、第２の配線４６００にトランジスタ４３００がオン状態となる電位を供給し、トラ
ンジスタ４３００をオン状態とする。これにより、第１の配線４５００の電位が、容量素
子４４００の第１の端子に与えられる（書き込み）。その後、第２の配線４６００の電位
を、トランジスタ４３００がオフ状態となる電位として、トランジスタ４３００をオフ状
態とすることにより、容量素子４４００の第１の端子の電位が保持される（保持）。

酸化物半導体を用いたトランジスタ４３００は、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ４３００をオフ状態とすることで、容量素子４４００
の第１の端子の電位（あるいは、容量素子４４００に蓄積された電荷）を極めて長時間に
わたって保持することが可能である。

次に、情報の読み出しについて説明する。トランジスタ４３００がオン状態となると、浮
遊状態である第１の配線４５００と容量素子４４００とが導通し、第１の配線４５００と
容量素子４４００の間で電荷が再分配される。その結果、第１の配線４５００の電位が変
化する。第１の配線４５００の電位の変化量は、容量素子４４００の第１の端子の電位（
あるいは容量素子４４００に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子４４００の第１の端子の電位をＶ、容量素子４４００の容量をＣ、第１
の配線４５００が有する容量成分をＣＢ、電荷が再分配される前の第１の配線４５００の
電位をＶＢ０とすると、電荷が再分配された後の第１の配線４５００の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として
、容量素子４４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合の第１の配線４５００の電位（＝（ＣＢ×ＶＢ０＋Ｃ
×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第１の配線４５００の電位
（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、第１の配線４５００の電位を所定の電位と比較することで、情報を読み出すこと
ができる。

このように、図１２に示す半導体装置（メモリセル４２５０）は、トランジスタ４３００
のオフ電流が極めて小さいという特徴から、容量素子４４００に蓄積された電荷は長時間
にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、
リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減
することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を
保持することが可能である。

図１２に示したメモリセル４２５０は、メモリセル４２５０を駆動させるための駆動回路
が形成された基板を積層することが好ましい。メモリセル４２５０と駆動回路を積層する
ことで、半導体装置の小型化を図ることができる。なお、積層するメモリセル４２５０お
よび駆動回路の数は限定しない。

駆動回路に含まれるトランジスタは、トランジスタ４３００とは異なる半導体材料を用い
ることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリ
コン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ま
しい。このような半導体材料を用いたトランジスタは、酸化物半導体を用いたトランジス
タよりも高速動作が可能であり、メモリセル４２５０の駆動回路の構成に用いることが適
している。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体
装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態５）
本実施の形態では、少なくとも実施の形態１で説明したトランジスタを用いることができ
、実施の形態３で説明した記憶装置を含むＣＰＵについて説明する。

図１３は、実施の形態１で説明したトランジスタ１００を少なくとも一部に用いたＣＰＵ
の一例の構成を示すブロック図である。

図１３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有し
ている。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え
可能なＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図１３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際
のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１３に示すＣＰＵ
または演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並
列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱え
るビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることが
できる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。

図１３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。

図１３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。

図１４は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶デー
タが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と
、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素
子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子
７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさら
に有していても良い。

ここで、回路７０２には、実施の形態３で説明した記憶装置を用いることができる。記憶
素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９の第１の
ゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続け
る構成とする。例えば、トランジスタ７０９の第１のゲートが抵抗等の負荷を介して接地
される構成とする。

スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構
成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトラン
ジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトラン
ジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトラン
ジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３
のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または
非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッ
チ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッ
チ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッ
チ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子
と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオ
フ状態）が選択される。

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの
一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノ
ードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電源電位を供給す
ることのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の
第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。ス
イッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ
７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続さ
れる。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は
電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第
２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の
端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と
、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部
分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力
される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（Ｖ
ＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他
方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される
。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすること
ができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される
構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電源電位を供
給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極
的に利用することによって省略することも可能である。

トランジスタ７０９の第１ゲート（第１のゲート電極層）には、制御信号ＷＥが入力され
る。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによ
って第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッ
チの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の
端子の間は非導通状態となる。

トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対
応する信号が入力される。図１４では、回路７０１から出力された信号が、トランジスタ
７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子
（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０
６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入
力される。

なお、図１４では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレイ
ンの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１
に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジス
タ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられるこ
となく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力さ
れた信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３
の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当
該ノードに入力することができる。

図１４におけるトランジスタ７０９は、実施の形態１で説明したトランジスタ１００を用
いることができる。また、実施の形態３で説明したように第２ゲート（第２のゲート電極
層）を有する構成とすることが好ましい。第１ゲートには制御信号ＷＥを入力し、第２ゲ
ートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号
とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソ
ース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のし
きい値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔをより低減
することができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジ
スタを用いることもできる。

また、図１４において、記憶素子７００に用いられるトランジスタのうち、トランジスタ
７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０に
チャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリ
コン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７０
０に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジス
タとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャ
ネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジス
タは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトラ
ンジスタとすることもできる。

図１４における回路７０１には、例えばフリップフロップ回路を用いることができる。ま
た、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いること
ができる。

本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は
、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によっ
て保持することができる。

また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７０
０に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保た
れる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を
保持することが可能である。

また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を
行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデ
ータを保持しなおすまでの時間を短くすることができる。

また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１
０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後
、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、ま
たはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７
０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出す
ことが可能である。

このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記
憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこと
ができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰す
ることができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または
複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑
えることができる。

本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７０
０は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ
、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−
ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能
である。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

（実施の形態６）
本実施の形態では、実施の形態１で説明したトランジスタ、実施の形態３、４で説明した
記憶装置、または実施の形態５で説明したＣＰＵ等（ＤＳＰ、カスタムＬＳＩ、ＰＬＤ、
ＲＦ−ＩＤを含む）を用いることのできる電子機器の例について説明する。

実施の形態１で説明したトランジスタ、実施の形態３、４で説明した記憶装置、または実
施の形態５で説明したＣＰＵ等は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコン
ピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、
テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシー
バ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入
力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ
等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなど
の空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍
庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の
医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置
などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、
エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、燃
料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体
なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車
（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブ
リッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト
自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大
型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機
、宇宙船が挙げられる。これらの電子機器の一部の具体例を図１５に示す。

図１５（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み
込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力
することが可能である。本発明の一態様のトランジスタを有する記憶装置は、表示部８０
０２を動作するための駆動回路に用いることが可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを
備えていてもよい。ＣＰＵ８００４やメモリに、本発明の一態様のトランジスタを有する
ＣＰＵ、記憶装置を用いることができる。

図１５（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部
８１０２と、マイクロコンピュータ８１０１を用いた電子機器の一例である。マイクロコ
ンピュータ８１０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ
を含む。

また、図１５（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディシ
ョナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電子
機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰ
Ｕ８２０３等を有する。図１５（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に
設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられてい
てもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けら
れていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵ
に用いることによって省電力化を図ることができる。

また、図１５（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジ
スタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、電気冷凍冷蔵
庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０
４等を有する。図１５（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられて
いる。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４
に用いることによって省電力化が図れる。

図１５（Ｂ）、（Ｃ）には、電子機器の一例である電気自動車の例を示す。電気自動車９
７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７
０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示し
ないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施
の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力
化が図れる。

駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、
を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情
報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる
負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２
は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギ
ーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図
示していないが、直流を交流に変換するインバータも内蔵される。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。

１００ トランジスタ
１０１ トランジスタ
１１０ 基板
１２０ 下地絶縁膜
１３０ 酸化物半導体層
１３１ 第１の酸化物半導体層
１３２ 第２の酸化物半導体層
１３３ 第３の酸化物半導体層
１３５ 境界
１３７ チャネル領域
１３８ チャネル領域
１４０ ソース電極層
１５０ ドレイン電極層
１６０ ゲート絶縁膜
１７０ ゲート電極層
１７２ 導電膜
１８０ 酸化物絶縁層
２１０ 基板
２２０ 下地絶縁膜
２３０ 酸化物半導体層
２６０ ゲート絶縁膜
２７０ ゲート電極
３３１ 第１の酸化物半導体膜
３３３ 第３の酸化物半導体膜
３６０ 絶縁膜
３７０ 導電膜
４００ 領域
４１０ 領域
７００ 記憶素子
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３１００ 素子分離絶縁層
３１５０ 絶縁層
３２００ トランジスタ
３２５０ 電極
３３００ トランジスタ
３３５０ 接続配線
３４００ 容量素子
４２５０ メモリセル
４３００ トランジスタ
４４００ 容量素子
４５００ 配線
４６００ 配線
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (2)

1. 絶縁表面上に設けられたトランジスタを有し、
   前記トランジスタは、
   第１の酸化物半導体層と、
   前記第１の酸化物半導体層上の第２の酸化物半導体層と、
   前記第２の酸化物半導体層上のソース電極層及びドレイン電極層と、
   前記第２の酸化物半導体層上、前記ソース電極層上、及び前記ドレイン電極層上の第３の酸化物半導体層と、
   前記第３の酸化物半導体層上の絶縁膜と、
   前記絶縁膜上のゲート電極層と、を有し、
   前記第１の酸化物半導体層は、前記第２の酸化物半導体層と接する第１の領域と、前記ソース電極層と接する第２の領域と、前記ドレイン電極層と接する第３の領域と、を有し、
   前記第２の領域の膜厚及び前記第３の領域の膜厚は、前記第１の領域の膜厚よりも小さく、
   前記トランジスタのチャネル長方向の断面において、
   前記第１の酸化物半導体層の端部の一方は、前記ソース電極層の端部の一方と一致し、
   前記第１の酸化物半導体層の端部の他方は、前記ドレイン電極層の端部の一方と一致し、
   前記第３の酸化物半導体層の端部の一方は、前記ソース電極層上に位置し、
   前記第３の酸化物半導体層の端部の他方は、前記ドレイン電極層上に位置する半導体装置。
2. 請求項１において、
   前記第１の領域の膜厚をＴ_ＯＳ１とし、前記第２の領域または前記第３の領域の膜厚をＴ_ＯＳ２としたとき、Ｔ_ＯＳ２／Ｔ_ＯＳ１が０．１以上０．８以下である半導体装置。