JP4907942B2 - トランジスタおよび電子デバイス - Google Patents

Description

本発明は、酸化亜鉛（ＺｎＯ）の活性層を有するトランジスタに関するものであり、電子デバイスに用いられるスイッチング素子に好適なトランジスタおよびそれを用いた電子デバイスに関するものである。

近年、液晶表示装置や有機ＥＬ（エレクトロルミネッセンス）表示装置など薄型表示装置（フラットパネルディスプレイ；ＦＰＤ）の利用が急速に発展している。これらの薄型表示装置の中でも特に、高品位の表示が可能なアクティブマトリクス型表示装置には、アモルファスシリコンＴＦＴ（薄膜トランジスタ）やポリシリコンＴＦＴなどが用いられている。

ところが、これらの材料は可視光領域に光導電性を有しているため、光が照射されるとキャリアが生成されて抵抗が低下し、表示品位の低下を招く。そこで、金属被膜などの遮光層によって光を遮断することで光による抵抗を防止しているが、これによって有効表示面積が低下するので、バックライトを明るくする必要があり、エネルギーの利用効率が低くなってしまう。

このため、可視光領域に光導電性を有さない、透明なトランジスタが求められている。このようなトランジスタを形成するための透明なチャネル層の材料としては、例えば、酸化亜鉛（ＺｎＯ）、酸化マグネシウム亜鉛（Ｍｇ_xＺｎ_1-xＯ）、酸化カドミウム亜鉛（Ｃｄ_xＺｎ_1-xＯ）、酸化カドミウム（ＣｄＯ）等が挙げられるが、これらの中でも、低温での作製においても比較的良い物性を示す半導体であることから、ＺｎＯを用いたトランジスタが注目されている。

例えば、特許文献１では、トランジスタのチャネル層にＺｎＯ等の透明半導体を使用し、ゲート絶縁層にも透明絶縁性酸化物を使用して、トランジスタを透明にすることが記載されている。

また、特許文献２には、ＺｎＯと基板との格子不整合を解消するために、ＳｃＡｌＭｇＯ₄あるいはＺｎＯ単結晶からなる基板上にＺｎＯからなるチャネル層を形成することで、ＺｎＯをチャネル層として用いた薄膜トランジスタの高性能化が可能であることが記載されている。

ところで、ＺｎＯをベースとしたトランジスタのさらなる高性能化を図るためには、ＺｎＯとの間で良好な界面を実現しうる絶縁層材料の開発が不可欠である。そこで、例えば非特許文献１には、絶縁層材料としてβ−ＬｉＧａＯ₂を用いたヘテロ構造が提案されている。

また、非特許文献２には、ＺｎＯとの格子整合性のよい材料としてＭｇ_1-xＣａ_xＯが記載されており、上記Ｍｇ_1-xＣａ_xＯにおけるＣａ濃度ｘをｘ＝０．７とすることで、ＺｎＯと完全に格子整合できることが記載されている。

なお、非特許文献３には、ＭｇＯ基板上にＭｇ_1-xＣａ_xＯを形成することが記載されている。また、特許文献３には、窒化ニオビウム（ＮｂＮ）をＭｇＯとＣａＯとの固溶体上にエピタキシャル成長させることが記載されている。

また、特許文献４には、Ｓｉ基板と、Ｓｉ基板上に形成された、ＭｇＯ,ＣａＯ,ＳｒＯ,ＢａＯ,またはこれらを含む固溶体のうち少なくとも１種からなるＮａＣｌ構造の金属酸化物のバッファ層と、該バッファ層上に立方晶（１００）配向または擬立方晶（１００）配向でエピタキシャル成長により形成された、ペロブスカイト構造の金属酸化物を含む導電性酸化物層とを有する電子デバイス用基板が開示されている。

また、特許文献５には、表面がアモルファス状態の基板上に、ＭｇＯ,ＣａＯ,ＳｒＯ,ＢａＯ,またはこれらを含む固溶体のうち少なくとも１種からなるＮａＣｌ構造の金属酸化物のバッファ層と、該バッファ層上に形成されたペロブスカイト構造を有する金属酸化物を含む導電性酸化物層とを有する電子デバイス用基板が開示されている。
特開２０００−１５０９００号公報（公開日：２０００年５月３０日） 特開２００２−２７７５３４号公報（公開日：２０００年１０月６日） 米国特許第４７６８０６９号明細書 特開２００３−１６３１７６号公報（公開日２００３年６月６日） 特開２００４−００２１５０号公報（公開日２００４年１月８日） I,Ohkubo et al, "Heteroepitaxial growth of β-LiGaO2 thin films on ZnO", J.Appl.Phys. volume92 , number9 , p.5587, 2002 J.Nishii, M.Kawasaki, et al,"High-throughput Synthesis and Characterization of Mg1-xCaxO film as a Lattice and Valence-matched Gate Dielectric for ZnO Based Field Effect Transistors", The Third Japan-U.S. Workshop on Combinational Materials Science, 2004 E.S.Hellman, E.H.Hartford,Jr, "Epitaxial solid-solution films of immiscible MgO and CaO", Appl.Phys.Lett.64(11), p.1341, 14 March 1994

しかしながら、上記非特許文献１の技術では、ヘテロ界面での電荷不整合のために、十分なトランジスタ特性の改善効果が得られない。

また、非特許文献２では、ゲート絶縁層としてＭｇ_1-xＣａ_xＯを用いることが開示されている。しかしながら、Ｍｇ_1-xＣａ_xＯは熱平衡下ではほとんど固溶しないので、Ｍｇ_1-xＣａ_xＯは薄膜でしか得られない。このため、Ｍｇ_1-xＣａ_xＯ単体ではトランジスタのゲート絶縁層として用いることが困難な場合がある。

また、非特許文献３および特許文献３〜５には、ＺｎＯの格子整合性については何ら記載されていない。

本発明は、上記の問題点に鑑みてなされたものであって、その目的は、チャネル層としてＺｎＯを用いたトランジスタにおいて、チャネル層界面における電荷整合性および格子整合性を向上させてトランジスタの高性能化を図ることにある。

本発明のトランジスタは、上記の課題を解決するために、基板と、ＺｎＯからなるチャネル層と、上記チャネル層に接続されたソース電極およびドレイン電極と、上記チャネル層との間にゲート絶縁層を介して備えられるゲート電極とをそなえてなるトランジスタであって、上記チャネル層における上記ゲート絶縁層側の界面にＭｇ_1-xＣａ_xＯ（０．２＜ｘ＜０．８）からなる界面改質層が設けられていることを特徴としている。

一般に、Ｍｇ_1-xＣａ_xＯは熱平衡下ではほとんど固溶しないので薄膜でしか形成できない。このため、Ｍｇ_1-xＣａ_xＯ単体ではゲート絶縁層として用いることが困難な場合がある。そこで、上記の構成では、Ｍｇ_1-xＣａ_xＯをチャネル層の界面改質層として用い、この界面改質層を介してゲート絶縁層を形成する。これにより、チャネル層におけるゲート絶縁層側の界面の格子整合性および電荷整合性を向上させることができる。その結果、トランジスタのＳ値（金属の仕事関数に対してショットキー障壁高さの変化する割合）、電界効果移動度、Ｏｆｆ電流（ゲート電圧を印加しないときにソース電極−ドレイン電極間に流れる電流）、Ｏｎ／Ｏｆｆ比（ゲート電圧の印加によるソース電極−ドレイン電極間の電流増幅率）を向上させることができる。

なお、上記界面改質層は、Ｍｇ_0.42Ｃａ_0.58Ｏであることが好ましい。

上記非特許文献２では、Ｍｇ_1-xＣａ_xＯの組成をｘ＝０．７とすることで、ＺｎＯと完全格子整合できるとしている。しかしながら、本願発明者らが詳細に検討した結果、ｘ＝０．７では完全に格子整合させることができず、ＺｎＯと完全格子整合させるためには、ｘ＝０．５８あるいはその近傍の値にすることが必要であることが明らかになった。したがって、Ｍｇ_1-xＣａ_xＯにおけるＣａ濃度ｘを０．５８とすることにより、ＺｎＯからなるチャネル層との格子整合性を向上させることができる。

また、上記トランジスタを、上記基板側から見て、チャネル層、ゲート絶縁層、ゲート電極がこの順で配置されている構造、すなわちトップゲート構造としてもよい。

また、トップゲート構造にする場合、上記基板と上記チャネル層との間にバッファ層が形成されており、上記チャネル層が、上記バッファ層上に形成されている構成としてもよい。

上記の構成によれば、バッファ層上にチャンル層としてのＺｎＯを形成することにより、ＺｎＯの結晶性を向上させ、トランジスタの特性をさらに向上させることができる。

また、上記バッファ層は、ＺｎＯの結晶性を向上させることができ、かつ、電気抵抗値が高いことが好ましい。このようなバッファ層としては、例えば、アニール処理を施したＭｇＺｎＯを用いることができる。

また、上記トランジスタを、上記基板側から見て、ゲート電極、ゲート絶縁層、チャネル層がこの順で配置されている構造、すなわちボトムゲート構造としてもよい。上記の構成では、トランジスタの製造工程において、界面改質層上にチャネル層を形成することになる。この場合、上記界面改質層をＺｎＯの配向制御手段として機能させることができる。これにより、Ｍｇ_1-xＣａ_xＯからなる界面改質層によって、チャネル層界面の格子整合性,電荷整合性を向上させるとともに、界面改質層上に形成されるＺｎＯの配向性を向上させることができる。

また、ボトムゲート構造にする場合、上記チャネル層における上記ゲート絶縁層側とは反対側の界面に、Ｍｇ_1-xＣａ_xＯ（０．２＜ｘ＜０．８）からなる第２界面改質層が設けられている構成としてもよい。

これにより、チャネル層におけるゲート絶縁層側とは反対側の界面の電荷整合性を向上させることができ、トランジスタの性能をさらに向上させることができる。

また、上記チャネル層は、単結晶ＺｎＯであってもよく、多結晶ＺｎＯであってもよい。

本発明の電子デバイスは、上記したいずれかのトランジスタを備えている。これにより、電子デバイスの性能を向上させることができる。

また、上記電子デバイスは、表示装置または画像読取装置であって、上記トランジスタが、画素電極への画像信号の書き込みまたは読み出しを制御するために当該画素電極に接続されている構成としてもよい。例えば、上記電子デバイスがアクティブマトリクス型の表示装置（例えば、液晶表示装置や有機ＥＬ表示装置）である場合、駆動回路から画素電極に画像信号を書き込む際に上記トランジスタをＯＮさせる。また、上記電子デバイスが例えばイメージセンサのような画像読取装置の場合、画素電極に取り込まれた画素信号を読み出す際にトランジスタをＯＮさせる。このように、画像表示や画像読み取りのための電子デバイスに上記トランジスタを用いることにより、これらの電子デバイスの高性能化を図ることができる。また、可視光に対して透明なＺｎＯをチャネル層として用い、Ｍｇ_1-xＣａ_xＯを界面改質層に用いた性能のよいトランジスタを備えることにより、表示装置の表示領域あるいは画像読取装置の画像読取領域を広げることができる。

以上のように、本発明のトランジスタは、上記チャネル層における上記ゲート絶縁層側の界面にＭｇ_1-xＣａ_xＯ（０．２＜ｘ＜０．８）からなる界面改質層が設けられている。

これにより、チャネル層におけるゲート絶縁層側の界面の格子整合性および電荷整合性を向上させることができるので、トランジスタのＳ値、電界効果移動度、Ｏｆｆ電流、Ｏｎ／Ｏｆｆ比等の特性を向上させることができる。

また、上記のトランジスタを電子デバイスに適用することにより、電子デバイスの性能を向上させることができる。

〔実施形態１〕
本発明の一実施形態について説明する。図１は、本実施形態にかかる半導体装置であるトランジスタ（電界効果トランジスタ；ＦＥＴ）１の概略構成を示す断面図である。

この図に示すように、トランジスタ１は、基板２と、基板２上に形成されたバッファ層３と、バッファ層３上に形成されたチャネル層（半導体層）４と、チャネル層４上に所定の間隔を隔てて形成されたソース電極５およびドレイン電極６と、チャネル層４上のソース電極５，ドレイン電極６以外の領域に形成された界面改質層７と、ソース電極５，ドレイン電極６，界面改質層７上に形成されたゲート絶縁層８と、ゲート絶縁層８上に形成されたゲート電極９とを備えている。なお、トランジスタ１のチャネル幅Ｗは５０μｍであり、チャネル長Ｌは２０μｍである。

基板２としては、ＳｃＡｌＭｇＯ₄（ＳＣＡＭ）を用いている。基板厚さは特に限定されるものではないが、本実施形態では約１００μｍの基板を用いた。ＳｃＡｌＭｇＯ₄はＺｎＯ（酸化亜鉛）との格子整合性が高いので、ＳｃＡｌＭｇＯ₄からなる基板２上にＺｎＯを高品質でエピタキシャル成長させることができる。なお、ＳｃＡｌＭｇＯ₄に代えて単結晶ＺｎＯを用いても略同様の効果が得られる。また、基板２は、ＳｃＡｌＭｇＯ₄や単結晶ＺｎＯに限るものではなく、他の材料からなる基板を用いてもよい。

バッファ層３は、基板２上に（０００１）配向するようにエピタキシャル成長させたＺｎＯをアニール処理したものであり、厚さ２０ｎｍで形成されている。なお、アニール処理については、大気中において、アニール温度１０００℃、アニール時間１時間とした。

チャネル層４は、バッファ層３上に（０００１）配向するようにエピタキシャル成長させたＺｎＯ（単結晶ＺｎＯ）からなり、厚さ２００ｎｍに形成されている。

界面改質層７は、チャネル層４としてのＺｎＯ上に（１１１）配向するようにエピタキシャル成長させた厚さ２００ｎｍのＭｇ_1-xＣａ_xＯからなる。ここで、ｘはＭｇ_1-xＣａ_xＯにおけるＣａ濃度を表す値であり、トランジスタ１ではｘ＝０．５８としている。すなわち、本実施形態では、界面改質層７としてＭｇ_0.42Ｃａ_0.58Ｏを用いている。

ソース電極５，ドレイン電極６，ゲート電極９としては、アルミニウムＡｌとチタニウムＴｉの合金を用いている。ただし、ソース電極５，ドレイン電極６，ゲート電極９の材質はこれに限るものではなく、適宜変更してもよい。例えば、Ｉｎ₂Ｏ₃、ＳｎＯ₂、（Ｉｎ−Ｓｎ）Ｏ_xなどの透明導電体を用いてもよく、その場合には、可視光に対して透明な部分の面積がより広いトランジスタを形成できる。

ゲート絶縁層（ゲート絶縁膜）８は、厚さ５００ｎｍの非結晶酸化アルミニウムａ−ＡｌＯｘからなり、ソース電極５，ドレイン電極６，界面改質層７上に形成されている。なお、ゲート絶縁層８はこれに限るものではなく、種々の絶縁膜材料を用いることができる。

次に、トランジスタ１の製造方法について説明する。

まず、厚さ５０ｎｍの（０００１）配向したＳｃＡｌＭｇＯ₄からなる基板２上に、レーザーＭＢＥ法によって厚さ２０ｎｍのＺｎＯを（０００１）配向するようにエピタキシャル成長させる。図２は、本実施形態で用いたレーザーＭＢＥ装置の概略構成を示す断面図である。成長条件は特に限定されるものではないが、本実施形態では、ＺｎＯ結晶をターゲットとし、成長温度７００℃、レーザー繰り返し周波数５Ｈｚ、レーザーパワー１Ｊ／ｃｍ²、酸素分圧１×１０^-6Ｔｏｒｒとした。なお、上記レーザーとして、波長λ＝２４８ｎｍのＫｒＦエキシマレーザーを用いた。

次に、上記のようにＺｎＯをエピタキシャル成長させた基板２をアニール処理（熱処理）することにより、バッファ層３を形成する。

次に、バッファ層３上にレーザーＭＢＥ法によって厚さ２００ｎｍのＺｎＯを（０００１）配向するようにエピタキシャル成長させてチャネル層４を形成する。なお、成長条件はバッファ層３を形成するためにエピタキシャル成長させた上記ＺｎＯと同様である。

次に、チャネル層４上の所定の領域（ソース電極５およびドレイン電極６を形成しない領域）にフォトリソグラフィ工程によってレジストを形成し、Ａｒ⁺等を用いてエッチングを行い、チャネル層４を所定の形状にパターニングする。

次に、電子線真空蒸着（electron beam evapolation）およびリフトオフ（lift-off）技術を用いてＡｌ（膜厚３０ｎｍ）およびＴｉ（膜厚２０ｎｍ）からなるソース電極５およびドレイン電極６を形成する。あるいは、ＲＦマグネトロンスパッタリングなどによって形成してもよい。

次に、ソース電極５およびドレイン電極６上にレジストを形成するとともに、チャネル層４上にレーザーＭＢＥ法によって厚さ２００ｎｍのＭｇ_0.42Ｃａ_0.58Ｏを（１１１）配向するようにエピタキシャル成長させて界面改質層７を形成する。なお、本実施形態では、ＭｇＯ粉末とＣａＯ粉末とを混合・焼結したターゲットを用い、成長温度４００℃、レーザー繰り返し周波数１０Ｈｚ、レーザーパワー１Ｊ／ｃｍ²、酸素分圧１×１０^-6Ｔｏｒｒの成長条件でのＭｇ_0.42Ｃａ_0.58Ｏをエピタキシャル成長させた。レーザーは、上記したＺｎＯの形成時と同じものを用いた。

その後、界面改質層７上にａ−Ａｌ₂Ｏ₃からなるゲート絶縁層８を形成し、さらにその上にＡｕ（膜厚１００ｎｍ）およびＴｉ（膜厚１０ｎｍ）からなるゲート電極９を形成してトランジスタ１を完成させる。

一般に、Ｍｇ_1-xＣａ_xＯは熱平衡下ではほとんど固溶しないことが知られている。このため、上記の焼結体ターゲットはＭｇＯおよびＣａＯに相分離した。しかしながら、薄膜では、ＺｎＯ（０００１）上に（１１１）配向した単相の固溶体（Ｍｇ_0.42Ｃａ_0.58Ｏ）が得られた。

図３は、ＳｃＡｌＭｇＯ₄からなる基板上にＺｎＯをエピタキシャル成長させ、さらにその上にＭｇ_1-xＣａ_xＯをエピタキシャル成長させた基板のＸ線回折測定（ＸＲＤ）の結果を示すグラフである。なお、図中に示した破線は、ＭｇＯとＣａＯとをそれぞれ５０％の割合で混合した焼結体（標準試料としてＳｉを混ぜている）のＸ線回折測定の結果を示している。この図に示すように、ＳｃＡｌＭｇＯ₄上にＺｎＯおよびＭｇ_1-xＣａ_xＯをエピタキシャル成長させた基板のＸ線回折測定の結果には、ＭｇＯおよびＣａＯに帰属する回折ピークは見られなかった。

図４は、Ｍｇ_1-xＣａ_xＯにおけるＣａ濃度ｘを０．６４とした場合、および、０．５０とした場合の、Ｘ線回折測定の結果を示すグラフである。この図に示すように、ＭｇＯ（１１１）の回折ピークとＣａＯ（１１１）の回折ピークとの間に、Ｃａ濃度ｘに依存して回折角度が変化するＭｇ_1-xＣａ_xＯの回折ピークが発現した。このことは、Ｃａ濃度を調整することにより、Ｍｇ_1-xＣａ_xＯの格子定数を変化させられることを示している。

図５は、サファイア（c-sapphire）基板上に膜厚２０ｎｍのＺｎＯをエピタキシャル成長させ、その上に膜厚２００ｎｍのＭｇ_1-xＣａ_xＯをエピタキシャル成長させたサンプルを用いてターゲット（ＭｇＯ−ＣａＯの焼結体ターゲット）のＣａ濃度とＭｇ_1-xＣａ_xＯ薄膜のＣａ濃度との関係を調べた結果を示すグラフである。具体的には、Ｃａ濃度０．３８，０．４８，０．５６の３通りの焼結体ターゲットを用いて、成長温度を室温とした場合および４００℃とした場合のそれぞれについて、レーザー繰り返し周波数１０Ｈｚ、レーザーパワー１Ｊ／ｃｍ²、酸素分圧１×１０^-6Ｔｏｒｒの成長条件でレーザーＭＢＥ法によってエピタキシャル成長させた。なお、図５に示す例では、ＩＣＰ（Inductivity coupled plasma atomic emission spectroscopy）によってターゲットの組成同定を行った。

この図に示すように、若干の組成ずれは認められるものの、各Ｍｇ_1-xＣａ_xＯ薄膜の組成は、ターゲットの組成とほぼ一致した。また、各薄膜の成長速度もほぼ一致した。このことから、成膜時にＭｇおよびＣａの再蒸発はほとんど起こっていないと考えられる。

図６は、ＺｎＯ上にＣａ濃度ｘを基板上の位置に応じて変化させながらエピタキシャル成長させたＭｇ_1-xＣａ_xＯ薄膜（組成傾斜膜）のＸ線回折測定の結果、および、該Ｍｇ_1-xＣａ_xＯ薄膜の格子定数を示すグラフである。なお、格子定数は面直（基板面法線方向）のＸ線回折測定結果のデータから計算した。また、上記の組成傾斜膜は、図７に示すように、ターゲットと基板との間に可動マスク（movavle mask）を配置し、この可動マスクを適宜移動させながらレーザーＭＢＥを行って形成した。

この図に示すように、０．２＜ｘ＜０．８の範囲で（１１１）単一配向したＭｇ_1-xＣａ_xＯ薄膜が得られた。また、Ｃａ濃度の増加に応じて格子定数が連続的に増加する結果が得られた。なお、異相やＭｇＯ，ＣａＯの析出は認めらなかった。

図８（ａ）はＭｇ_1-xＣａ_xＯの結晶構造を示すモデル図であり、図８（ｂ）はＺｎＯの結晶構造を示すモデル図である。これらの図に示すように、Ｍｇ_1-xＣａ_xＯは岩塩（Rock-salt）型、ＺｎＯはウルツ鉱（Wurtzite）型の結晶構造を示す。また、Ｍｇ_1-xＣａ_xＯにおいてはＭｇ²⁺，Ｃａ²⁺が存在し、ＺｎＯにおいてはＺｎ²⁺が存在するので、ＺｎＯとＭｇ_1-xＣａ_xＯとは電荷整合する。また、ＺｎＯの格子定数ａ_WZは３．２５０Åであり、Ｍｇ_1-xＣａ_xＯの格子定数ａ_RSはＣａ濃度ｘに応じて４．２１１Å〜４．８１１Åの間で変化する。

図８（ｃ）は、ＺｎＯ上にＭｇ_1-xＣａ_xＯをエピタキシャル成長させるときの界面の様子を示す説明図である。この図に示すように、ＺｎＯの（０００１）面上にＭｇ_1-xＣａ_xＯの（１１１）面が配置されることになる。したがって、Ｍｇ_1-xＣａ_xＯの格子定数ａ_RSに√２／２を掛けた値、すなわちａ_RS×√２／２がＺｎＯの格子定数と一致させれば、ＺｎＯとＭｇ_1-xＣａ_xＯとを格子整合させることができる。

図９は、Ｍｇ_1-xＣａ_xＯにおけるＣａ濃度ｘの値と、（√２／２）ａ_RSとの関係を示すグラフである。この図に示すように、（√２／２）ａ_RSの値はＣａ濃度ｘに比例する。そして、計算上では、ｘ＝０．６４の時に（√２／２）ａ_RSの値がＺｎＯの格子定数３．２５０Åに一致し、格子不整合率（Lattice mismatch）が０％になる。

図１０は、Ｃａ濃度ｘ＝０．５８，０．５３，０．４３の各Ｍｇ_1-xＣａ_xＯについて、逆格子空間マッピングを行った結果を示している。なお、ここでは、サファイア（c-sapphire）基板上に膜厚２０ｎｍのＺｎＯをエピタキシャル成長させ、その上に膜厚２００ｎｍのＭｇ_1-xＣａ_xＯをエピタキシャル成長させたサンプルを用いた。

この図に示すように、ｘ＝０．５８のときにＺｎＯ（１０５），Ｍｇ_1-xＣａ_xＯ（２４２），Ｍｇ_1-xＣａ_xＯ（３３１）のＱｘ（rlu）が一致し、面内格子整合が得られた。そして、ｘ＝０．５３，０．４３の場合には、ｘ＝０．５８とのｘの差が大きくなるほど面内格子整合性が低下していった。この結果に基づいて、トランジスタ１では、界面改質層７におけるＭｇ_1-xＣａ_xＯのＣａ濃度ｘを０．５８としている。

次に、トランジスタ１の特性について、本実施形態にかかる半導体装置の一変形例であるトランジスタ１ａ、および、比較用トランジスタ１０１の特性と比較して説明する。

図１１は、トランジスタ１ａの概略構成を示す断面図である。この図に示すように、トランジスタ１ａは、バッファ層３を備えない以外は、トランジスタ１と同様の素子構成である。ただし、トランジスタ１ａでは、界面改質層７として形成したＭｇ_1-xＣａ_xＯの組成（Ｃａ濃度ｘ）の同定を行っていない。また、各層の膜厚およびチャネル幅Ｗ，チャネル長Ｌがトランジスタ１と異なっている。具体的には、トランジスタ１ａは、幅Ｗ＝６０ｎｍ，長さＬ＝２２０ｎｍであり、チャネル層４（ＺｎＯ）の膜厚は２００ｎｍ、界面改質層７（Ｍｇ_1-xＣａ_xＯ）の膜厚は５０ｎｍ、ゲート絶縁層８（ａ−ＡｌＯ_x）の膜厚は５００ｎｍである。

図１２は、比較用トランジスタ１０１の概略構成を示す断面図である。この図に示すように、比較用トランジスタ１０１は、界面改質層７を備えていない以外はトランジスタ１ａと同様の構成である。つまり、比較用トランジスタ１０１は、バッファ層３および界面改質層７を備えていない。

図１３（ａ）〜図１３（ｃ）は、それぞれ、トランジスタ１，トランジスタ１ａ，比較用トランジスタ１０１の伝達特性を示すグラフであり、横軸はゲート電圧Ｖｇ（Ｖ）、縦軸（左側）はＩｄ（Ａ），Ｉｇ（Ａ）、縦軸（右側）はＩｄ^1/2（×１０^-3Ａ^1/2）を示している。

図１４（ａ）はトランジスタ１および１ａの出力特性を示すグラフであり、図１４（ｂ）は比較用トランジスタ１０１の出力特性を示すグラフである。なお、横軸にドレイン−ソース間電圧Ｖｄｓ（Ｖ）、縦軸にドレイン電流Ｉｄ（μＡ）を取っている。

表１は、トランジスタ１，トランジスタ１ａ，比較用トランジスタ１０１の特性をまとめた一覧表である。

表１に示すように、トランジスタ１，１ａのＳ値（サブスレッショルド係数；subthreshold voltage swing）は、比較用トランジスタ１０１のＳ値に対して１／３以下に減少している。このことから、チャネル層４としてＺｎＯ上に界面改質層７としてＭｇ_1-xＣａ_xＯを形成することにより、ＺｎＯ界面における格子整合性，電荷整合性を向上させることができ、Ｓ値を大幅に改善できることがわかる。

なお、Ｓ値とは、サブスレッショルド領域での立ち上がり特性を表す値である。ゲート電圧がしきい値電圧以下で、半導体表面における反転状態が弱い場合のドレイン電流特性をサブスレッショルド（subthreshold）特性とよび、このサブスレッショルド特性の良好さを評価するパラメータとしてサブスレッショルド係数を用いる。Ｓ値は、１桁のドレイン電流の変化に必要なゲート電圧であり、Ｓ＝ｄＶｇ／ｄｌｏｇ（Ｉｄ）（単位：volt/decade）で定義される。

また、Ｍｇ_1-xＣａ_xＯにおけるＣａ濃度ｘをｘ＝０．５８とすることにより（あるいはｘを０．５８に近い値にすることにより）、ＺｎＯとＭｇ_1-xＣａ_xＯとの格子整合性をより向上させることができ、Ｓ値をさらに改善できることがわかる。

また、Ｍｇ_1-xＣａ_xＯにおけるＣａ濃度ｘをｘ＝０．５８とすること（あるいはｘを０．５８に近い値にすること）、および、基板２とチャネル層４（ＺｎＯ）との間にバッファ層３を設けることにより、移動度（電界効果移動度）を向上させることができる。これは、バッファ層３を設けることによってＺｎＯの結晶性を向上させることができたためと考えられる。

また、トランジスタ１ａでは、Ｍｇ_1-xＣａ_xＯからなる界面改質層７を設けることにより、比較用トランジスタ１０１よりもＯｆｆ電流（チャネルが閉じているときのドレイン電流）を低減させ、Ｏｎ／Ｏｆｆ比（Ｏｎ電流とは、トランジスタの動作電圧時の電流値）を大きくできた。

なお、トランジスタ１では、トランジスタ１ａに比べてＯｆｆ電流が大きくなっており、それに伴ってＯｎ／Ｏｆｆ比が低下している。これは、バッファ層３（アニールしたＺｎＯ）の抵抗値が低いこと、および、トランジスタ１の方がトランジスタ１ａよりも素子サイズが小さいことに起因していると考えられる。

そこで、ＳｃＡｌＭｇＯ₄からなる基板上に、アニール処理したＭｇＺｎＯからなるバッファ層３を形成し、その上に膜厚２００ｎｍのＺｎＯをエピタキシャル成長させてチャネル層４とし、さらにその上に界面改質層７として膜厚１００ｎｍのＭｇ_0.42Ｃａ_0.58Ｏをエピタキシャル成長させたトランジスタ１を、幅Ｗおよび長さＬの値を代えて複数個作成し、それらの特性を調べた。なお、上記ＭｇＺｎＯに施したアニール処理については、大気中において、アニール温度１０００℃、アニール時間１時間とした。

具体的には、図１５に示すように、（Ｗ×Ｌ）＝（１５×５）,（１５×２０）,（１５×５０）,（５０×５）,（５０×２０）,（５０×５０）の６種類のトランジスタ１を複数個ずつ作成してその特性を調べた。なお、図１５において、×印は製造工程（プロセス）において壊れた素子（トランジスタ）、▲印は動作不安定な素子、●印は移動度１００ｃｍ²／Ｖ・ｓ以上２００ｃｍ²／Ｖ・ｓ未満の素子、■印は移動度２００ｃｍ²／Ｖ・ｓ以上の素子を示している。この図に示すように、バッファ層３としてアニールしたＭｇＺｎＯ（ＺｎＯよりも抵抗値が高い）を用いる場合、素子サイズにもよるが２００ｃｍ²／Ｖ・ｓ以上の移動度を実現できた。

また、図１６（ａ）はバッファ層３としてアニール処理したＭｇＺｎＯを形成した上記トランジスタ１の伝達特性を示すグラフであり、図１６（ｂ）は当該トランジスタ１における電界効果移動度のゲート電圧特性を示すグラフである。この図に示すように、Ｓ＝０．２、Ｏｆｆ電流１０^-11Ａ、Ｏｎ／Ｏｆｆ比１０⁷という特性が得られた。したがって、バッファ層３は、当該バッファ層３上にエピタキシャル成長させるＺｎＯの結晶性を向上させることができ、かつ、高抵抗な材質であることが好ましい。

なお、バッファ層３は、上記したＺｎＯ,ＭｇＺｎＯに限るものではない。例えば、ＺｎＯに固溶し、ＺｎＯとの格子整合性が高く、高バンドギャップ化（高抵抗化）できる元素を用いることができる。例えば、ＭｇＣａＯをバッファ層として用いてもよい。

なお、本実施形態にかかるトランジスタ１,１ａでは、チャネル層４上におけるソース電極５およびドレイン電極６の形成されていない領域に界面改質層７を形成しているが、これに限るものではない。例えば、図１７に示すように、チャネル層４としてのＺｎＯと界面改質層７としてのＭｇ_1-xＣａ_xＯとを連続して成膜し、その上にソース電極５およびドレイン電極６を形成してもよい。

また、本実施形態では、主に、トップゲート構造（基板２から遠い側、すなわち表面側にゲート電極が設けられた構造）のトランジスタ１,１ａについて説明したが、これに限るものではない。例えば、図１８に示すように、ボトムゲート構造（基板２側にゲート電極が設けられた構造）のトランジスタ１ｂとしてもよい。

図１８に示す例では、基板２上にゲート電極９が所定の形状で形成され、基板２およびゲート電極９を覆うようにゲート絶縁層８が設けられ、ゲート電極９上の領域にゲート絶縁層８を介して界面改質層７としてＭｇ_1-xＣａ_xＯが設けられている。さらに、界面改質層７上にチャネル層４としてＺｎＯをエピタキシャル成長されている。そして、チャネル層４の両端部にソース電極５およびドレイン電極６が設けられている。

なお、この構成では、界面改質層７を（１１１）配向するように形成することが好ましい。これにより、界面改質層７としてのＭｇ_1-xＣａ_xＯを、ＺｎＯの配向制御を行う配向膜として機能させることができる。

また、この構成では、基板２は、ＺｎＯのエピタキシャル成長の成長温度７００℃に耐えうる耐熱性があればよく、ＺｎＯとの格子整合性等は必ずしも考慮する必要がない。したがって、基板材料の選択性を拡大することができる。

また、ボトムゲート構造のトランジスタとする場合、チャネル層４における基板側の面（チャネル面）だけでなく、チャネル層４における基板２とは反対側の面（バックチャネル側）にも界面改質層としてＭｇ_1-xＣａ_xＯ膜を設けてもよい。図１９は、このようにバックチャネル側にも界面改質層７ａを設けたトランジスタ１ｃの構成を示す断面図である。このように、バックチャネル側に界面改質層７ａを設けることにより、電荷整合性を向上させることができる。

また、本実施形態では、主に、チャネル層４として単結晶ＺｎＯを用いる場合について説明したが、これに限るものではない。例えば、上記した各トランジスタ（１,１ａ〜１ｃ）において、チャネル層４として多結晶ＺｎＯを用いてもよく、その場合には、チャネル層４としての多結晶ＺｎＯおよび界面改質層７,７ａとしてのＭｇ_1-xＣａ_xＯを３００℃以下で成膜すればよい。

また、本実施形態にかかる上記各トランジスタは、例えば、アクティブマトリクス型の表示装置（例えば液晶表示装置、有機ＥＬ表示装置等；電子デバイス）における各画素に備えられるスイッチング素子として用いることができる。図２０は、トランジスタ１を各画素（ＰＩＸ）３７に備えてなる液晶表示装置２００の概略構成を示すブロック図である。また、図２１は、液晶表示装置２００における各画素の構成を示す等価回路図である。

HYPERLINK "JP-A-2005-33172.files/000014.gif" 図２０に示すように、液晶表示装置２００は、アクティブマトリクス型の液晶表示装置であって、画素アレイ３１と、ソースドライバ３２と、ゲートドライバ３３と、制御回路３４と、電源回路３５とを備えている。

画素アレイ３１、ソースドライバ３２およびゲートドライバ３３は、基板３６上にモノリシックに形成されている。基板３６は、例えばガラスなどの絶縁性かつ透光性を有する材料により形成されている。画素アレイ３１は、ソースラインＳＬ…と、ゲートラインＧＬ…と、画素３７…とを有している。

画素アレイ３１においては、多数のゲートラインＧＬ_j，ＧＬ_j+1，…と多数のソースラインＳＬ_i，ＳＬ_i+1，…とが互いに交差する状態で配されており、隣接する２本のゲートラインＧＬ，ＧＬと隣接する２本のソースラインＳＬ，ＳＬとで包囲された部分毎に画素（ＰＩＸ）３７が設けられている。このように、画素３７…は、画素アレイ３１内でマトリクス状に配列されており、１列当たりに１本のソースラインＳＬが割り当てられ、１行当たりに１本のゲートラインＧＬが割り当てられている。

液晶ディスプレイの場合、各画素３１は、図２１に示すように、スイッチング素子であるトランジスタ１と、液晶容量Ｃ_Lを有する画素容量Ｃ_Pとによって構成されている。一般に、アクティブマトリクス型液晶ディスプレイにおける画素容量Ｃ_Pは、表示を安定させるために、液晶容量Ｃ_Lと並行に付加された補助容量Ｃ_Sを有している。補助容量Ｃ_Sは、液晶容量Ｃ_Lやトランジスタ１のリーク電流、トランジスタ１のゲート・ソース間容量、画素電極・信号線間容量等の寄生容量による画素電位の変動、液晶容量Ｃ_Lの表示データ依存性等の影響を最小限に抑えるために機能する。

トランジスタ１のゲートは、ゲートラインＧＬ_jに接続されている。また、液晶容量Ｃ_Lおよび補助容量Ｃ_Sの一方の電極は、トランジスタ１のドレインおよびソースを介してソースラインＳＬ_jに接続されている。ドレインに接続される液晶容量Ｃ_Lの電極は、画素電極３７ａを形成している。液晶容量Ｃ_Lの他方の電極は、液晶セルを挟んで対向電極に接続され、補助容量Ｃ_Sの他方の電極は、全画素に共通の図示しない共通電極線（Ｃｓ ｏｎ Ｃｏｍｍｏｎ構造の場合）、または隣接するゲートラインＧＬ（Ｃｓ ｏｎ Ｇａｔｅ構造の場合）に接続されている。

多数のゲートラインＧＬ_j，ＧＬ_j+1…は、ゲートドライバ３３に接続され、多数のデータ信号線ＳＬ_i，ＳＬ_i+1…は、ソースドライバ３２に接続されている。また、ゲートドライバ３３およびソースドライバ３２は、それぞれ異なる電源電圧Ｖ_GH，Ｖ_GLと電源電圧Ｖ_SH，Ｖ_SLとにより駆動されている。

ソースドライバ３２は、制御回路３４により与えられた画像信号ＤＡＴを制御回路３４からの同期信号ＣＫＳおよびスタートパルスＳＰＳに基づいてサンプリングして各列の画素に接続されたソースラインＳＬ_i，ＳＬ_i+1…に出力するようになっている。ゲートドライバ３３は、制御回路３４からの同期信号ＣＫＧ・ＧＰＳおよびスタートパルスＳＰＧに基づいて各行の画素３７…に接続されたゲートラインＧＬ_j，ＧＬ_j+1…に与えるゲート信号を発生するようになっている。

電源回路３５は、電源電圧Ｖ_SH，Ｖ_SL，Ｖ_GH，Ｖ_GL、接地電位ＣＯＭおよび電圧Ｖ_BBを発生する回路である。電源電圧Ｖ_SH，Ｖ_SLは、それぞれレベルの異なる電圧であり、ソースドライバ３２に与えられる。電源電圧Ｖ_GH，Ｖ_GLは、それぞれレベルの異なる電圧であり、ゲートドライバ３３に与えられる。接地電位ＣＯＭは、基板３６に設けられる図示しない共通電極線に与えられる。

トランジスタ１は、ゲートドライバ３３からゲートラインＧＬ_jを介して与えられるゲート信号によってＯＮすると、ソースドライバ３２からソースラインＳＬ_i+1を介して与えられる画像信号を画素３７（画素電極３７ａ）に書き込む。

なお、液晶表示装置２００において、トランジスタ１に代えてトランジスタ１ａ〜１ｃを用いてもよい。また、チャネル層４として単結晶ＺｎＯを用いてもよく多結晶ＺｎＯを用いてもよい。

また、表示装置の各画素に備えるトランジスタとして本実施形態にかかるトランジスタ（１,１ａ〜１ｃ）を用いる場合、界面改質層７,７ａ、および、ゲート電極９,ソース電極５,ドレイン電極６のうちいずれか１つ以上を可視光に対して透明な電極材料で形成してもよい。これにより、可視光に対して透明な領域を拡大でき、表示装置の透過率を向上させることができる。

なお、本実施形態にかかるトランジスタは、アクティブマトリクス型の表示装置に限らず、例えば、イメージセンサなどの画像読取装置（電子デバイス）に備えられるスイッチング素子として用いることもできる。この場合、画素電極に取り込まれた画素信号を読み出す際にスイッチング素子をＯＮさせることになる。また、本実施形態にかかるトランジスタは、表示装置や画像読取装置に限らず、各種の電子デバイスに適用できる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、チャネル層として酸化亜鉛を用いたトランジスタに適用できる。

本発明の一実施形態にかかるトランジスタの概略構成を示す断面図である。 本発明の一実施形態において用いたレーザーＭＢＥ装置の概略構成を示す断面図である。 ＳｃＡｌＭｇＯ₄からなる基板上にＺｎＯをエピタキシャル成長させ、さらにその上にＭｇ_1-xＣａ_xＯをエピタキシャル成長させた基板のＸ線回折測定の結果を示すグラフである。 ＳｃＡｌＭｇＯ₄からなる基板上にＺｎＯをエピタキシャル成長させ、さらにその上にＭｇ_1-xＣａ_xＯをＣａ濃度ｘ＝０．６４でエピタキシャル成長させた場合、および、ｘ＝０．５０でエピタキシャル成長させた場合の、Ｘ線回折測定の結果を示すグラフである。 ＭｇＯ,ＣａＯの焼結体をターゲットとしてレーザーＭＢＥ法によってＭｇ_1-xＣａ_xＯ薄膜をエピタキシャル成長させる場合の、ターゲットのＣａ濃度とＭｇ_1-xＣａ_xＯ薄膜のＣａ濃度との関係を調べた結果を示すグラフである。 Ｍｇ_1-xＣａ_xＯ組成傾斜膜のＸ線回折測定の結果、および、該Ｍｇ_1-xＣａ_xＯ薄膜の格子定数を示すグラフである。 図６に示したＭｇ_1-xＣａ_xＯ組成傾斜膜の製造方法を示す説明図である。 （ａ）はＭｇ_1-xＣａ_xＯの結晶構造を示すモデル図であり、（ｂ）はＺｎＯの結晶構造を示すモデル図である。（ｃ）は、ＺｎＯ上にＭｇ_1-xＣａ_xＯをエピタキシャル成長させたときの界面の様子を示す説明図である。 Ｍｇ_1-xＣａ_xＯにおけるＣａ濃度ｘの値と、（√２／２）ａ_RSとの関係を示すグラフである。なお、ａ_RSはＭｇ_1-xＣａ_xＯの格子定数である。 Ｍｇ_1-xＣａ_xＯの逆格子空間マッピングの結果を示すグラフである。 本発明の一実施形態にかかるトランジスタの変形例を示す断面図である。 図１および図１１に示した本発明のトランジスタとの特性比較のために用いた、比較用トランジスタの概略構成を示す説明図である。 （ａ）は図１に示したトランジスタの伝達特性を示すグラフ、（ｂ）は図１１に示したトランジスタの伝達特性を示すグラフ、（ｃ）は図１２に示した比較用トランジスタの伝達特性を示すグラフである。 （ａ）は図１および図１１に示したトランジスタの出力特性を示すグラフであり、（ｂ）は図１２に示した比較用トランジスタの出力特性を示すグラフである。 本発明の一実施形態にかかるトランジスタにおける、チャネル幅Ｗおよびチャネル長Ｌと移動度の測定結果との関係を示した説明図である。 （ａ）は、図１に示したトランジスタ構造において、バッファ層としてアニール処理したＭｇＺｎＯを用いた場合の伝達特性を示すグラフであり、（ｂ）は当該トランジスタにおける移動度のゲート電圧特性を示すグラフである。 本発明の一実施形態にかかるトランジスタの変形例を示す断面図である。 本発明の一実施形態にかかるトランジスタの変形例を示す断面図である。 本発明の一実施形態にかかるトランジスタの変形例を示す断面図である。 本発明の一実施形態にかかるトランジスタを備えた液晶表示装置（電子デバイス）の概略構成を示すブロック図である。 図２０に示した液晶表示装置における各画素の構成を示す等価回路図である。

符号の説明

１,１ａ,１ｂ,１ｃ トランジスタ
２ 基板
３ バッファ層
４ チャネル層
５ ソース電極
６ ドレイン電極
７ 界面改質層
７ａ 界面改質層
８ ゲート絶縁層
９ ゲート電極
ａ_RS Ｍｇ_1-xＣａ_xＯの格子定数
ａ_wz ＺｎＯの格子定数
ｘ Ｍｇ_1-xＣａ_xＯまたはＭｇＯ−ＣａＯ焼結体のＣａ濃度

Claims (11)

1. 基板と、ＺｎＯからなるチャネル層と、上記チャネル層に接続されたソース電極およびドレイン電極と、上記チャネル層との間にゲート絶縁層を介して備えられるゲート電極とをそなえてなるトランジスタであって、
   上記チャネル層における上記ゲート絶縁層側の界面にＭｇ_1-xＣａ_xＯ（０．２＜ｘ＜０．８）からなる界面改質層が設けられていることを特徴とするトランジスタ。
2. 上記界面改質層は、Ｍｇ_0.42Ｃａ_0.58Ｏであることを特徴とする請求項１に記載のトランジスタ。
3. 上記基板側から見て、チャネル層、ゲート絶縁層、ゲート電極がこの順で配置されていることを特徴とする請求項１または２に記載のトランジスタ。
4. 上記基板と上記チャネル層との間にバッファ層が形成されており、
   上記チャネル層は、上記バッファ層上に形成されていることを特徴とする請求項３に記載のトランジスタ。
5. 上記バッファ層は、アニール処理を施したＭｇＺｎＯであることを特徴とする請求項４に記載のトランジスタ。
6. 上記基板側から見て、ゲート電極、ゲート絶縁層、チャネル層がこの順で配置されていることを特徴とする請求項１または２に記載のトランジスタ。
7. 上記チャネル層における上記ゲート絶縁層側とは反対側の界面に、Ｍｇ_1-xＣａ_xＯ（０．２＜ｘ＜０．８）からなる第２界面改質層が設けられていることを特徴とする請求項６に記載のトランジスタ。
8. 上記チャネル層は、単結晶ＺｎＯであることを特徴とする請求項１〜７のいずれか１項に記載のトランジスタ。
9. 上記チャネル層は、多結晶ＺｎＯであることを特徴とする請求項１〜７のいずれか１項に記載のトランジスタ。
10. 請求項１〜９のいずれか１項に記載のトランジスタを備えてなる電子デバイス。
11. 上記電子デバイスは、表示装置または画像読取装置であって、
    上記トランジスタが、画素電極への画像信号の書き込みまたは読み出しを制御するために当該画素電極に接続されていることを特徴とする請求項１０に記載の電子デバイス。