TWI620324B - 半導體裝置 - Google Patents

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TWI620324B
TWI620324B TW103112154A TW103112154A TWI620324B TW I620324 B TWI620324 B TW I620324B TW 103112154 A TW103112154 A TW 103112154A TW 103112154 A TW103112154 A TW 103112154A TW I620324 B TWI620324 B TW I620324B
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山崎舜平
坂倉真之
須澤英臣
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半導體能源研究所股份有限公司
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Abstract

本發明的一個方式的目的之一是提供一種能夠抑制隨著微型化而逐漸顯著的電特性下降的半導體裝置。該半導體裝置包括：絕緣表面上的第一氧化物半導體層；第一氧化物半導體層上的第二氧化物半導體層，該第二氧化物半導體層的面積比第一氧化物半導體層小，且其整體與第一氧化物半導體層重疊；其一個表面與第一氧化物半導體層的一部分及第二氧化物半導體層的一部分接觸的源極電極層及汲極電極層；第一氧化物半導體層及第二氧化物半導體層上的其一部分與源極電極層及汲極電極層的另一個表面接觸的第三氧化物半導體層；第三氧化物半導體層上的閘極絕緣膜；以及閘極絕緣膜上的閘極電極層。

Description

半導體裝置
本發明係關於一種物體、方法或者製造方法。或者，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。本發明的一個方式尤其係關於一種半導體裝置、顯示裝置、發光裝置、記憶體裝置、算術裝置、拍攝裝置、上述裝置的驅動方法或者上述裝置的製造方法。
在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。電晶體、半導體電路為半導體裝置的一個方式。另外，記憶體裝置、顯示裝置、電子裝置有時包含半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為薄膜電晶體(TFT))的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。作為 可以應用於電晶體的半導體薄膜，矽類半導體材料被周知。另外，作為其他材料，氧化物半導體受到注目。
例如，在專利文獻1中，已公開了一種電晶體，該電晶體的活性層包括包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物半導體。
[專利文獻1]日本專利申請公開第2006-165528號公報
一般而言，在電路的高積體化中，電晶體的微型化是必不可少的技術。然而，已知隨著電晶體的微型化，通態電流、臨界電壓或S值(次臨界值)等電晶體的電特性卻劣化。
鑒於上述問題，本發明的一個方式的目的之一是提供一種能夠抑制隨著微型化而逐漸顯著的電特性下降的半導體裝置。另外，本發明的一個方式的目的之一是提供一種積體度高的半導體裝置。另外，本發明的一個方式的目的之一是提供一種通態電流特性的劣化得到抑制的半導體裝置。另外，本發明的一個方式的目的之一是提供一種低功耗的半導體裝置。另外，本發明的一個方式的目的之一是提供一種可靠性高的半導體裝置。另外，本發明的一個方式的目的之一是提供一種在關閉電源的狀態下也能保持資料的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的目的。
本發明的一個方式係關於一種包括被層疊的氧化物半導體層的半導體裝置。
本發明的一個方式是一種半導體裝置，該半導體裝置包括：絕緣表面上的第一氧化物半導體層；第一氧化物半導體層上的第二氧化物半導體層，該第二氧化物半導體層的面積比第一氧化物半導體層小，且其整體與第一氧化物半導體層重疊；與第一氧化物半導體層的一部分及第二氧化物半導體層的一部分接觸的源極電極層及汲極電極層；第一氧化物半導體層及第二氧化物半導體層上的與源極電極層的一部分及汲極電極層的一部分接觸的第三氧化物半導體層；第三氧化物半導體層上的閘極絕緣膜；以及閘極絕緣膜上的閘極電極層。
另外，在本說明書等中使用的“第一”，“第二”等序數詞是為了方便識別構成要素而附的，而不是為了在數目方面上進行限定的。
第一氧化物半導體層的不與第二氧化物半導體層、源極電極層和汲極電極層重疊的區域接觸於第三氧化物半導體層。
第一氧化物半導體層的不與第二氧化物半導體層重疊的區域的厚度也可以比與第二氧化物半導體層重 疊的區域的厚度薄。
上述半導體裝置的通道寬度方向上的剖面的第二氧化物半導體層的頂面的長度(WT)與一個側面的長度(WS)的關係較佳為0.3WS WT 3WS(WT為0.3WS以上且3WS以下)。
第一氧化物半導體層及第三氧化物半導體層的導帶底的能量較佳為比第二氧化物半導體層的導帶底的能量更接近真空能階0.05eV以上且2eV以下。
第一氧化物半導體層至第三氧化物半導體層較佳為包括c軸配向結晶。
第二氧化物半導體層的側面部中的結晶與覆蓋該側面部的第三氧化物半導體層中的結晶較佳為由銦和氧連接。
藉由採用本發明的一個方式，能夠提供一種能夠抑制隨著微型化而逐漸顯著的電特性下降的半導體裝置。另外，能夠提供一種積體度高的半導體裝置。另外，能夠提供一種通態電流特性的劣化得到抑制的半導體裝置。另外，能夠提供一種低功耗的半導體裝置。另外，能夠提供一種可靠性高的半導體裝置。另外，能夠提供一種在關閉電源的狀態下也能保持資料的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個方式並不需要具有所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的效果。
100‧‧‧電晶體
101‧‧‧電晶體
110‧‧‧基板
120‧‧‧基底絕緣膜
130‧‧‧氧化物半導體層
131‧‧‧第一氧化物半導體層
132‧‧‧第二氧化物半導體層
133‧‧‧第三氧化物半導體層
135‧‧‧界線
137‧‧‧通道區
138‧‧‧通道區
140‧‧‧源極電極層
150‧‧‧汲極電極層
160‧‧‧閘極絕緣膜
170‧‧‧閘極電極層
172‧‧‧導電膜
180‧‧‧氧化物絕緣層
210‧‧‧基板
220‧‧‧基底絕緣膜
230‧‧‧氧化物半導體層
260‧‧‧閘極絕緣膜
270‧‧‧閘極電極
331‧‧‧第一氧化物半導體膜
333‧‧‧第三氧化物半導體膜
360‧‧‧絕緣膜
370‧‧‧導電膜
400‧‧‧區域
410‧‧‧區域
700‧‧‧記憶元件
701‧‧‧電路
702‧‧‧電路
703‧‧‧開關
704‧‧‧開關
706‧‧‧邏輯元件
707‧‧‧電容元件
708‧‧‧電容元件
709‧‧‧電晶體
710‧‧‧電晶體
713‧‧‧電晶體
714‧‧‧電晶體
720‧‧‧電路
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
3000‧‧‧基板
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3100‧‧‧元件隔離絕緣層
3150‧‧‧絕緣層
3200‧‧‧電晶體
3250‧‧‧電極
3300‧‧‧電晶體
3350‧‧‧連接佈線
3400‧‧‧電容元件
4250‧‧‧記憶單元
4300‧‧‧電晶體
4400‧‧‧電容元件
4500‧‧‧佈線
4600‧‧‧佈線
8000‧‧‧電視機
8001‧‧‧外殼
8002‧‧‧顯示部
8003‧‧‧揚聲器
8004‧‧‧CPU
8100‧‧‧警報裝置
8101‧‧‧微型電腦
8102‧‧‧檢測部
8200‧‧‧室內機
8201‧‧‧外殼
8202‧‧‧出風口
8203‧‧‧CPU
8204‧‧‧室外機
8300‧‧‧電冷藏冷凍箱
8301‧‧‧外殼
8302‧‧‧冷藏室門
8303‧‧‧冷凍室門
8304‧‧‧CPU
9700‧‧‧電動汽車
9701‧‧‧二次電池
9702‧‧‧電路
9703‧‧‧驅動裝置
9704‧‧‧處理裝置
在圖式中：圖1A至圖1D是電晶體的俯視圖及剖面圖；圖2A和圖2B是說明氧化物半導體層的能帶結構的圖；圖3是電晶體的放大剖面圖；圖4A和圖4B是電晶體的通道寬度方向上的剖面圖；圖5A和圖5B是電晶體的通道寬度方向上的剖面圖；圖6是電晶體的通道寬度方向上的剖面圖；圖7是電晶體的通道寬度方向上的剖面圖；圖8A至圖8C是說明電晶體的製造方法的圖；圖9A至圖9C是說明電晶體的製造方法的圖；圖10A至圖10D是說明氧化物半導體層的晶體結構的一個方式的圖；圖11A和圖11B是半導體裝置的剖面圖及電路圖；圖12是半導體裝置的電路圖；圖13是半導體裝置的方塊圖；圖14是記憶體裝置的電路圖；圖15A至圖15C是說明可以應用半導體裝置的電子裝置的圖；圖16A至圖16D是電晶體的俯視圖及剖面圖； 圖17A和圖17B是電晶體的通道寬度方向上的剖面圖；圖18是電晶體的通道寬度方向上的剖面圖；圖19是電晶體的通道寬度方向上的剖面圖；圖20A至圖20C是說明電晶體的製造方法的圖；圖21A至圖21C是說明電晶體的製造方法的圖。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。
另外，在本說明書等中，當明確地記載“X與Y連接”時，包括如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。這裡，X和Y為目標物(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。因此，還包括圖式或文章所示的連接關係以外的連接關係，而不侷限於規定的連接關係，例如圖式或文章所示的連接關係。
在X與Y電連接的情況下，例如可以在X與 Y之間連接一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件、負載等)。另外，開關具有控制導通和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。
在X與Y在功能上連接的情況下，例如可以在X與Y之間連接一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽馬校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，X與Y也可以說是在功能上連接。
此外，當明確地記載“X與Y連接”時，包括如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方 式連接X與Y的情況)。換言之，當明確地記載“電連接”時，與簡單地明確記載“連接”的情況相同。
另外，即使在電路圖上獨立的構成要素互相電連接，也有一個構成要素兼有多個構成要素的功能的情況。例如，在佈線的一部分用作電極時，一個導電膜兼有佈線和電極的兩個構成要素的功能。因此，本說明書中的“電連接”在其範疇內還包括這種一個導電膜兼有多個構成要素的功能的情況。
另外，在本說明書等中，可以使用各種基板形成電晶體。對基板的種類沒有特別的限制。作為該基板的一個例子，可以舉出半導體基板(例如，單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板、包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀材料的紙或者基材薄膜等。作為玻璃基板的一個例子，可以舉出鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鈉鈣玻璃等。作為撓性基板的一個例子，可以舉出以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)為代表的塑膠或丙烯酸樹脂等具有撓性的合成樹脂等。作為貼合薄膜的一個例子，可以舉出聚丙烯、聚酯、聚氟化乙烯、聚氯乙烯等。作為基材薄膜的一個例子，可以舉出聚酯、聚醯胺、聚醯亞胺、無機蒸鍍薄膜、紙等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，可以製造特性、尺寸或形狀等的偏差小、電流能力 高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低功耗化或電路的高積體化。
另外，也可以使用一個基板形成電晶體，然後將該電晶體轉置到另一個基板上。作為轉置電晶體的基板，除了上述可以設置電晶體的基板之外，還可以使用紙基板、玻璃紙基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡皮基板等。藉由使用上述基板，可以形成特性良好的電晶體或功耗低的電晶體，可以製造不容易發生故障並具有耐熱性的裝置，或者可以實現輕量化或薄型化。
實施方式1
在本實施方式中，參照圖式對本發明的一個方式的半導體裝置進行說明。
圖1A至圖1D為本發明的一個方式的電晶體的俯視圖及剖面圖。圖1A為俯視圖，圖1B為沿著圖1A所示的點劃線A1-A2的剖面，圖1C為沿著點劃線A3-A4的剖面，圖1D為沿著點劃線A5-A6的剖面。另外，在圖1A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A1-A2的方向稱為通道長度方向，將點劃線A3-A4的方向稱為通道寬度方向。
圖1A至圖1D所示的電晶體100包括：形成 在基板110上的基底絕緣膜120；形成在該基底絕緣膜120上的第一氧化物半導體層131；形成在該第一氧化物半導體層131上的第二氧化物半導體層132，該第二氧化物半導體層132的面積比第一氧化物半導體層131小，且其整體與第一氧化物半導體層131重疊；與第一氧化物半導體層131的一部分及第二氧化物半導體層132的一部分接觸的源極電極層140及汲極電極層150；形成在第一氧化物半導體層131及第二氧化物半導體層132上且與源極電極層140的一部分及汲極電極層150的一部分接觸的第三氧化物半導體層133；形成在該第三氧化物半導體層133上的閘極絕緣膜160；以及形成在該閘極絕緣膜160上的閘極電極層170。
如圖16A至圖16D所示的電晶體101那樣，第一氧化物半導體層131的與源極電極層140或汲極電極層150接觸的區域的厚度可以比第一氧化物半導體層131的與第二氧化物半導體層132重疊的區域的厚度薄。
另外，也可以在閘極絕緣膜160及閘極電極層170上形成氧化物絕緣層180。該氧化物絕緣層180根據需要設置即可，也可以在其上還設置其他絕緣層。另外，將第一氧化物半導體層131、第二氧化物半導體層132以及第三氧化物半導體層133總稱為氧化物半導體層130。
另外，電晶體的“源極”和“汲極”的功能在使用極性不同的電晶體的情況下或在電路工作中當電流方 向變化時，有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。
基板110不侷限於僅進行支撐的基板，也可以是形成有電晶體等其他裝置的基板。此時，電晶體100的閘極電極層170、源極電極層140和汲極電極層150中的至少一個也可以與上述裝置電連接。
基底絕緣膜120除了防止雜質從基板110擴散的功能以外，還可以具有對氧化物半導體層130供應氧的功能。因此，基底絕緣膜120較佳為包含氧，更佳為包含比化學計量比多的氧。此外，如上所述，當基板110是形成有其他裝置的基板時，基底絕緣膜120還用作層間絕緣膜。在此情況下，較佳為利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等進行平坦化處理，以使其表面平坦。
另外，在形成電晶體100的通道的區域中，氧化物半導體層130具有從基板110一側層疊有第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的結構。另外，由於第一氧化物半導體層131的不與第二氧化物半導體層132、源極電極層140和汲極電極層150重疊的區域接觸於第三氧化物半導體層133，因此，第二氧化物半導體層132具有被第一氧化物半導體層131及第三氧化物半導體層133包圍的結構。
在此，例如，第二氧化物半導體層132使用其電子親和力(真空能階與導帶底之間的能量差)大於第 一氧化物半導體層131及第三氧化物半導體層133的氧化物半導體。電子親和力是從真空能階與價帶頂之間的能量差(游離電位)減去導帶底與價帶頂之間的能量差(能隙)的值。
第一氧化物半導體層131及第三氧化物半導體層133較佳為包含一種以上的構成第二氧化物半導體層132的金屬元素。例如，第一氧化物半導體層131及第三氧化物半導體層133較佳為使用其導帶底的能量比第二氧化物半導體層132的導帶底的能量更接近真空能階0.05eV、0.07eV、0.1eV或0.15eV以上且2eV、1eV、0.5eV或0.4eV以下的氧化物半導體形成。
在上述結構中，當對閘極電極層170施加電場時，通道形成在氧化物半導體層130中的導帶底的能量最低的第二氧化物半導體層132中。換言之，由於在第二氧化物半導體層132與閘極絕緣膜160之間形成有第三氧化物半導體層133，所以電晶體的通道不與閘極絕緣膜160接觸。
另外，第一氧化物半導體層131包含一種以上的構成第二氧化物半導體層132的金屬元素，因此，與第二氧化物半導體層132與基底絕緣膜120接觸時的兩者之間的介面相比，在第二氧化物半導體層132與第一氧化物半導體層131之間的介面不容易形成介面能階。上述介面能階有時形成通道，因此有時導致電晶體的臨界電壓的變動。所以，藉由設置第一氧化物半導體層131，能夠抑 制電晶體的臨界電壓等電特性的偏差。此外，可以提高該電晶體的可靠性。
另外，第三氧化物半導體層133包含一種以上的構成第二氧化物半導體層132的金屬元素，因此，與第二氧化物半導體層132與閘極絕緣膜160接觸時的兩者之間的介面相比，在第二氧化物半導體層132與第三氧化物半導體層133之間的介面不容易發生載子散射。所以，藉由設置第三氧化物半導體層133，能夠提高電晶體的場效移動率。
例如，第一氧化物半導體層131及第三氧化物半導體層133可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且該元素的原子數比高於第二氧化物半導體層132的材料。明確而言，上述元素的原子數比為第二氧化物半導體層132的1.5倍以上，較佳為2倍以上，更佳為3倍以上。上述元素與氧堅固地鍵合，所以具有抑制在氧化物半導體層中產生氧缺陷的功能。由此可說，與第二氧化物半導體層132相比，在第一氧化物半導體層131及第三氧化物半導體層133中不容易產生氧缺陷。
另外，在第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133為至少包含銦、鋅及M(Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)的In-M-Zn氧化物，且第一氧化物半導體層131的原子數比為In：M：Zn=x1：y1：z1，第二氧化物半導體層 132的原子數比為In：M：Zn=x2：y2：z2，第三氧化物半導體層133的原子數比為In：M：Zn=x3：y3：z3的情況下，y1/x1及y3/x3較佳為大於y2/x2。y1/x1及y3/x3為y2/x2的1.5倍以上，較佳為2倍以上，更佳為3倍以上。此時，在第二氧化物半導體層132中，在y2為x2以上的情況下，能夠使電晶體的電特性變得穩定。注意，在y2為x2的3倍以上的情況下，電晶體的場效移動率降低，因此y2較佳為低於x2的3倍。
注意，在本說明書中，表示氧化物半導體層的組成的原子數比還意味著原材料的原子數比。表1示出利用ICP-MS(Inductively Coupled Plasma Mass Spectrometry：電感耦合電漿質譜)法測定出的由In-Ga-Zn氧化物材料形成的靶材的組成以及使用該靶材利用濺射法形成的In-Ga-Zn氧化物膜的組成的一個例子。表1示出該氧化物膜中的Zn有時比靶材減少一些。
在以氧化物半導體材料為靶材利用濺射法進行成膜的情況下，根據濺射氣體的種類或比例、靶材的密度以及成膜條件，成膜之後的氧化物半導體膜的組成有時 與原材料的靶材的組成不同。因此，在本說明書中，表示氧化物半導體層的組成的原子數比包括原材料的原子數比。例如，在利用濺射法進行成膜時，可以將“原子數比為1：1：1的In-Ga-Zn氧化物膜”解釋為“以原子數比為1：1：1的In-Ga-Zn-O材料為靶材形成的In-Ga-Zn氧化物膜”。
第一氧化物半導體層131及第三氧化物半導體層133中的除了Zn及O之外的In與M的原子百分比較佳為如下：In的比率低於50atomic%，M的比率為50atomic%以上，更佳為如下：In的比率低於25atomic%，M的比率為75atomic%以上。另外，第二氧化物半導體層132中的除了Zn及O之外的In與M的原子百分比較佳為如下：In的比率為25atomic%以上，M的比率低於75atomic%，更佳為如下：In的比率為34atomic%以上，M的比率低於66atomic%。
第一氧化物半導體層131及第三氧化物半導體層133的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，第二氧化物半導體層132的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133例如可以使用包含銦、鋅及鎵的氧化物半導體。尤其是，當第二氧化物半導體層132包含銦時，載子移動率得到提高，所以是較佳的。
此外，為了對其通道形成在氧化物半導體層中的電晶體賦予穩定電特性，藉由降低氧化物半導體層中的雜質濃度，來使氧化物半導體層成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體層的載子密度低於1×1017/cm3，較佳為低於1×1015/cm3，更佳為低於1×1013/cm3。
此外，對氧化物半導體層來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體層中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133中或各層之間的介面的雜質濃度。
為了使氧化物半導體層成為本質或實質上本質，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中較佳為包含如下部分：藉由SIMS(Secondary Ion Mass Spectrometry：二次離子質譜)分析測定出的矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。此外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中較佳為包含如下部分：氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下的部分。此外，例如在氧化物半導 體層的某個深度或氧化物半導體層的某個區域中較佳為包含如下部分：氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下的部分。
此外，當氧化物半導體層包含結晶時，如果以高濃度包含矽或碳，氧化物半導體層的結晶性則有可能降低。為了防止氧化物半導體層的結晶性的降低，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中包含如下部分即可：矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。此外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中包含如下部分即可：碳濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。
此外，將如上述那樣的被高度純化了的氧化物半導體層用於通道形成區的電晶體的關態電流(off-state current)極小。例如，可以使以源極與汲極之間的電壓為0.1V、5V或10V左右時的電晶體的通道寬度歸一化的關態電流降低到幾yA/μm至幾zA/μm。
另外，作為電晶體的閘極絕緣膜，大多使用包含矽的絕緣膜，由於上述原因較佳為如本發明的一個方式的電晶體那樣不使氧化物半導體層的用作通道的區域與閘極絕緣膜接觸。另外，當通道形成在閘極絕緣膜與氧化物半導體層之間的介面時，有時在該介面產生載子散射而 使電晶體的場效移動率降低。從上述觀點來看，可以說較佳為使氧化物半導體層的用作通道的區域與閘極絕緣膜離開。
因此，藉由使氧化物半導體層130具有第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的疊層結構，能夠將通道形成在第二氧化物半導體層132中，由此能夠形成具有高場效移動率及穩定的電特性的電晶體。
接著，對氧化物半導體層130的能帶結構進行說明。在能帶結構的解析中，將能隙為3.5eV的In-Ga-Zn氧化物用於相當於第一氧化物半導體層131及第三氧化物半導體層133的層，並將能隙為3.15eV的In-Ga-Zn氧化物用於相當於第二氧化物半導體層132的層，由此形成相當於氧化物半導體層130的疊層。
將第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的厚度都設定為10nm，能隙利用光譜橢圓偏光計(HORIBA JOBIN YVON公司製造的UT-300)進行測定。真空能階與價帶頂之間的能量差利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)進行測定。
圖2A是示意性地示出從真空能階與價帶頂之間的能量差減去各層的能隙而算出的真空能階與導帶底之間的能量差(電子親和力)的能帶結構的一部分。圖2A 為以與第一氧化物半導體層131和第三氧化物半導體層133接觸的方式設置氧化矽膜時的能帶圖。在此，Ev表示真空能階的能量，EcI1及EcI2表示氧化矽膜的導帶底的能量，EcS1表示第一氧化物半導體層131的導帶底的能量，EcS2表示第二氧化物半導體層132的導帶底的能量，EcS3表示第三氧化物半導體層133的導帶底的能量。
如圖2A所示，第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的導帶底的能量連續地變化。這是可以理解的，因為：由於第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的組成相互相似，氧容易互相擴散。由此可以說，雖然第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133是組成互不相同的疊層體，但是在物性上是連續的。因此，在圖式中，被層疊的各氧化物半導體層之間的介面由虛線表示。
主要成分相同而層疊的氧化物半導體層130不是簡單地將各層層疊，而以形成連續結合(在此，尤其是指各層之間的導帶底的能量連續地變化的U型井(U-shaped well)結構)的方式形成。換言之，以在各層的介面之間不存在會形成捕獲中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果，雜質混入被層疊的氧化物半導體層的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
注意，圖2A示出EcS1與EcS3相同的情況，但是也可以相互不同。例如，圖2B示出EcS1高於EcS3時的能帶結構的一部分。
例如，在EcS1=EcS3的情況下，第一氧化物半導體層131及第三氧化物半導體層133可以使用In：Ga：Zn=1：3：2、1：3：3、1：3：4、1：3：6、1：6：4或1：9：6(原子數比)的In-Ga-Zn氧化物等，第二氧化物半導體層132可以使用In：Ga：Zn=1：1：1、5：5：6或3：1：2(原子數比)的In-Ga-Zn氧化物等。另外，在EcS1>EcS3的情況下，第一氧化物半導體層131可以使用In：Ga：Zn=1：6：4或1：9：6(原子數比)的In-Ga-Zn氧化物等，第二氧化物半導體層132可以使用In：Ga：Zn=1：1：1、5：5：6或3：1：2(原子數比)的In-Ga-Zn氧化物等，第三氧化物半導體層133可以使用In：Ga：Zn=1：3：2、1：3：3、1：3：4或1：3：6(原子數比)的In-Ga-Zn氧化物等。
由圖2A和圖2B可知，氧化物半導體層130中的第二氧化物半導體層132用作井(well)，而在包括氧化物半導體層130的電晶體中，通道形成在第二氧化物半導體層132中。另外，氧化物半導體層130的導帶底的能量連續地變化，因此，也可以將氧化物半導體層130稱為U型井。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，雖然在第一氧化物半導體層131與氧化矽膜等絕緣膜之間以及第三氧化物半導體層133與氧化 矽膜等絕緣膜之間的介面附近有可能形成起因於雜質或缺陷的陷阱能階，但是藉由設置第一氧化物半導體層131及第三氧化物半導體層133，可以使第二氧化物半導體層132和該陷阱能階相隔。注意，當EcS1與EcS2之間或EcS3與EcS2之間的能量差小時，有時第二氧化物半導體層132的電子越過該能量差到達陷阱能階。當電子被陷阱能階俘獲時，在絕緣膜的介面產生固定負電荷，使得電晶體的臨界電壓向正方向漂移。
因此，為了抑制電晶體的臨界電壓的變動，需要使EcS1與EcS2之間及EcS3與EcS2之間產生能量差。該能量差都較佳為0.1eV以上，更佳為0.15eV以上。
另外，較佳的是，第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133包含結晶部。尤其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。
另外，在氧化物半導體層130使用In-Ga-Zn氧化物的情況下，為了防止In擴散到閘極絕緣膜，較佳為第三氧化物半導體層133中的In的含量小於第二氧化物半導體層132。
源極電極層140及汲極電極層150較佳為使用容易與氧鍵合的導電材料。例如，可以使用Al、Cr、Cu、Ta、Ti、Mo和W等。在上述材料中，尤其較佳為使用容易與氧鍵合的Ti或在後面能以較高的溫度進行處理 的熔點高的W。此外，容易與氧鍵合的導電材料包括氧容易擴散的材料。
當使容易與氧鍵合的導電材料與氧化物半導體層接觸時，發生氧化物半導體層中的氧擴散到容易與氧鍵合的導電材料一側的現象。該現象隨著溫度的提高而明顯。因為在電晶體的製程中有幾個加熱製程，所以因上述現象而在氧化物半導體層的與源極電極層或汲極電極層接觸的區域的附近發生氧缺陷，包含於膜中的微量的氫與該氧缺陷鍵合而使該區域n型化。因此，可以將被n型化了的該區域用作電晶體的源極或汲極。
在圖3的電晶體的放大剖面圖(通道長度方向上的剖面)中示出上述被n型化了的區域。第二氧化物半導體層132中的由虛線表示的界線135為本質半導體區域與n型半導體區域之間的界線，第二氧化物半導體層132中的與源極電極層140或汲極電極層150接觸的區域的附近為被n型化了的區域。另外，界線135是示意性地示出的，實際上有時該界線135不明確。另外，雖然圖3示出界線135在第二氧化物半導體層132中沿著橫方向延伸的狀態，但是，有時第二氧化物半導體層132中的夾在源極電極層140或汲極電極層150與第一氧化物半導體層131之間的厚度方向整體的區域n型化。另外，雖然未圖示，但是有時在第一氧化物半導體層131或第三氧化物半導體層133中也會形成n型化區域。
注意，當形成通道長度極小的電晶體時，有 時因上述氧缺陷的發生而n型化的區域向電晶體的通道長度方向超出。此時，電晶體的電特性發生變化，例如臨界電壓漂移或難以由閘極電壓控制開關(此時電晶體處於導通狀態)。因此，當形成通道長度極小的電晶體時，不一定較佳為將容易與氧鍵合的導電材料用於源極電極層及汲極電極層。
在此情況下，源極電極層140及汲極電極層150較佳為使用比上述材料更不容易與氧鍵合的導電材料。作為該導電材料，例如可以使用包含氮化鉭、氮化鈦或釕的材料等。另外，當該導電材料與第二氧化物半導體層132接觸時，源極電極層140及汲極電極層150也可以具有該導電材料與上述容易與氧鍵合的材料的疊層結構。
作為閘極絕緣膜160，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜。此外，閘極絕緣膜160也可以是上述材料的疊層。
作為閘極電極層170，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta和W等的導電膜。此外，該閘極電極層也可以是上述材料的疊層。另外，該閘極電極層可以使用包含氮的導電膜。
在閘極絕緣膜160及閘極電極層170上也可以形成有氧化物絕緣層180。作為該氧化物絕緣層180，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧 化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜。此外，該氧化物絕緣層180也可以是上述材料的疊層。
在此，氧化物絕緣層180較佳為包含過剩氧。包含過剩氧的氧化物絕緣層是指因加熱處理等而能夠釋放氧的氧化物絕緣層。較佳的是，藉由利用熱脫附譜分析，換算為氧原子的氧的釋放量為1.0×1019atoms/cm3以上的膜。能夠將該氧化物絕緣層180釋放的氧經由閘極絕緣膜160擴散到氧化物半導體層130的通道形成區，因此即使在通道形成區形成氧缺陷的情況下也能夠補充氧。因此，能夠獲得穩定的電晶體電特性。
為了實現半導體裝置的高積體化，必須進行電晶體的微型化。另一方面，已知伴隨著電晶體的微型化，電晶體的電特性劣化，特別是通道寬度的縮短直接導致的通態電流的減少顯著。
圖4A和圖4B為習知的使用氧化物半導體層的電晶體的通道寬度方向上的剖面圖。該電晶體包括基板210上的基底絕緣膜220、形成在該基底絕緣膜上的氧化物半導體層230、形成在該氧化物半導體層上的閘極絕緣膜260以及閘極電極270。
圖4A示出一種電晶體，其中，該氧化物半導體層的通道寬度方向上的頂面的長度(WT)比氧化物半導體層230的厚度大得多。此時，可以將通道寬度定義為WT。
從閘極電極270施加到氧化物半導體層230的側面的電場不涉及到整個氧化物半導體層230，因此，氧化物半導體層230的側面的通道的形成不夠充分。另外，由於相當於氧化物半導體層230的厚度的側面的長度(WS1、WS2)對頂面的長度(WT)的比率小，因此即使在此形成了通道，也可以估計其作為通道的作用是很小的。因此，可以說WT越小，即越進行微型化，通態電流越減少。
另外，如圖4B所示，在WT縮短到氧化物半導體層230的厚度左右的電晶體中，從閘極電極270施加到氧化物半導體層230的側面的電場涉及到整個氧化物半導體層230，因此在氧化物半導體層230的側面也形成通道。為此，藉由增加氧化物半導體層230的厚度等，可以期待通態電流的增加，但是在習知的電晶體中，在通道形成層(氧化物半導體層230)與閘極絕緣膜260的介面產生載子散射，因此不能充分增加通態電流。
另外，在有的成膜方法中，閘極絕緣膜260的覆蓋氧化物半導體層230的側面的區域的厚度(TGI2)容易比該閘極絕緣膜的覆蓋該氧化物半導體層的頂面的區域的厚度(TGI1)薄。因此，在閘極絕緣膜260中產生耐受電壓低的部分，而有可能降低電晶體的可靠性。
另外，由於TGI1與TGI2不同，因此從閘極電極270施加到氧化物半導體層230的電場不均勻。為此，有可能產生通態電流的偏差。
另一方面，在本發明的一個方式的電晶體中，如上所述，其中形成通道的第二氧化物半導體層132與閘極絕緣膜160之間形成有第三氧化物半導體層133。因此，能夠抑制在通道形成層與閘極絕緣膜的介面產生的載子散射，而可以提高電晶體的場效移動率。
另外，在本發明的一個方式的電晶體中，以覆蓋其中形成通道的第二氧化物半導體層132的方式形成有第三氧化物半導體層133，因此與頂面同樣地可以抑制在第二氧化物半導體層132的側面產生的載子散射。因此，本發明的一個方式的電晶體的通態電流可以比習知的電晶體多。
如圖5A和圖5B的電晶體100的通道寬度方向上的剖面以及圖17A和圖17B的電晶體101的通道寬度方向上的剖面所示那樣，本發明的一個方式的電晶體在具有WT縮短到第二氧化物半導體層132的厚度左右或該厚度以下的結構的情況下特別有效地提高電特性。
在圖5A和圖5B及圖17A和圖17B所示的電晶體中，從閘極電極層170施加到第二氧化物半導體層132的側面的電場涉及到整個第二氧化物半導體層132，因此在第二氧化物半導體層132的側面也形成與頂面同等的通道。
在本發明的一個方式的電晶體中，電場容易從閘極電極層170施加到第二氧化物半導體層132的側面。尤其是，在電晶體101中，第一氧化物半導體層131 的不與第二氧化物半導體層132重疊的區域的厚度比與第二氧化物半導體層132重疊的區域的厚度薄。因此，閘極電極層170容易隔著閘極絕緣膜160及第三氧化物半導體層133覆蓋其中形成通道的第二氧化物半導體層132的側面，因而，電場容易從閘極電極層170施加到整個第二氧化物半導體層132。
在如圖5A及圖17A所示的通道區137形成在電晶體中的情況下，可以將通道寬度定義為WT、WS1及WS2的總和，在該電晶體中流過對應於該通道寬度的通態電流。
另外，在圖5B及圖17B所示的WT極小的電晶體中，通道區138有時形成在第二氧化物半導體層132中的整個WT方向。在此情況下，在整個第二氧化物半導體層132流過電流，因此在電晶體中流過極多的通態電流。另外，在圖5A及圖17A所示的電晶體中，如果WT、WS1足夠小，則在整個第二氧化物半導體層132流過電流。
另外，本發明的一個方式的電晶體的特徵之一是閘極絕緣膜160的TGI1和TGI2幾乎相同。因此，不發生從閘極電極層170施加到第二氧化物半導體層132的電場的不均勻，因此在第二氧化物半導體層132的頂面及側面形成均勻的通道。因此，在WS1及WS2與WT同等的情況下，與僅在頂面形成通道的情況相比，能夠獲得3倍左右的通態電流。另外，如圖6的電晶體100的通道寬度 方向上的剖面及圖18的電晶體101的通道寬度方向上的剖面所示，當WS1及WS2為WT的2倍時，與僅在頂面形成通道的情況相比，能夠獲得5倍左右的通態電流。
另外，在本發明的一個方式的電晶體中，閘極絕緣膜160的TGI1與TGI2幾乎相同，所以可以形成可靠性高的電晶體，而不使在閘極絕緣膜260中產生耐受電壓低的部分。
注意，當由WS表示WS1和WS2時，為了高效地增加電晶體的通態電流，使WS滿足0.3WS WT 3WS(WT為0.3WS以上且3WS以下)的關係。另外，較佳為滿足WT/WS為0.5以上且1.5以下，更佳為滿足WT/WS為0.7以上且1.3以下的關係。當WT/WS>3時，S值(次臨界值)或關態電流有可能增高。
如上所述，在本發明的一個方式的電晶體中，在進行電晶體的微型化的情況下也能夠獲得足夠大的通態電流。
另外，在本發明的一個方式的電晶體中，藉由將第二氧化物半導體層132形成在第一氧化物半導體層131上，來使介面能階不容易產生。此外，藉由使第二氧化物半導體層132位於三層結構中的中間層，來消除從上下方混入的雜質的影響。由於第二氧化物半導體層132被第一氧化物半導體層131及第三氧化物半導體層133包圍，因此，除了可以增加上述電晶體的通態電流之外，還可以實現臨界電壓的穩定化或S值的改善。因此，可以降 低Icut(閘極電壓VG為0V時的電流)，而可以降低功耗。另外，由於電晶體的臨界電壓穩定，所以可以提高半導體裝置的長期可靠性。
另外，如圖7及圖19所示，本發明的一個方式的電晶體也可以包括基底絕緣膜120與基板110之間的導電膜172。藉由將該導電膜用作第二閘極電極，能夠進一步增加通態電流或控制臨界電壓。當想要增加通態電流時，例如，對閘極電極層170和導電膜172供應相同的電位來實現雙閘極電晶體即可。另外，當想要控制臨界電壓時，對導電膜172供應與閘極電極層170不同的恆電位即可。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式2
在本實施方式中，參照圖8A至圖9C對實施方式1所說明的圖1A至圖1D所示的電晶體100的製造方法進行說明。
基板110可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以採用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣體上矽晶片)基板等，並且也可以在上述基板上設置半導體元件並將其用作基板110。
作為基底絕緣膜120可以藉由電漿CVD法或濺射法等形成氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等的氧化物絕緣膜、氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等的氮化物絕緣膜或者混合上述材料而形成的膜。此外，基底絕緣膜120也可以是上述材料的疊層，其中，較佳為與氧化物半導體層130接觸的上層至少使用包含過剩氧的材料形成，以對氧化物半導體層130供應氧。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子植入法(Plasma-immersion ion implantation method)等對基底絕緣膜120添加氧。藉由添加氧，可以更容易地將氧從基底絕緣膜120供應到氧化物半導體層130中。
注意，在基板110的表面由絕緣體構成，並且，雜質不會擴散到後面形成的氧化物半導體層130中的情況下，也可以不設置基底絕緣膜120。
接著，利用濺射法、CVD(Chemical Vapor Deposition：化學氣相沉積)法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、ALD(Atomic Layer Deposition：原子層沉積)法或PLD(Pulse Laser Deposition：脈衝雷射沉積)法在基底絕緣膜120上形成成為第一氧化物半導體層131的第一氧化物半導體膜331(參照圖8A)。
接著，利用濺射法、CVD法、MBE法、ALD法或PLD法在第一氧化物半導體膜331上形成第二氧化物半導體膜。然後，對第二氧化物半導體膜選擇性地進行蝕刻來形成第二氧化物半導體層132(參照圖8B)。
為了在第一氧化物半導體層131與第二氧化物半導體層132的疊層以及包括在後面的製程中形成的第三氧化物半導體層133的疊層中形成連續結合，需要使用具備負載鎖定室的多室成膜裝置(例如，濺射裝置)以不暴露於大氣的方式連續地層疊各個層。在濺射裝置中的各處理室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)且將被成膜的基板加熱到100℃以上，較佳為500℃以上，來盡可能地去除對氧化物半導體來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止將包含碳成分或水分等的氣體從排氣系統倒流到處理室內。
為了獲得高純度本質的氧化物半導體，不僅需要對處理室進行高真空抽氣，而且需要進行濺射氣體的高度純化。藉由作為用作濺射氣體的氧氣體或氬氣體，使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下的高純度氣體，能夠盡可能地防止水分等混入氧化物半導體層。
第一氧化物半導體層131、第二氧化物半導體層132及在後面的製程中形成的第三氧化物半導體層133可以使用實施方式1所說明的材料。例如，第一氧化物半 導體層131可以使用原子數比為In：Ga：Zn=1：3：6、1：3：4、1：3：3或1：3：2的In-Ga-Zn氧化物，第二氧化物半導體層132可以使用原子數比為In：Ga：Zn=1：1：1或5：5：6的In-Ga-Zn氧化物，第三氧化物半導體層133可以使用原子數比為In：Ga：Zn=1：3：6、1：3：4、1：3：3或1：3：2的In-Ga-Zn氧化物。
另外，能夠用於第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。或者，較佳為包含In和Zn的兩者。另外，為了減少使用該氧化物半導體的電晶體的電特性偏差，除了上述元素以外，較佳為還包含穩定劑(stabilizer)。
作為穩定劑，可以舉出鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其他穩定劑，可以舉出鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等。
例如，作為氧化物半導體，可以使用氧化銦、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、 In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如In-Ga-Zn氧化物是指作為主要成分包含In、Ga和Zn的氧化物。另外，也可以包含In、Ga、Zn以外的金屬元素。此外，在本說明書中，將由In-Ga-Zn氧化物構成的膜稱為IGZO膜。
另外，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn、Co、Y、Zr、La、Ce或Nd中的一種金屬元素或多種金屬元素。另外，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
注意，如在實施方式1中詳細地說明那樣，以使第二氧化物半導體層132的電子親和力大於第一氧化物半導體層131及第三氧化物半導體層133的方式選擇材料。
另外，當形成氧化物半導體層時，較佳為利用濺射法。作為濺射法，可以使用RF濺射法、DC濺射法、AC濺射法等。尤其較佳為使用DC濺射法，因為可以降低進行成膜時產生的塵屑，並且可以使膜厚度均勻。
當作為第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133使用In-Ga-Zn氧化物時，例如可以使用In、Ga、Zn的原子數比為In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1、In：Ga：Zn=3：1：2、In：Ga：Zn=5：5：6、In：Ga：Zn=1：3：2、In：Ga：Zn=1：3：3、In：Ga：Zn=1：3：4、In：Ga：Zn=1：3：6、In：Ga：Zn=1：4：3、In：Ga：Zn=1：5：4、In：Ga：Zn=1：6：6、In：Ga：Zn=2：1：3、In：Ga：Zn=1：6：4、In：Ga：Zn=1：9：6、In：Ga：Zn=1：1：4、In：Ga：Zn=1：1：2中的任一個的材料。
另外，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成與原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成相似是指a、b、c滿足如下算式：(a-A)2+(b-B)2+(c-C)2 r2。r例如可以為0.05。其他氧化物也是同樣的。
另外，較佳的是，第二氧化物半導體層132的銦的含量多於第一氧化物半導體層131及第三氧化物半導體層133的銦的含量。在氧化物半導體中，重金屬的s軌道主要有助於載子傳導，並且藉由增加In的比率來增加s軌道的重疊，由此In的比率多於Ga的氧化物的移動率比In的比率等於或少於Ga的氧化物高。因此，藉由將銦的比率多的氧化物用於第二氧化物半導體層132，可以實現高移動率的電晶體。
下面，對氧化物半導體膜的結構進行說明。
注意，在本說明書中，“平行”是指兩條直線 形成的角度為-10°以上且10°以下的狀態，因此也包括角度為-5°以上且5°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態，因此也包括角度為85°以上且95°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體膜大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜、非晶氧化物半導體膜等。
首先，對CAAC-OS膜進行說明。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的 CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(φ軸)旋轉樣本的條件下進行分析(φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜 時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向性的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面近旁的結晶生長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36° 附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分之外的元素。尤其是，與構成氧化物半導體膜的金屬元素相比，與氧的鍵合力強的元素諸如矽等從氧化物半導體膜奪取氧而擾亂氧化物半導體膜的原子排列，成為降低結晶性的主要原因。另外，因為鐵和鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以如果包含在氧化物半導體膜內部，則擾亂氧化物半導體膜的原子排列，成為降低結晶性的主要原因。此外，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有很少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常導通(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有很少的載子 陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為可靠性高的電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放為止需要的時間長，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，對微晶氧化物半導體膜進行說明。
在微晶氧化物半導體膜的TEM影像中有時觀察不到明確的結晶部。微晶氧化物半導體膜中含有的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶稱為奈米晶(nc：nanocrystal)。並且，包含該奈米晶(nc)的氧化物半導體膜稱為nc-OS(奈米晶氧化物半導體：nanocrystalline Oxide Semiconductor)膜。另外，例如在nc-OS膜的TEM影像中，有時觀察不到明確的晶界。
在nc-OS膜中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，在nc-OS膜中的不同的結晶部之間沒有晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，在有的分析方法中，有時無法將nc-OS膜與非晶氧化物半導體膜區別開來。例如，當利用使用其束徑比結晶部大的X射線的XRD裝置藉由out- of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在使用其束徑比結晶部大(例如，50nm以上)的電子射線獲得的nc-OS膜的選區電子繞射圖案中，觀察到光暈圖案。另一方面，在使用其束徑近於或小於結晶部(例如，1nm以上且30nm以下)的電子射線獲得的nc-OS膜的奈米束電子繞射圖案中，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，在nc-OS膜中的不同的結晶部之間沒有晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
CAAC-OS膜例如可以使用多晶的氧化物半導體濺射靶材，利用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域沿著a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，由於該平板狀或顆粒狀的濺射粒子帶電，所以濺射粒子不在電漿中凝集而保持結晶狀態的狀態到達基 板，由此可以形成CAAC-OS膜。
當第二氧化物半導體層132是In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)時，在用來形成第二氧化物半導體層132的濺射靶材中的金屬元素的原子數比為In：M：Zn=a1：b1：c1的情況下，a1/b1較佳為1/3以上且6以下，更佳為1以上且6以下，c1/b1較佳為1/3以上且6以下，更佳為1以上且6以下。藉由使c1/b1為1以上且6以下，可以作為第二氧化物半導體層132較容易地形成CAAC-OS膜。靶材中的金屬元素的原子數比的典型例子為In：M：Zn=1：1：1、In：M：Zn=3：1：2、In：M：Zn=5：5：6等。
當第一氧化物半導體層131及第三氧化物半導體層133是In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)時，在用來形成第一氧化物半導體層131及第三氧化物半導體層133的濺射靶材中的金屬元素的原子數比為In：M：Zn=a2：b2：c2的情況下，較佳的是a2/b2<a1/b1且c2/b2為1/3以上且6以下，更佳為1以上且6以下。藉由使c2/b2為1以上且6以下，可以作為第一氧化物半導體層131及第三氧化物半導體層133較容易地形成CAAC-OS膜。靶材中的金屬元素的原子數比的典型例子為In：M：Zn=1：3：2、In：M：Zn=1：3：3、In：M：Zn=1：3：4、In：M：Zn=1：3：6等。
在此，參照圖10A至圖10D對本發明的一個方式的電晶體中的氧化物半導體層130的晶體結構的一個 例子進行說明。
圖10A為本發明的一個方式的電晶體的通道寬度方向上的剖面圖。另外，圖10B放大示出圖10A所示的氧化物半導體層130的一部分的區域400。
圖10B所示的橫方向上的虛線示意性地示出結晶的層結構。第一氧化物半導體層131中的結晶在與基底絕緣膜120的介面大致垂直的方向上c軸配向。另外，較佳的是形成在第一氧化物半導體層131上的第二氧化物半導體層132及第三氧化物半導體層133中的結晶也在與第一氧化物半導體層131相同的方向上c軸配向。
另外，較佳的是，第二氧化物半導體層132與第三氧化物半導體層133接觸的區域410的結晶連接。如圖10C所示，In-Ga-Zn氧化物具有由InO2構成的層與由Ga或Zn的氧化物構成的層((Ga，Zn)O)的兩種層在c軸方向上排列為層狀的晶體結構。
當形成第三氧化物半導體層133時，如圖10D所示，第二氧化物半導體層132與第三氧化物半導體層133接觸的區域410中的結晶由包含於上述平板狀或顆粒狀的濺射粒子中的InO2連接。
由於該結晶連接，可以抑制在第二氧化物半導體層132與第三氧化物半導體層133之間的介面形成陷阱中心或再結合中心等缺陷能階。另外，在圖10D中，示出包含於第二氧化物半導體層132及第三氧化物半導體層133中的InO2在直線上連接的情況，但是不侷限於此，相 互連接的InO2也可以不存在於同一個平面上。
在形成第二氧化物半導體層132之後可以進行第一加熱處理。第一加熱處理在250℃以上且650℃以下，較佳為300℃以上且500℃以下的溫度下且在惰性氣體氛圍、包含10ppm以上的氧化氣體的氛圍或減壓狀態下進行即可。作為第一加熱處理，也可以進行惰性氣體氛圍下的加熱處理，然後為了補充脫離了的氧而進行包含10ppm以上的氧化氣體的氛圍下的加熱處理。藉由進行第一加熱處理，可以提高第二氧化物半導體層132的結晶性，而且可以從基底絕緣膜120、第一氧化物半導體層131中去除氫或水等雜質。此外，也可以在用來形成第二氧化物半導體層132的蝕刻之前進行第一加熱處理。
接著，在第一氧化物半導體膜331及第二氧化物半導體層132上形成成為源極電極層140及汲極電極層150的第一導電膜。作為第一導電膜，可以使用Al、Cr、Cu、Ta、Ti、Mo、W或以它們為主要成分的合金材料。例如，利用濺射法等形成100nm厚的鈦膜。此外，也可以利用CVD法形成鎢膜。
接著，以在第二氧化物半導體層132上使第一導電膜分割的方式對第一導電膜進行蝕刻，來形成源極電極層140及汲極電極層150(參照圖8C)。此時，由於第一導電膜的過蝕刻，第二氧化物半導體層132的一部分也可以被蝕刻。
接著，在第一氧化物半導體膜331、第二氧化 物半導體層132、源極電極層140及汲極電極層150上形成成為第三氧化物半導體層133的第三氧化物半導體膜333。
在形成第三氧化物半導體膜333之後可以進行第二加熱處理。第二加熱處理可以在與第一加熱處理相同的條件下進行。藉由進行第二加熱處理，可以從第三氧化物半導體膜333中去除氫或水等雜質。此外，還可以從第一氧化物半導體膜331及第二氧化物半導體層132中進一步去除氫或水等雜質。
在此，當進行第一加熱處理時、形成第一導電膜時、進行第二加熱處理時，在基底絕緣膜120的整個頂面上形成有第一氧化物半導體膜331。上述加熱處理及利用CVD法的導電膜的形成是需要以高溫進行的製程，但是，由於該第一氧化物半導體膜形成在基底絕緣膜120的整個頂面上，所以可以抑制包含於基底絕緣膜120中的過剩氧的不必要的釋放。
接著，在第三氧化物半導體膜333上形成成為閘極絕緣膜160的絕緣膜360。絕緣膜360可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等形成。此外，絕緣膜360也可以是上述材料的疊層。絕緣膜360可以利用濺射法、CVD法、MBE法、ALD法或PLD法等形成。另外，較佳為藉由調節原材料、溫度、壓力、電極間距離、投入功率等而形成閘極 絕緣膜160，來獲得圖5A所示的TGI1與TGI2幾乎相同的覆蓋性得到提高的結構。例如，藉由在能夠維持閘極絕緣膜的性質的範圍內以高溫、高壓的條件進行成膜，可以提高覆蓋性。
接著，在絕緣膜360上形成成為閘極電極層170的第二導電膜370(參照圖9A)。作為第二導電膜370，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta、W或以它們為主要成分的合金材料。第二導電膜370可以利用濺射法或CVD法等形成。另外，第二導電膜370可以使用包含氮的導電膜，也可以使用包含上述材料的導電膜與包含氮的導電膜的疊層。
接著，使用用來形成閘極電極層170的光阻遮罩對第二導電膜370選擇性地進行蝕刻，來形成閘極電極層170。
接著，以上述光阻遮罩或者閘極電極層170為遮罩對絕緣膜360選擇性地進行蝕刻，來形成閘極絕緣膜160。
接著，以上述光阻遮罩或者閘極電極層170為遮罩對第三氧化物半導體膜333進行蝕刻，來形成第三氧化物半導體層133。
接著，以上述光阻遮罩或者閘極電極層170以及源極電極層140和汲極電極層150為遮罩對第一氧化物半導體膜331選擇性地進行蝕刻，來形成第一氧化物半導體層131(參照圖9B)。
上述第二導電膜370、絕緣膜360、第三氧化物半導體膜333以及第一氧化物半導體膜331的蝕刻既可以分別進行，又可以連續地進行。
接著，在源極電極層140、汲極電極層150及閘極電極層170上形成氧化物絕緣層180(參照圖9C)。氧化物絕緣層180可以與基底絕緣膜120同樣的材料及方法形成。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子植入法等對氧化物絕緣層180添加氧。藉由添加氧，可以更容易地將氧從氧化物絕緣層180供應到氧化物半導體層130中。
接著，也可以進行第三加熱處理。第三加熱處理可以在與第一加熱處理相同的條件下進行。藉由進行第三加熱處理，容易使基底絕緣膜120、閘極絕緣膜160及氧化物絕緣層180釋放過剩氧，因此可以降低氧化物半導體層130中的氧缺陷。
藉由上述製程，可以製造圖1A至圖1D所示的電晶體100。
另外，以同樣的製程可以形成電晶體101(參照圖20A至圖21C)。注意，如圖20B所示，藉由對第一氧化物半導體膜331進行過蝕刻，來使第一氧化物半導體膜331的不與第二氧化物半導體層132重疊的區域的厚度(TOS2)薄於與第二氧化物半導體層132重疊的區域的厚度(TOS1)。例如，將TOS2/TOS1設定為0.1以上且0.8以 下，較佳為0.1以上且0.5以下，更佳為0.1以上且0.3以下，既可。
另外，在本實施方式中說明的金屬膜等典型地可以利用濺射法或電漿CVD法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD法等。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生因電漿損傷所引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜：將原料氣體及氧化劑同時供應到處理室內，將處理室內的壓力設定為大氣壓或減壓，使其在基板附近或在基板上發生反應。
另外，可以以如下方法進行利用ALD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將用於反應的原料氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的原料氣體依次供應到處理室內。為了防止多種原料氣體混合，例如，在引入第一原料氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二原料氣體。注意，當同時引入第一原料氣體及惰性氣體時，惰性氣體用作載子氣體，另外，可以在引入第二原料氣體的同時引入惰性氣體。另外，也可以利用真空抽氣將第一原料氣體排出來代替引入惰性氣體，然後引入第二原料氣體。第一原 料氣體附著到基板表面形成第一層，之後引入的第二原料氣體與該第一層起反應，由此第二層層疊在第一層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於形成微型FET。
例如，在使用利用ALD法的成膜裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後同時引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式3
在本實施方式中，參照圖式對一種半導體裝置(記憶體裝置)的一個例子進行說明，該半導體裝置(記憶體裝置)使用本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖11A示出半導體裝置的剖面圖，並且圖11B示出半導體裝置的電路圖。
在圖11A和圖11B所示的半導體裝置中，下部設置有使用第一半導體材料的電晶體3200，上部設置 有使用第二半導體材料的電晶體3300及電容元件3400。此外，作為電晶體3300，可以使用在實施方式1中說明的電晶體100或電晶體101。
此外，電容元件3400的一個電極使用與電晶體3300的源極電極層或汲極電極層相同的材料形成，其另一個電極使用與電晶體3300的閘極電極相同的材料形成，並且其介電質使用與電晶體3300的第三氧化物半導體層及閘極絕緣膜160相同的材料形成，因此可以同時形成電晶體3300和電容元件3400。
這裡，第一半導體材料和第二半導體材料較佳為具有不同禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將在實施方式1中說明的氧化物半導體用於第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於具有關態電流小的電特性而可以在長時間保持電荷。
另外，雖然對上述電晶體都為n通道電晶體的情況進行說明，但是當然也可以使用p通道電晶體。另外，為了保持資料應用使用氧化物半導體的實施方式1所示那樣的電晶體以外，半導體裝置的材料或結構等半導體裝置的具體結構不侷限於在此所示的結構。
圖11A中的電晶體3200包括：設置在包含半導體材料(例如，結晶矽等)的基板3000中的通道形成區；以夾著通道形成區的方式設置的雜質區域；與雜質區 域接觸的金屬間化合物區域；設置在通道形成區上的閘極絕緣膜；以及設置在閘極絕緣膜上的閘極電極層。注意，雖然有時在圖式中不明確地示出源極電極層或汲極電極層，但是為了方便起見有時將這種狀態也稱為電晶體。此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極層或汲極電極層。換言之，在本說明書中，源極電極層的記載會包括源極區。
在基板3000上以包圍電晶體3200的方式設置有元件隔離絕緣層3100，並且以覆蓋電晶體3200的方式設置有絕緣層3150。另外，元件隔離絕緣層3100可以利用LOCOS(Local Oxidation of Silicon：矽局部氧化)或STI(Shallow Trench Isolation：淺溝槽隔離)等元件分離技術形成。
例如，在使用結晶矽基板的情況下，電晶體3200能夠進行高速工作。因此，藉由將該電晶體用作讀出電晶體，可以高速地進行資料的讀出。
在絕緣層3150上設置有電晶體3300，其源極電極層和汲極電極層中的一個延伸而用作電容元件3400的另一個電極。另外，該電極藉由連接佈線3350電連接到電晶體3200的閘極電極層。
圖11A所示的電晶體3300是其通道形成在氧化物半導體層中的頂閘極型電晶體。因為電晶體3300的關態電流小，所以藉由使用該電晶體，可以長期保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作 的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
此外，以與電晶體3300重疊的方式隔著絕緣層3150設置有電極3250。藉由將該電極用作第二閘極電極並對其供應適當的電位，可以控制電晶體3300的臨界電壓。此外，可以提高電晶體3300的長期可靠性。另外，藉由對該電極供應與電晶體3300的閘極電極相同的電位，可以增加通態電流。另外，也可以不設置電極3250。
如圖11A所示那樣，可以在其上形成電晶體3200的基板上形成電晶體3300及電容元件3400，所以可以提高半導體裝置的積體度。
圖11B示出對應於圖11A的電路結構的一個例子。
在圖11B中，第一佈線3001與電晶體3200的源極電極層電連接，第二佈線3002與電晶體3200的汲極電極層電連接。此外，第三佈線3003與電晶體3300的源極電極層和汲極電極層中的一個電連接，第四佈線3004與電晶體3300的閘極電極層電連接。再者，電晶體3200的閘極電極層及電晶體3300的源極電極層和汲極電極層中的另一個與電容元件3400的電極的一個電連接，第五佈線3005與電容元件3400的電極的另一個電連接。注意，未圖示相當於電極3250的構成要素。
在圖11B所示的半導體裝置中，藉由有效地 利用能夠保持電晶體3200的閘極電極層的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，使電晶體3300成為導通狀態。由此，第三佈線3003的電位施加到電晶體3200的閘極電極層及電容元件3400。換言之，對電晶體3200的閘極電極層施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態的電位，來使電晶體3300成為關閉狀態，而保持施加到電晶體3200的閘極電極層的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極電極層的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，根據保持在電晶體3200的閘極電極層中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極電極層施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極電極層施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電 位。因此，藉由將第五佈線3005的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體3200的閘極電極層的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五佈線3005施加不管閘極電極層的狀態如何都使電晶體3200成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線3005施加不管閘極電極層的狀態如何都使電晶體3200成為“導通狀態”的電位，即大於Vth_L的電位，即可。
在本實施方式所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區的關態電流極小的電晶體，可以極長期地保持儲存資料。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，較佳為固定電位)，也可以長期保持儲存資料。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。 由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不發生如閘極絕緣膜的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的導通狀態或關閉狀態而進行資料寫入，而可以容易實現高速工作。
如上所述，能夠提供一種實現了微型化及高積體化且具有高電特性的半導體裝置。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4
在本實施方式中，對一種具有與實施方式3不同結構的半導體裝置進行說明，該半導體裝置使用本發明的一個方式的電晶體，而且即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖12為半導體裝置的電路結構的一個例子。在該半導體裝置中，第一佈線4500與電晶體4300的源極電極層電連接，第二佈線4600與電晶體4300的第一閘極電極層電連接，並且電晶體4300的汲極電極層與電容元件4400的第一端子電連接。此外，作為包括在該半導體裝置中的電晶體4300，可以使用在實施方式1中說明的電晶體100。另外，第一佈線4500可以具有位元線的功 能，第二佈線4600可以具有字線的功能。
在該半導體裝置(記憶單元4250)中，可以採用與圖11A和圖11B所示的電晶體3300與電容元件3400的連接方式相同的連接方式。因此，與在實施方式3中說明的電容元件3400同樣地，可以在製造電晶體4300的同時形成電容元件4400。
接著，說明對圖12所示的半導體裝置(記憶單元4250)進行資料的寫入及保持的情況。
首先，藉由對第二佈線4600供應使電晶體4300成為導通狀態的電位，以使電晶體4300成為導通狀態。由此，第一佈線4500的電位施加到電容元件4400的第一端子(寫入)。然後，藉由將第二佈線4600的電位設定為使電晶體4300成為關閉狀態的電位，來使電晶體4300成為關閉狀態，由此儲存電容元件4400的第一端子的電位(保持)。
使用氧化物半導體的電晶體4300具有關態電流極小的特徵。因此，藉由使電晶體4300成為關閉狀態，可以在極長時間儲存電容元件4400的第一端子的電位(或儲存在電容元件4400中的電荷)。
接著，對資料的讀出進行說明。當電晶體4300成為導通狀態時，處於浮動狀態的第一佈線4500與電容元件4400導通，於是，電荷在第一佈線4500與電容元件4400之間再次分配。其結果，第一佈線4500的電位發生變化。第一佈線4500的電位的變化量根據電容元件 4400的第一端子的電位(或儲存在電容元件4400中的電荷)而發生變化。
例如，在以V為電容元件4400的第一端子的電位，以C為電容元件4400的電容，以CB為第一佈線4500所具有的電容成分，並且以VB0為再次分配電荷之前的第一佈線4500的電位的情況下，電荷再次分配之後的第一佈線4500的電位為(CB×VB0+C×V)/(CB+C)。由此可知，記憶單元4250有可能處於兩個狀態，即電容元件4400的第一端子的電位是V1的狀態以及V0(V1>V0)的狀態，並且，保持電位V1時的第一佈線4500的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第一佈線4500的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由比較第一佈線4500的電位與規定的電位，可以讀出資料。
如上所述，圖12所示的半導體裝置(記憶單元4250)可以利用電晶體4300的關態電流極小的特徵而在長期保持儲存在電容元件4400中的電荷。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下，也可以長期保持儲存資料。
較佳為層疊圖12所示的記憶單元4250與形成有用來驅動記憶單元4250的驅動電路的基板。藉由層疊記憶單元4250與驅動電路，可以實現半導體裝置的小 型化。另外，對被層疊的記憶單元4250及驅動電路的個數沒有限制。
包括在驅動電路中的電晶體較佳為使用與電晶體4300不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，更佳為使用單晶半導體。與使用氧化物半導體的電晶體相比，使用這種半導體材料的電晶體能夠進行高速工作，從而，該電晶體適用於記憶單元4250的驅動電路。
如上所述，能夠提供一種實現了微型化及高積體化且具有高電特性的半導體裝置。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式5
在本實施方式中，說明至少可以使用實施方式1所說明的電晶體且包含實施方式3所說明的記憶體裝置的CPU。
圖13是示出將在實施方式1中說明的電晶體100用於至少其一部分的CPU的結構的一個例子的方塊圖。
圖13所示的CPU在基板1190上包括：ALU(Arithmetic logic unit：算術邏輯單元)1191；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；暫存器1196；暫存器控制器1197；匯流排介面 1198；可改寫的ROM1199；以及ROM介面1189。作為基板1190，使用半導體基板、SOI基板或玻璃基板等。可改寫的ROM1199和ROM介面1189可以設置在另一晶片上。當然，圖13所示的CPU只是將其結構簡化而示出的一個例子，並且實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖13所示的CPU或算術邏輯單元的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術邏輯單元或資料通路中能處理的位數例如為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令輸入到指令解碼器1193且被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197和時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令而進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，當CPU在執行程式時，中斷控制器1194根據其優先度或遮罩狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，且處理該要求。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態而從暫存器1196讀出資料或對暫存器1196寫入資料。
另外，時序控制器1195生成控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以 及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具備根據基準時脈信號CLK1生成內部時脈信號CLK2的內部時脈生成部，將該內部時脈信號CLK2供應到上述各種電路。
在圖13所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用在上述實施方式中示出的電晶體。
在圖13所示的CPU中，暫存器控制器1197根據來自ALU1191的指示，進行暫存器1196中的保持工作的選擇。換言之，在暫存器1196所具有的記憶單元中，選擇利用正反器保持資料還是利用電容元件保持資料。當選擇利用正反器保持資料時，對暫存器1196中的記憶單元供應電源電壓。當選擇利用電容元件保持資料時，改寫電容元件的資料，而可以停止對暫存器1196內的記憶單元供應電源電壓。
圖14示出可用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件700包括當電源關閉時丟失儲存資料的電路701、當電源關閉時不丟失儲存資料的電路702、開關703、開關704、邏輯元件706、電容元件707以及具有選擇功能的電路720。電路702包括電容元件708、電晶體709及電晶體710。另外，記憶元件700根據需要還可以包括其他元件，例如二極體、電阻元件或電感器等。
在此，電路702可以使用在實施方式3中說 明的記憶體裝置。在停止對記憶元件700供應電源電壓之後，接地電位(0V)或使電晶體709成為關閉狀態的電位繼續輸入到電路702中的電晶體709的第一閘極。例如，電晶體709的第一閘極藉由電阻器等負載接地。
在此示出如下例子：開關703使用具有一導電型(例如，n通道型)的電晶體713構成，而開關704使用具有與此不同導電型(例如，p通道型)的電晶體714構成。這裡，開關703的第一端子對應於電晶體713的源極和汲極中的一個，開關703的第二端子對應於電晶體713的源極和汲極中的另一個，並且開關703的第一端子與第二端子之間的導通或非導通(即，電晶體713的導通狀態或關閉狀態)由輸入到電晶體713的閘極的控制信號RD選擇。開關704的第一端子對應於電晶體714的源極和汲極中的一個，開關704的第二端子對應於電晶體714的源極和汲極中的另一個，並且開關704的第一端子與第二端子之間的導通或非導通(即，電晶體714的導通狀態或關閉狀態)由輸入到電晶體714的閘極的控制信號RD選擇。
電晶體709的源極和汲極中的一個電連接到電容元件708的一對電極中的一個及電晶體710的閘極。在此，將連接部分稱為節點M2。電晶體710的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關703的第一端子(電晶體713的源極和汲極中的一個)。開關703的第二端子 (電晶體713的源極和汲極中的另一個)電連接到開關704的第一端子(電晶體714的源極和汲極中的一個)。開關704的第二端子(電晶體714的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關703的第二端子(電晶體713的源極和汲極中的另一個)、開關704的第一端子(電晶體714的源極和汲極中的一個)、邏輯元件706的輸入端子和電容元件707的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件707的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件707的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容元件708的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件708的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件707及電容元件708。
控制信號WE被輸入到電晶體709的第一閘極(第一閘極電極層)。開關703及開關704的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與 第二端子之間處於非導通狀態。
對應於保持在電路701中的資料的信號被輸入到電晶體709的源極和汲極中的另一個。圖14示出從電路701輸出的信號被輸入到電晶體709的源極和汲極中的另一個的例子。由邏輯元件706使從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號的邏輯值反轉而形成反轉信號，將其經由電路720輸入到電路701。
另外，雖然圖14示出從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號藉由邏輯元件706及電路720被輸入到電路701的例子，但是本發明的一個方式不侷限於此。也可以不使從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路701。例如，當在電路701內設置有節點並在該節點中保持使從輸入端子輸入的信號的邏輯值反轉的信號時，可以將從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號輸入到該節點。
另外，圖14所示的電晶體709可以使用在實施方式1中說明的電晶體100。另外，如實施方式3所說明那樣，電晶體709較佳為使用具有第二閘極(第二閘極電極層)的電晶體。可以對第一閘極輸入控制信號WE並對第二閘極輸入控制信號WE2。控制信號WE2可以是具有固定電位的信號。該固定電位例如可以選自接地電位 GND和低於電晶體709的源極電位的電位等。控制信號WE2為具有用來控制電晶體709的臨界電壓的電位的信號，能夠降低電晶體709的Icut。另外，電晶體709也可以使用不具有第二閘極的電晶體。
在圖14所示的用於記憶元件700的電晶體中，電晶體709以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。或者，也可以作為用於記憶元件700的所有的電晶體使用其通道形成在氧化物半導體層中的電晶體。或者，記憶元件700也可以包括電晶體709以外的其通道形成在氧化物半導體層中的電晶體，並且作為剩下的電晶體使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖14所示的電路701例如可以使用正反器。另外，邏輯元件706例如可以使用反相器或時脈反相器等。
在本發明的一個方式的半導體裝置中，在不向記憶元件700供應電源電壓的期間，可以由設置在電路702中的電容元件708保持儲存在電路701中的資料。
另外，其通道形成在氧化物半導體層中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體層中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流小得多。因此，藉由將這種電晶體 用作電晶體709，即使在不向記憶元件700供應電源電壓的情況下也可以長期間地儲存電容元件708中的信號。因此，記憶元件700在停止供應電源電壓的期間也可以保持儲存資料(資料)。
另外，藉由設置開關703及開關704，能夠使儲存元件進行預充電工作，因此可以縮短直到在再次開始供應電源電壓之後電路701重新保持原來的資料為止的時間。
另外，在電路702中，由電容元件708保持的信號被輸入到電晶體710的閘極。因此，在再次開始向記憶元件700供應電源電壓之後，可以將由電容元件708保持的信號轉換為電晶體710的狀態(導通狀態或關閉狀態)，並從電路702讀出。因此，即使在對應於保持在電容元件708中的信號的電位有些變動的情況下，也可以準確地讀出原來的信號。
藉由將這種記憶元件700用於處理單元所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在整個處理單元或構成處理單元的一個或多個邏輯電路中在短時間內也可以停止供應電源而抑制功耗。
在本實施方式中，說明了將記憶元件700用於CPU的例子，但是也可以將記憶元件700應用於DSP (Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等的LSI、RF-ID(Radio Frequency Identification：射頻識別)。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式6
在本實施方式中，說明可以使用在實施方式1中說明的電晶體、在實施方式3、4中說明的記憶體裝置或在實施方式5中說明的CPU等(包括DSP、定製LSI、PLD、RF-ID)的電子裝置的例子。
在實施方式1中說明的電晶體、在實施方式3、4中說明的記憶體裝置或在實施方式5中說明的CPU等可以應用於各種電子裝置(包括遊戲機)。作為電子裝置，可以舉出電視機、顯示器等顯示裝置、照明設備、個人電腦、文字處理機、影像再現裝置、可攜式音訊播放機、收音機、磁帶答錄機、音響、電話機、無繩電話子機、行動電話機、車載電話、步話機、無線設備、遊戲機、計算器、可攜式資訊終端、電子筆記本、電子書閱讀器、電子翻譯器、聲音輸入器、攝影機、數位靜態照相機、電動剃鬚刀、IC晶片、微波爐等高頻加熱裝置、電鍋、洗衣機、吸塵器、空調器等空調設備、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷藏冷凍 箱、DNA保存用冰凍器、輻射計數器(radiation counters)、透析裝置、X射線診斷裝置等醫療設備等。另外，也可以舉出感煙探測器、感熱探測器、氣體警報裝置、防盜警報裝置等警報裝置。再者，還可以舉出工業設備諸如引導燈、信號機、傳送帶、電梯、自動扶梯、工業機器人、蓄電系統等。另外，利用使用燃料的發動機或來自非水類二次電池的電力藉由電動機推進的移動體等也包括在電子裝置的範疇內。作為上述移動體，例如可以舉出電動汽車(EV)、兼具內燃機和電動機的混合動力汽車(HEV)、插電式混合動力汽車(PHEV)、使用履帶代替上述汽車的車輪的履帶式車輛、包括電動輔助自行車的電動自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船。圖15A至圖15C示出這些電子裝置的一些具體例子。
在圖15A所示的電視機8000中，外殼8001組裝有顯示部8002，利用顯示部8002可以顯示影像，並且從揚聲器部8003可以輸出聲音。包括本發明的一個方式的電晶體的記憶體裝置可以應用於用來使顯示部8002工作的驅動電路。
另外，電視機8000也可以具備用來進行資訊通信的CPU8004、記憶體等。可以將包括本發明的一個方式的電晶體的CPU、記憶體裝置用於CPU8004或記憶體。
圖15A所示的警報裝置8100是住宅用火災警報器，是包括感煙或感熱檢測部8102和微型電腦8101的電子裝置的一個例子。微型電腦8101包括在上述實施方式中示出的電晶體、記憶體裝置或CPU。
另外，圖15A所示的包括室內機8200和室外機8204的空調器是包含在上述實施方式中示出的電晶體、記憶體裝置或CPU等的電子裝置的一個例子。明確而言，室內機8200具有外殼8201、出風口8202、CPU8203等。在圖15A中，例示出CPU8203設置在室內機8200中的情況，但是CPU8203也可以設置在室外機8204中。或者，也可以在室內機8200和室外機8204中都設置有CPU8203。藉由將在上述實施方式中示出的電晶體用於空調器的CPU，可以實現低功耗化。
另外，圖15A所示的電冷藏冷凍箱8300是包括在上述實施方式中示出的電晶體、記憶體裝置或CPU等的電子裝置的一個例子。明確而言，電冷藏冷凍箱8300包括外殼8301、冷藏室門8302、冷凍室門8303及CPU8304等。在圖15A中，CPU8304設置在外殼8301的內部。藉由將在上述實施方式中示出的電晶體用於電冷藏冷凍箱8300的CPU8304，可以實現低功耗化。
圖15B和圖15C例示出電子裝置的一個例子的電動汽車。電動汽車9700安裝有二次電池9701。二次電池9701的電力由電路9702調整輸出而供應到驅動裝置9703。電路9702由具有未圖示的ROM、RAM、CPU等的 處理裝置9704控制。藉由將在上述實施方式中示出的電晶體用於電動汽車9700的CPU，可以實現低功耗化。
驅動裝置9703包括直流電動機或交流電動機，或者將電動機和內燃機組合而構成。處理裝置9704根據電動汽車9700的駕駛員的操作資料(加速、減速、停止等)、行車資料(爬坡、下坡等資料，或者車輪所受到的負載資料等)等的輸入資料，向電路9702輸出控制信號。電路9702根據處理裝置9704的控制信號而調整從二次電池9701供應的電能並控制驅動裝置9703的輸出。當安裝交流電動機時，雖然未圖示，但是還安裝有將直流轉換為交流的逆變器。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。

Claims (10)

  1. 一種半導體裝置，包括：絕緣表面上的第一氧化物半導體層；該第一氧化物半導體層上的第二氧化物半導體層；與該第一氧化物半導體層的一部分及該第二氧化物半導體層的一部分接觸的源極電極及汲極電極；該第一氧化物半導體層及該第二氧化物半導體層上的第三氧化物半導體層；該第三氧化物半導體層上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，其中，整個該第二氧化物半導體層與該第一氧化物半導體層重疊，其中，該第三氧化物半導體層與該源極電極的一部分及該汲極電極的一部分接觸，其中，該第一氧化物半導體層的第一區域薄於該第一氧化物半導體層的第二區域，其中，該第一區域與該第三氧化物半導體層直接接觸，並且其中，該第二區域與該第二氧化物半導體層直接接觸。
  2. 根據申請專利範圍第1項之半導體裝置，其中在通道寬度方向上的剖面中，該第二氧化物半導體層的頂面的長度(WT)與該第二氧化物半導體層的一個側面的長度(WS)滿足0.3WS WT 3WS的關係。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第一氧化物半導體層的導帶底及該第三氧化物半導體層的導帶底的能量比該第二氧化物半導體層的導帶底的能量更接近真空能階0.05eV或更多且2eV或更少。
  4. 根據申請專利範圍第1項之半導體裝置，其中該第一氧化物半導體層、該第二氧化物半導體層及該第三氧化物半導體層都包括In-M-Zn氧化物，其中M選自Al、Ti、Ga、Y、Zr、La、Ce、Nd和Hf，並且其中該第一氧化物半導體層及該第三氧化物半導體層的M對In的原子數比都高於該第二氧化物半導體層的M對In的原子數比。
  5. 根據申請專利範圍第1項之半導體裝置，其中該源極電極及該汲極電極包括選自Al、Cr、Cu、Ta、Ti、Mo和W的導電材料。
  6. 根據申請專利範圍第1項之半導體裝置，其中該第一氧化物半導體層、該第二氧化物半導體層及該第三氧化物半導體層都包括結晶。
  7. 根據申請專利範圍第1項之半導體裝置，其中該第二氧化物半導體層的c軸朝向平行於該第二氧化物半導體層的表面的法線向量的方向。
  8. 根據申請專利範圍第1項之半導體裝置，其中該第二氧化物半導體層的側面部中的結晶與覆蓋該側面部的該第三氧化物半導體層中的結晶由銦和氧連接。
  9. 根據申請專利範圍第1項之半導體裝置，還包括該絕緣表面上的電容元件，其中該電容元件包括該源極電極和該汲極電極中的一個。
  10. 一種包括根據申請專利範圍第1項之半導體裝置的電子裝置。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US9368636B2 (en) * 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102442752B1 (ko) 2013-05-20 2022-09-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE102014019794B4 (de) 2013-05-20 2024-10-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9293480B2 (en) 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
TWI632688B (zh) 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
JP2015053477A (ja) 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9461126B2 (en) 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
US9379192B2 (en) 2013-12-20 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
JP6446258B2 (ja) 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
US9401432B2 (en) 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2015114476A1 (en) 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI658597B (zh) * 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9780226B2 (en) 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
TWI646658B (zh) 2014-05-30 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置
US9722090B2 (en) 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
US9461179B2 (en) 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
JP6647846B2 (ja) * 2014-12-08 2020-02-14 株式会社半導体エネルギー研究所 半導体装置
US10186614B2 (en) * 2015-02-06 2019-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9842938B2 (en) * 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
WO2018073689A1 (en) * 2016-10-21 2018-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
JP7465922B2 (ja) * 2021-09-03 2024-04-11 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ、その製造方法およびそれを含む表示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120104385A1 (en) * 2010-11-03 2012-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120138922A1 (en) * 2010-12-03 2012-06-07 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device

Family Cites Families (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04290441A (ja) * 1991-03-19 1992-10-15 Fujitsu Ltd 半導体装置の製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4907942B2 (ja) * 2005-09-29 2012-04-04 シャープ株式会社 トランジスタおよび電子デバイス
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010129556A (ja) * 2008-11-25 2010-06-10 Dainippon Printing Co Ltd トランジスタ素子およびその製造方法
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
CN104867984B (zh) 2009-12-28 2018-11-06 株式会社半导体能源研究所 制造半导体装置的方法
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
CN102834922B (zh) 2010-04-02 2016-04-13 株式会社半导体能源研究所 半导体装置
WO2011122363A1 (en) 2010-04-02 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101680768B1 (ko) * 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
TWI538215B (zh) * 2011-03-25 2016-06-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
SG11201504734VA (en) * 2011-06-17 2015-07-30 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US8748886B2 (en) * 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8772130B2 (en) * 2011-08-23 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
CN104584229B (zh) 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
TW202422663A (zh) 2012-09-14 2024-06-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
KR102442752B1 (ko) * 2013-05-20 2022-09-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9449853B2 (en) * 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120104385A1 (en) * 2010-11-03 2012-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120138922A1 (en) * 2010-12-03 2012-06-07 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device

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