TWI632641B - 半導體裝置 - Google Patents

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篠原聡始
関根航
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半導體能源研究所股份有限公司
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Abstract

本發明的一個實施例提供一種能夠抑制隨著微型化而呈現的電特性下降的半導體裝置。一種半導體裝置，該半導體裝置包括：氧化物半導體疊層，其中在基板上從基板一側依次層疊有第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層；接觸於氧化物半導體疊層的源極電極層及汲極電極層；氧化物半導體疊層、源極電極層及汲極電極層上的閘極絕緣膜；以及閘極絕緣膜上的閘極電極層，其中，第一氧化物半導體層包括第一區域，閘極絕緣膜包括第二區域，並且，在TS1表示第一區域的厚度，且TG1表示第二區域的厚度的情況下，TS1 TG1。

Description

半導體裝置
本發明係關於一種物體、方法、製造方法、製程(process)、機器(machine)、產品(manufacture)或者物質組成(composition of matter)。例如，本發明尤其係關於一種半導體裝置、顯示裝置、發光裝置、上述裝置的驅動方法或者上述裝置的製造方法。例如，本發明尤其係關於一種包括氧化物半導體的半導體裝置、顯示裝置或者發光裝置。
在本說明書中，半導體裝置是指能夠藉由利用半導體特性而操作的所有裝置，因此電光裝置、半導體電路以及電子裝置都是半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為薄膜電晶體(TFT))的技術引人注目。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被周 知。另外，作為其他材料，氧化物半導體受到注目。
例如，在專利文獻1中，已公開了一種電晶體，該電晶體的活性層包括包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物半導體。
[專利文獻1]日本專利申請公開第2006-165528號公報
一般而言，當形成高度積體電路時，電晶體的微型化是必不可少的技術。然而，已知隨著電晶體的微型化，臨界電壓或S值(次臨界)等電晶體的電特性卻劣化。
鑒於上述問題，本發明的一個實施例的目的之一是提供一種能夠抑制隨著微型化而呈現的電特性下降的半導體裝置。另外，本發明的一個實施例的目的之一是提供一種低功耗的半導體裝置。另外，本發明的一個實施例的目的之一是提供一種可靠性高的半導體裝置。另外，本發明的一個實施例的目的之一是提供一種S值(次臨界)的劣化得到抑制的半導體裝置。另外，本發明的一個實施例的目的之一是提供一種臨界電壓的劣化得到抑制的半導體裝置。另外，本發明的一個實施例的目的之一是提供一種寄生通道的產生得到抑制的半導體裝置。另外，本發明的一個實施例的目的之一是提供一種在關閉電源的狀態下也能保持資料的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個實施例並不需要實現所有上述目的。另外，從說明書、圖式、申請專利範圍等的記載得知並可以抽出上述以外的目的。
本發明的一個實施例係關於一種包括氧化物半導體疊層的半導體裝置。
本發明的一個實施例是一種半導體裝置，該半導體裝置包括：具有絕緣表面的基板；氧化物半導體疊層，其中在基板上從基板一側依次層疊有第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層；接觸於氧化物半導體疊層的源極電極層及汲極電極層；氧化物半導體疊層、源極電極層及汲極電極層上的閘極絕緣膜；以及閘極絕緣膜上的閘極電極層，其中，第一氧化物半導體層包括第一區域，閘極絕緣膜包括第二區域，並且，在TS1表示第一區域的厚度，且TG1表示第二區域的厚度的情況下，TS1 TG1。
另外，在本說明書等中使用的“第一”，“第二”等序數詞是為了方便識別構成要素而附的，而不是為了在數目方面上進行限定的。
在上述結構中，第一氧化物半導體層及第三氧化物半導體層的導帶底的能量都比第二氧化物半導體層的導帶底的能量近於真空能階，並且，第二氧化物半導體層與第一氧化物半導體層之間的導帶底的能量差以及第二氧化物半導體層與第三氧化物半導體層之間的導帶底的能 量差都是大於或等於0.05eV且小於或等於2eV。
另外，較佳的是，第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層為In-M-Zn氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，並且第一氧化物半導體層及第三氧化物半導體層的M對In的原子數比大於第二氧化物半導體層。
另外，源極電極層也可以包括與氧化物半導體疊層接觸的第一源極電極層以及覆蓋第一源極電極層且與氧化物半導體疊層接觸的第二源極電極層，並且汲極電極層也可以包括與氧化物半導體疊層接觸的第一汲極電極層以及覆蓋第一汲極電極層且與氧化物半導體疊層接觸的第二汲極電極層。
另外，源極電極層也可以包括與氧化物半導體疊層接觸的第二源極電極層以及第二源極電極層上的與氧化物半導體疊層接觸的第一源極電極層，並且汲極電極層也可以包括與氧化物半導體疊層接觸的第二汲極電極層以及第二汲極電極層上的與氧化物半導體疊層接觸的第一汲極電極層。
在此，較佳的是，第一源極電極層及第一汲極電極層使用Al、Cr、Cu、Ta、Ti、Mo、W或以這些材料為主要成分的合金材料形成，並且第二源極電極層及第二汲極電極層使用包含氮化鉭、氮化鈦或釕的材料形成。
另外，本發明的其他的一個實施例是一種半導體裝置，該半導體裝置包括：具有絕緣表面的基板；基 板上的第一氧化物半導體層；第一氧化物半導體層上的第二氧化物半導體層；第二氧化物半導體層上的第一源極電極層及第一汲極電極層；第二氧化物半導體層、第一源極電極層及第一汲極電極層上的第三氧化物半導體層；覆蓋第一源極電極層的第二源極電極層；覆蓋第一汲極電極層的第二汲極電極層；第三氧化物半導體層、第二源極電極層及第二汲極電極層上的閘極絕緣膜；以及閘極絕緣膜上的閘極電極層，其中，第一源極電極層及第一汲極電極層接觸於第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層，第二源極電極層及第二汲極電極層接觸於第三氧化物半導體層，第一氧化物半導體層包括第一區域，閘極絕緣膜包括第二區域，並且，在TS1表示第一區域的厚度，且TG1表示第二區域的厚度的情況下，TS1 TG1。
在上述結構中，第一氧化物半導體層及第三氧化物半導體層的導帶底的能量都比第二氧化物半導體層的導帶底的能量近於真空能階，並且，第二氧化物半導體層與第一氧化物半導體層之間的導帶底的能量差以及第二氧化物半導體層與第三氧化物半導體層之間的導帶底的能量差都是大於或等於0.05eV且小於或等於2eV。
另外，較佳的是，第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層為In-M-Zn氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，並且第一氧化物半導體層及第三氧化物半導體層的M對In 的原子數比大於第二氧化物半導體層。
另外，第一源極電極層及第一汲極電極層較佳為使用Al、Cr、Cu、Ta、Ti、Mo、W或以這些材料為主要成分的合金材料形成。
另外，第二源極電極層及第二汲極電極層較佳為使用包含氮化鉭、氮化鈦或釕的材料形成。
藉由採用本發明的一個實施例，能夠提供一種能夠抑制隨著微型化而呈現的電特性下降的半導體裝置。另外，能夠提供一種低功耗的半導體裝置。另外，能夠提供一種可靠性高的半導體裝置。另外，能夠提供一種S值(次臨界)的劣化得到抑制的半導體裝置。另外，能夠提供一種臨界電壓的劣化得到抑制的半導體裝置。另外，能夠提供一種寄生通道的產生得到抑制的半導體裝置。另外，能夠提供一種在關閉電源的狀態下也能保持資料的半導體裝置。
100‧‧‧電晶體
102‧‧‧電晶體
110‧‧‧基板
120‧‧‧基底絕緣膜
130‧‧‧氧化物半導體疊層
131‧‧‧第一氧化物半導體層
132‧‧‧第二氧化物半導體層
133‧‧‧第三氧化物半導體層
134‧‧‧區域
135‧‧‧界線
140‧‧‧源極電極層
141‧‧‧第一源極電極層
142‧‧‧第二源極電極層
150‧‧‧汲極電極層
151‧‧‧第一汲極電極層
152‧‧‧第二汲極電極層
160‧‧‧閘極絕緣膜
170‧‧‧閘極電極層
180‧‧‧氧化物絕緣層
200‧‧‧電晶體
202‧‧‧電晶體
300‧‧‧電晶體
302‧‧‧電晶體
400‧‧‧電晶體
402‧‧‧電晶體
520‧‧‧基底絕緣膜
530‧‧‧氧化物半導體疊層
531‧‧‧第一氧化物半導體層
532‧‧‧第二氧化物半導體層
533‧‧‧第三氧化物半導體層
540‧‧‧源極電極層
550‧‧‧汲極電極層
560‧‧‧閘極絕緣膜
570‧‧‧閘極電極層
580‧‧‧氧化物半導體層
630‧‧‧矽活性層
631‧‧‧p-型區域
632‧‧‧n+型區域
700‧‧‧記憶元件
701‧‧‧電路
702‧‧‧電路
703‧‧‧開關
704‧‧‧開關
706‧‧‧邏輯元件
707‧‧‧電容器
708‧‧‧電容器
709‧‧‧電晶體
710‧‧‧電晶體
713‧‧‧電晶體
714‧‧‧電晶體
720‧‧‧電路
800‧‧‧導電膜
900‧‧‧區域
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
3000‧‧‧基板
3001‧‧‧第一佈線
3002‧‧‧第二佈線
3003‧‧‧第三佈線
3004‧‧‧第四佈線
3005‧‧‧第五佈線
3100‧‧‧元件隔離絕緣層
3150‧‧‧絕緣層
3200‧‧‧電晶體
3250‧‧‧電極
3300‧‧‧電晶體
3400‧‧‧電容器
4250‧‧‧記憶單元
4300‧‧‧電晶體
4400‧‧‧電容器
4500‧‧‧第一佈線
4600‧‧‧第二佈線
8100‧‧‧警報裝置
8101‧‧‧微型電腦
8102‧‧‧檢測部
8200‧‧‧室內機
8201‧‧‧外殼
8202‧‧‧送風口
8203‧‧‧CPU
8204‧‧‧室外機
8300‧‧‧電冷藏冷凍箱
8301‧‧‧外殼
8302‧‧‧冷藏室門
8303‧‧‧冷凍室門
8304‧‧‧CPU
9700‧‧‧電動汽車
9701‧‧‧二次電池
9702‧‧‧電路
9703‧‧‧驅動裝置
9704‧‧‧處理裝置
在圖式中：圖1A至圖1D是電晶體的俯視圖及剖面圖；圖2A和圖2B是說明氧化物半導體疊層的能帶結構的圖；圖3是電晶體的放大剖面圖；圖4A和圖4B是電晶體的放大剖面圖； 圖5A和圖5B是電晶體的俯視圖和剖面圖以及說明氧化物半導體疊層的能帶結構的圖；圖6是電晶體的放大剖面圖；圖7A至圖7D是電晶體的俯視圖及剖面圖；圖8A至圖8D是用於元件模擬的模型的俯視圖及剖面圖；圖9A至圖9D是用於元件模擬的模型的俯視圖及剖面圖；圖10A至圖10D是用於元件模擬的模型的俯視圖及剖面圖；圖11A至圖11D是用於元件模擬的模型的俯視圖及剖面圖；圖12A和圖12B是示出元件模擬的結果的圖；圖13A至圖13D是用於元件模擬的模型的俯視圖及剖面圖；圖14A至圖14D是用於元件模擬的模型的俯視圖及剖面圖；圖15是示出元件模擬的結果的圖；圖16是示出元件模擬的結果的圖；圖17A至圖17C是示出元件模擬的結果的圖；圖18A至圖18D是用於元件模擬的模型的俯視圖及剖面圖；圖19是示出元件模擬的結果的圖；圖20A至圖20D是電晶體的俯視圖及剖面圖； 圖21A至圖21D是電晶體的俯視圖及剖面圖；圖22A至圖22C是說明電晶體的製造方法的圖；圖23A至圖23C是說明電晶體的製造方法的圖；圖24A和圖24B是說明電晶體的製造方法的圖；圖25A和圖25B是半導體裝置的剖面圖及電路圖；圖26是半導體裝置的電路圖；圖27是半導體裝置的方塊圖；圖28是記憶體裝置的電路圖；圖29是示出記憶體裝置的操作的時序圖；圖30A至圖30C是說明可以應用半導體裝置的電子裝置的圖；圖31A和圖31B是說明源極電極及汲極電極的形狀的電晶體的剖面圖；圖32A和圖32B是說明源極電極及汲極電極的形狀的電晶體的剖面圖；圖33A和圖33B是示出元件模擬的結果的圖。
參照圖式對實施例進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的具有通常知識者可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施例的記載內容中。注意，在以下說明的發明的結 構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。
另外，在本說明書等中，當明確地記載“X與Y連接”時，包括如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。這裡，X和Y為目標物(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。因此，還包括圖式或文章所示的連接關係以外的連接關係，而不侷限於規定的連接關係，例如圖式或文章所示的連接關係。
在X與Y電連接的情況下，例如可以在X與Y之間連接一個或更多個的能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件、負載等)。另外，開關具有控制導通和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。
在X與Y在功能上連接的情況下，例如可以在X與Y之間連接一個或更多個的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差 動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，X與Y也可以說是在功能上連接。
此外，當明確地記載“X與Y連接”時，包括如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，當明確地記載“電連接”時，與簡單地明確記載“連接”的情況相同。
另外，即使在電路圖上獨立的構成要素彼此電連接，也有一個構成要素兼有多個構成要素的功能的情況。例如，在佈線的一部分用作電極時，一個導電膜兼有佈線和電極的兩個構成要素的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個構成要素的功能的情況。
另外，在本說明書等中，可以使用各種基板形成電晶體。對基板的種類沒有特別的限制。作為該基板的一例，可以舉出半導體基板(例如，單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板、包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀材料的紙 或者基材薄膜等。作為玻璃基板的一例，可以舉出鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鈉鈣玻璃等。作為撓性基板的一例，可以舉出以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)為代表的塑膠或丙烯酸樹脂等具有撓性的合成樹脂等。作為貼合薄膜的一例，可以舉出聚丙烯、聚酯、聚氟化乙烯、聚氯乙烯等。作為基材薄膜的一例，可以舉出聚酯、聚醯胺、聚醯亞胺、無機蒸鍍薄膜、紙等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，可以製造特性、尺寸或形狀等的偏差小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低功耗化或電路的高積體化。
另外，也可以使用一個基板形成電晶體，然後將該電晶體轉置到另一個基板上。作為轉置電晶體的基板，除了上述可以設置電晶體的基板之外，還可以使用紙基板、玻璃紙基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡皮基板等。藉由使用上述基板，可以形成特性良好的電晶體或功耗低的電晶體，可以製造不容易發生故障並具有耐熱性的裝置，或者可以實現輕量化或薄型化。
實施例1
在本實施例中，參照圖式對本發明的一個實施例的半導體裝置進行說明。
圖1A至圖1D為本發明的一個實施例的電晶體的俯視圖及剖面圖。圖1A為俯視圖，圖1B為沿著圖1A所示的鎖鏈線(dashed-dotted line)A1-A2的剖面，圖1C為沿著鎖鏈線A3-A4的剖面，圖1D為沿著鎖鏈線A5-A6的剖面。另外，在圖1A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將鎖鏈線A1-A2的方向稱為通道寬度方向，將鎖鏈線A5-A6的方向稱為通道長度方向。
圖1A至圖1D所示的電晶體100包括形成在基板110上的基底絕緣膜120、形成在該基底絕緣膜120上的氧化物半導體疊層130、形成在該氧化物半導體疊層130上的源極電極層140及汲極電極層150、形成在該源極電極層140、該汲極電極層150及氧化物半導體疊層130上的閘極絕緣膜160、形成在該閘極絕緣膜160上的閘極電極層170。另外，也可以在該閘極絕緣膜160及該閘極電極層170上形成氧化物絕緣層180。該氧化物絕緣層180根據需要設置即可，也可以在其上還設置其他絕緣層。
另外，電晶體的“源極”和“汲極”的功能在使用極性不同的電晶體的情況下或在電路操作中當電流方向變化時，有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。
基板110不侷限於支撐材料，也可以是形成有電晶體等其他裝置的基板。此時，電晶體100的閘極電極層170、源極電極層140和汲極電極層150中的至少一個也可以與上述其他裝置電連接。
基底絕緣膜120除了防止雜質從基板110擴散的功能以外，還可以具有對氧化物半導體疊層130供應氧的功能，因此較佳為使用包含氧的絕緣膜，更佳為使用包含過剩氧的絕緣膜。此外，如上所述，當基板110是形成有其他裝置的基板時，基底絕緣膜120還用作層間絕緣膜。在此情況下，較佳為利用化學機械拋光(CMP：Chemical Mechanical Polishing)法等進行平坦化處理，以使其表面平坦。
另外，氧化物半導體疊層130具有從基板110一側層疊有第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的結構。在此，例如，第二氧化物半導體層132使用其電子親和力(真空能階與導帶底之間的能量差)大於第一氧化物半導體層131及第三氧化物半導體層133的氧化物半導體。電子親和力是從真空能階與價帶頂之間的能量差(游離電位)減去導帶底與價帶頂之間的能量差(能隙)的值。
注意，在本實施例中，雖然說明氧化物半導體疊層130為三層的情況，但是氧化物半導體疊層130也可以為單層、兩層或四層或更多層。在單層的情況下，例如可以使用相當於第二氧化物半導體層132的層。在兩層 的情況下，例如可以在基板110一側設置相當於第二氧化物半導體層132的層並在閘極絕緣膜160一側設置相當於第一氧化物半導體層131或第三氧化物半導體層133的層，或者，在基板110一側設置相當於第一氧化物半導體層131或第三氧化物半導體層133的層並在閘極絕緣膜160一側設置相當於第二氧化物半導體層132的層。在四層或更多層的情況下，例如，與本實施例的結構同樣地將第二氧化物半導體層132夾在相當於第一氧化物半導體層131的層與相當於第三氧化物半導體層133的層之間即可。
第一氧化物半導體層131及第三氧化物半導體層133較佳為包含一種或更多種的構成第二氧化物半導體層132的金屬元素。例如，第一氧化物半導體層131及第三氧化物半導體層133較佳為使用其導帶底的能量比第二氧化物半導體層132的導帶底的能量近於真空能階的氧化物半導體形成。並且，第二氧化物半導體層132與第一氧化物半導體層131之間的導帶底的能量差以及第二氧化物半導體層132與第三氧化物半導體層133之間的導帶底的能量差較佳是大於或等於0.05eV、0.07eV、0.1eV或0.15eV且小於或等於2eV、1eV、0.5eV或0.4eV。
在上述結構中，當對閘極電極層170施加電場時，通道形成在氧化物半導體疊層130中的導帶底的能量最低的第二氧化物半導體層132中。換言之，由於在第二氧化物半導體層132與閘極絕緣膜160之間形成有第三 氧化物半導體層133，所以電晶體的通道不與閘極絕緣膜160接觸。
另外，第一氧化物半導體層131包含一種或更多種的構成第二氧化物半導體層132的金屬元素，因此介面狀態不容易形成在第二氧化物半導體層132與第一氧化物半導體層131之間的介面。上述介面狀態有時引起通道的形成，因此有時導致電晶體的臨界電壓的變動。所以，藉由設置第一氧化物半導體層131，能夠抑制電晶體的臨界電壓等電特性的偏差。
另外，第三氧化物半導體層133包含一種或更多種的構成第二氧化物半導體層132的金屬元素，因此在第二氧化物半導體層132與第三氧化物半導體層133之間的介面不容易發生載子的散射。所以，藉由設置第三氧化物半導體層133，能夠提高電晶體的場效移動率。
例如，第一氧化物半導體層131及第三氧化物半導體層133可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且上述原子的比率高於第二氧化物半導體層132的材料。明確而言，上述原子的比率為第二氧化物半導體層132的1.5倍或更多，較佳為2倍或更多，更佳為3倍或更多。上述元素與氧堅固地接合，所以具有抑制氧缺陷產生在氧化物氧化物層中的功能。由此可說，與第二氧化物半導體層132相比，在第一氧化物半導體層131及第三氧化物半導體層133中不容易產生氧缺陷。
另外，在第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133為至少包含銦、鋅及M(Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)的In-M-Zn氧化物，且第一氧化物半導體層131的原子數比為In：M：Zn=x1：y1：z1，第二氧化物半導體層132的原子數比為In：M：Zn=x2：y2：z2，第三氧化物半導體層133的原子數比為In：M：Zn=x3：y3：z3的情況下，y1/x1及y3/x3較佳為大於y2/x2。Y1/x1及y3/x3為y2/x2的1.5倍或更多，較佳為2倍或更多，更佳為3倍或更多。此時，在第二氧化物半導體層132中，在y2為大於或等於x2的情況下，能夠使電晶體的電特性變得穩定。注意，在y2為x2的3倍或更多的情況下，電晶體的場效移動率降低，因此y2較佳為低於x2的3倍。
另外，在In和M的總和為100atomic%的情況下，第一氧化物半導體層131及第三氧化物半導體層133中的In與M的比率較佳為如下：In的比率低於50atomic%，M的比率為大於或等於50atomic%，更佳為如下：In的比率低於25atomic%，M的比率為大於或等於75atomic%。另外，在In和M的總和為100atomic%的情況下，第二氧化物半導體層132中的In與M的比率較佳為如下：In的比率為大於或等於25atomic%，M的比率低於75atomic%，更佳為如下：In的比率為大於或等於34atomic%，M的比率低於66atomic%。
第一氧化物半導體層131及第三氧化物半導 體層133的厚度為大於或等於3nm且小於或等於100nm，較佳為大於或等於3nm且小於或等於50nm。另外，第二氧化物半導體層132的厚度為大於或等於3nm且小於或等於200nm，較佳為大於或等於3nm且小於或等於100nm，更佳為大於或等於3nm且小於或等於50nm。
第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133例如可以使用包含銦、鋅及鎵的氧化物半導體。尤其是，當第二氧化物半導體層132包含銦時，載子移動率得到提高，所以是較佳的。
此外，為了對通道形成在氧化物半導體層中的電晶體賦予穩定電特性，藉由降低氧化物半導體層中的雜質濃度，來使氧化物半導體層成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體層的載子密度低於1×1017/cm3，較佳為低於1×1015/cm3，更佳為低於1×1013/cm3。
此外，對氧化物半導體層來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽在氧化物半導體層中形成雜質能階。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133中或各層之間的介面的雜質濃度。
為了使氧化物半導體層成為本質或實質上本質，例如在氧化物半導體層的某個深度或氧化物半導體層 的某個區域中較佳為包含如下部分：藉由二次離子質譜(SIMS：Secondary Ion Mass Spectrometry)分析測定的矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。此外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中較佳為包含如下部分：氫濃度為小於或等於2×1020atoms/cm3，較佳為小於或等於5×1019atoms/cm3，更佳為小於或等於1×1019atoms/cm3，進一步較佳為小於或等於5×1018atoms/cm3的部分。此外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中較佳為包含如下部分：氮濃度低於5×1019atoms/cm3，較佳為小於或等於5×1018atoms/cm3，更佳為小於或等於1×1018atoms/cm3，進一步較佳為小於或等於5×1017atoms/cm3的部分。
此外，當氧化物半導體層包含結晶時，如果以高濃度包含矽或碳，氧化物半導體層的結晶性則有可能降低。為了防止氧化物半導體層的結晶性的降低，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中包含如下部分即可：矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。此外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中包含如下部分即可：碳濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分。
此外，將如上述那樣的被高度純化了的氧化 物半導體層用於通道形成區的電晶體的關閉狀態電流(off-state current)極小，可以使以電晶體的通道寬度歸一化的關閉狀態電流降低到幾yA/μm至幾zA/μm。此時，源極與汲極之間的電壓例如為0.1V、5V或10V左右。
另外，作為電晶體的閘極絕緣膜，大多使用包含矽的絕緣膜，由於上述原因較佳為不使氧化物半導體層的用作通道的區域與閘極絕緣膜接觸。另外，當通道形成在閘極絕緣膜與氧化物半導體層之間的介面時，有時在該介面產生載子散射而使電晶體的場效移動率降低。從上述觀點來看，較佳為使氧化物半導體層的用作通道的區域與閘極絕緣膜離開。
因此，藉由使氧化物半導體疊層130具有第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的疊層結構，能夠使在其中形成電晶體的通道的第二氧化物半導體層132與閘極絕緣膜離開，由此能夠形成具有高場效移動率且穩定電特性的電晶體。
接著，對氧化物半導體疊層130的能帶結構進行說明。在能帶結構的解析中，將能隙為3.5eV的In-Ga-Zn氧化物用於相當於第一氧化物半導體層131及第三氧化物半導體層133的層，並將能隙為3.15eV的In-Ga-Zn氧化物用於相當於第二氧化物半導體層132的層，來形成相當於氧化物半導體疊層130的疊層。另外，為了方便起見，將該疊層稱為氧化物半導體疊層130，將構成該疊層的各層分別稱為第一氧化物半導體層131、第二氧化 物半導體層132及第三氧化物半導體層133而進行說明。
將第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的厚度都設定為10nm，能隙利用光譜橢圓偏光計(HORIBA JOBIN YVON公司製造的UT-300)測量。真空能階與價帶頂之間的能量差利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)進行測定。
圖2A是示意地示出從真空能階與價帶頂之間的能量差減去各層的能隙而算出的真空能階與導帶底之間的能量差(電子親和力)的能帶結構的一部分。圖2A為以與第一氧化物半導體層131和第三氧化物半導體層133接觸的方式設置氧化矽膜時的能帶圖。在此，Ev表示真空能階的能量，EcI1及EcI2表示氧化矽膜的導帶底的能量，EcS1表示第一氧化物半導體層131的導帶底的能量，EcS2表示第二氧化物半導體層132的導帶底的能量，EcS3表示第三氧化物半導體層133的導帶底的能量。另外，在構成電晶體的情況下，閘極電極層(相當於電晶體100中的閘極電極層170)與具有EcI2的氧化矽膜接觸。
如圖2A所示，第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的導帶底的能量連續地變化。這從由於第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層 133的組成相互相似，在第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133中氧容易擴散上，也可以得到理解。由此可以說，雖然第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133是組成互不相同的疊層體，但是在物性上是連續的。因此，在本說明書的圖式中，氧化物半導體疊層中的各氧化物半導體層之間的介面由虛線表示。
主要成分為相同的氧化物半導體疊層130不以簡單地層疊各膜的方式，而以形成連續結合(在此，尤其是指各層之間的導帶底的能量連續地變化的U型井(U-shaped well)結構)的方式形成。換言之，以在各層的介面之間不存在會形成捕獲中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果，雜質混入氧化物半導體疊層的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
為了形成連續結合，需要使用具備裝載閉鎖室的多室成膜裝置(濺射裝置)以不暴露於大氣的方式連續地層疊。在濺射裝置中的各處理室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到1×10-4Pa至5×10-7Pa左右)且將被成膜的基板加熱到100℃或更高，較佳為500℃或更高，來盡可能地去除對氧化物半導體來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止將包含碳成分或水分等的氣體從排氣系統倒流到處理室內。
為了獲得高純度本質的氧化物半導體，不僅需要對處理室進行高真空抽氣，而且需要進行濺射氣體的高度純化。藉由作為用作濺射氣體的氧氣體或氬氣體，使用露點為-40℃或更低，較佳為-80℃或更低，更佳為-100℃或更低的高純度氣體，能夠盡可能地防止水分等混入氧化物半導體層。
注意，圖2A示出EcS1與EcS3相同的情況，但是也可以相互不同。例如，圖2B示出EcS1的能量高於EcS3的情況下的能帶結構的一部分。
例如，在EcS1=EcS3的情況下，第一氧化物半導體層131及第三氧化物半導體層133可以使用In：Ga：Zn=1：3：2，1：6：4或1：9：6(原子數比)的In-Ga-Zn氧化物等，第二氧化物半導體層132可以使用In：Ga：Zn=1：1：1或3：1：2(原子數比)的In-Ga-Zn氧化物等。另外，在EcS1>EcS3的情況下，第一氧化物半導體層131可以使用In：Ga：Zn=1：6：4或1：9：6(原子數比)的In-Ga-Zn氧化物等，第二氧化物半導體層132可以使用In：Ga：Zn=1：1：1或3：1：2(原子數比)的In-Ga-Zn氧化物等，第三氧化物半導體層133可以使用In：Ga：Zn=1：3：2(原子數比)的In-Ga-Zn氧化物等。
由圖2A和圖2B可知，氧化物半導體疊層130中的第二氧化物半導體層132用作井(well)，而在包括氧化物半導體疊層130的電晶體中，通道形成在第二氧化物半導體層132中。另外，氧化物半導體疊層130的 導帶底的能量連續地變化，因此，也可以將氧化物半導體疊層130稱為U型井。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，雖然起因於雜質或缺陷的陷阱能階有可能形成在第一氧化物半導體層131與氧化矽膜等絕緣膜之間以及第三氧化物半導體層133與氧化矽膜等絕緣膜之間的介面附近，但是藉由設置第一氧化物半導體層131及第三氧化物半導體層133，可以使第二氧化物半導體層132和該陷阱能階相隔。注意，當EcS1或EcS3與EcS2之間的能量差小時，有時第二氧化物半導體層132的電子越過該能量差到達陷阱能階。當電子被陷阱能階俘獲時，在絕緣膜的介面產生負的固定電荷，使得電晶體的臨界電壓向正方向漂移。
藉由將EcS1與EcS2之間的能量差及EcS3與EcS2之間的能量差都設定為大於或等於0.1eV，較佳為大於或等於0.15eV，能夠抑制電晶體的臨界電壓的變動，由此能夠獲得穩定的電特性。
另外，較佳的是，第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133中的至少一個層包含結晶部。例如，使第一氧化物半導體層131成為非晶，而使第二氧化物半導體層132及第三氧化物半導體層133包含結晶部。藉由使在其中形成通道的第二氧化物半導體層132包含結晶部，能夠對電晶體賦予穩定的電特性。
尤其是，第二氧化物半導體層132及第三氧化物半導體層133所包含的結晶部較佳為具有c軸在大致垂直於表面的方向上配向的結晶。
另外，在具有圖1A至圖1D所示的結構的電晶體中，第三氧化物半導體層133與源極電極層140及汲極電極層150接觸，為了高效率地取出電流，較佳為第三氧化物半導體層133的能隙不像絕緣體那樣大且其厚度小。另外，在氧化物半導體疊層130使用In-Ga-Zn氧化物的情況下，防止In擴散到閘極絕緣膜，較佳為第三氧化物半導體層133中的In的含量小於第二氧化物半導體層132。
為了形成低功耗的半導體裝置，有效的是減少電晶體的關閉狀態電流，尤其是閘極電壓為0V時的電流(Icut)。另一方面，已知隨著電晶體的微型化，臨界電壓或S值(次臨界)等電晶體的電特性卻劣化，所以有同時實現微型化及低功耗化的需求。
在本發明的一個實施例的電晶體中，如圖3所示的圖1B的放大剖面圖那樣，在TS1表示第一氧化物半導體層131的一部分的第一區域的厚度，且TG1表示閘極絕緣膜160的一部分的第二區域的厚度的情況下，TS1大於或等於TG1(TS1 TG1)。由此，閘極電極層170隔著閘極絕緣膜160覆蓋第二氧化物半導體層132的側面。
由於第二氧化物半導體層132為在其中形成通道的層，所以藉由採用容易從閘極電極層170對第二氧 化物半導體層132的側面施加電場的結構，電場施加到第二氧化物半導體層132整體，因此能夠改善電晶體的臨界電壓及S值。該結構特別有效應用於通道寬度W短的電晶體，因此即使進行電晶體的微型化，也能夠減少Icut，由此能夠降低功耗。另外，由於電晶體的臨界電壓得到穩定，因此能夠提高半導體裝置的長期可靠性。
另外，在本發明的一個實施例的電晶體中，較佳的是，如圖1A的電晶體的俯視圖所示，源極電極層140及汲極電極層150的通道寬度方向的長度小於氧化物半導體疊層130的通道寬度方向的長度，並且源極電極層140及汲極電極層150覆蓋該氧化物半導體疊層130的通道長度方向的端部。藉由採用上述結構，從閘極電極層170對第二氧化物半導體層132的側面施加電場時的障礙物減少，因此能夠進一步促進上述TS1 TG1的關係所引起的改善電晶體的臨界電壓或S值的效果。
另外，如圖4A所示的電晶體的放大剖面圖(通道長度方向的剖面的一部分)所示，也可以在氧化物半導體疊層130的端部設置具有曲面的區域134。在氧化物半導體疊層130使用In-M-Zn氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)形成的情況下，較佳的是，包含在區域134中的M(MS4)的原子的比率大於包含在第二氧化物半導體層132中的M(MS2)的原子的比率。更佳的是，MS4的原子的比率與包含在第一氧化物半導體層131中的M(MS1)的原子的比率同等。藉由採用 上述結構，能夠保護第二氧化物半導體層132。
作為氧化物半導體疊層130的端部的區域134可以利用乾蝕刻法將第一氧化物半導體層131的成分附著到第二氧化物半導體層132和第三氧化物半導體層133形成所謂的兔耳(rabbit ear)。另外，藉由利用氧化處理去除在形成兔耳時附著的蝕刻氣體成分來使M成分氧化，由此能夠提高區域134的絕緣性。
另外，與閘極電極層重疊的氧化物半導體疊層130的端部容易因起因於外在因素的雜質混入或氧缺陷的產生等而n型化，有可能形成寄生通道。尤其是，在能隙小的第二氧化物半導體層132中容易發生n型化。因此，如圖4B的電晶體的放大剖面圖(通道寬度方向的剖面的一部分)所示，藉由形成區域134，能夠抑制寄生通道的產生。
圖5A為包括區域134的電晶體的俯視圖及氧化物半導體疊層130的剖面圖。當第一氧化物半導體層131和區域134的主要成分相同時，第二氧化物半導體層132的導帶底的能量(EcS2)與區域134的導帶底的能量(EcS4)之間的差分(ΔE)越大，抑制寄生通道的產生的效果越高。另外，區域134的厚度較佳為大於第一氧化物半導體層131或第三氧化物半導體層133，區域134的厚度越大越能夠抑制第二氧化物半導體層132端部的n型化所引起的寄生通道的產生。
另外，由於區域134與第一氧化物半導體層 131、第二氧化物半導體層132及第三氧化物半導體層133的組成相似，因此如圖5B的氧化物半導體層的能帶結構的一部分所示，導帶底的能量連續地變化。換言之，可以說第一氧化物半導體層131、第二氧化物半導體層132、第三氧化物半導體層133及區域134的形成能帶結合。另外，圖5B所示的D1-D2表示圖5A的氧化物半導體疊層130的剖面圖所示的鎖鏈線D1-D2方向，圖5B所示的E1-E2表示圖5A所示的鎖鏈線E1-E2方向。
源極電極層140及汲極電極層150較佳為使用容易與氧接合的導電材料。例如，可以使用Al、Cr、Cu、Ta、Ti、Mo和W等。在上述材料中，尤其較佳為使用容易與氧接合的Ti或在後面能以較高的溫度進行處理的熔點高的W。此外，容易與氧接合的導電材料包括氧容易擴散的材料。
當使容易與氧接合的導電材料與氧化物半導體層接觸時，發生氧化物半導體層中的氧擴散到容易與氧接合的導電材料一側的現象。該現象隨著溫度的提高而明顯。因為在電晶體的製程中有幾個加熱製程，所以因上述現象而在氧化物半導體層的與源極電極層和汲極電極層接觸的附近的區域中發生氧缺陷，而該區域n型化。因此，可以使被n型化了的該區域用作電晶體的源極或汲極。
在圖6的電晶體的放大剖面圖(通道長度方向的剖面)中示出上述被n型化了的區域。氧化物半導體疊層130中的由虛線表示的界線135為本質半導體區域與 n型半導體區域之間的界線，氧化物半導體疊層130中的與源極電極層140或汲極電極層150接觸的區域的附近為被n型化了的區域。另外，界線135是示意性地示出的，實際上有時該界線135不明確。另外，雖然圖6示出界線135在第二氧化物半導體層132中沿著橫向方向延伸的狀態，但是，界線135有時在第一氧化物半導體層131中或第三氧化物半導體層133中沿著橫向方向上延伸。另外，有時氧化物半導體疊層130中的夾在源極電極層140或汲極電極層150與基底絕緣膜120之間的厚度方向整體的區域n型化。
注意，當形成通道長度極小的電晶體時，有時因上述氧缺陷的發生而n型化的區域向電晶體的通道長度方向超出。此時，電晶體的電特性發生變化，例如臨界電壓的漂移或不能由閘極電壓控制開關的狀態(導通狀態)。因此，當形成通道長度極小的電晶體時，將容易與氧接合的導電材料用於源極電極層及汲極電極層，這不一定是較佳的。
因此，如圖7A至圖7D所示的電晶體200那樣，也可以使源極電極層及汲極電極層具有疊層結構。圖7A為俯視圖，圖7B為沿著圖7A所示的鎖鏈線B1-B2的剖面，圖7C為沿著鎖鏈線B3-B4的剖面，圖7D為沿著鎖鏈線B5-B6的剖面。另外，有時將鎖鏈線B1-B2的方向稱為通道寬度方向，將鎖鏈線B5-B6的方向稱為通道長度方向。
第一源極電極層141及第一汲極電極層151使用上述鈦膜，作為決定通道長度的第二源極電極層142及第二汲極電極層152使用不容易與氧接合的導電材料。作為該導電材料，例如較佳為使用包含氮化鉭、氮化鈦或釕的材料等。此外，不容易與氧接合的導電材料包括氧不容易擴散的材料。
另外，在具有圖7A至圖7D的結構的電晶體中，通道長度是指第二源極電極層142與第二汲極電極層152之間的間隔。
另外，在具有圖7A至圖7D的結構的電晶體中，通道是指第二氧化物半導體層132中的第二源極電極層142與第二汲極電極層152之間的區域。
另外，在具有圖7A至圖7D的結構的電晶體中，通道形成區是指第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133中的第二源極電極層142與第二汲極電極層152之間的區域。
藉由將上述不容易與氧接合的導電材料用於第二源極電極層142及第二汲極電極層152，可以抑制氧缺陷形成在氧化物半導體疊層130中的通道形成區中，而可以抑制通道的n型化。因此，即使是通道長度極小的電晶體，也可以獲得良好的電特性。
此外，當只使用上述不容易與氧接合的導電材料形成源極電極層及汲極電極層時，源極電極層及汲極電極層與氧化物半導體疊層130之間的接觸電阻會變得過 高，因此較佳為如圖7C所示那樣，在氧化物半導體疊層130上形成第一源極電極層141及第一汲極電極層151，而且以覆蓋第一源極電極層141及第一汲極電極層151的方式形成第二源極電極層142及第二汲極電極層152。
此時，較佳為增加第一源極電極層141或第一汲極電極層151與氧化物半導體疊層130的接觸面積，並且減少第二源極電極層142及第二汲極電極層152與氧化物半導體疊層130的接觸面積。第一源極電極層141或第一汲極電極層151與氧化物半導體疊層130接觸的區域因氧缺陷的產生而n型化。藉由利用該被n型化了的區域能夠降低第一源極電極層141或第一汲極電極層151與氧化物半導體疊層130之間的接觸電阻。因此，藉由增加第一源極電極層141或第一汲極電極層151與氧化物半導體疊層130的接觸面積，能夠增加被n型化了的區域的面積。
注意，在第二源極電極層142及第二汲極電極層152使用氮化鉭或氮化鈦等氮化物的情況下，不受此限。此時，氮化物中的氮少量擴散到第二源極電極層142及第二汲極電極層152與氧化物半導體疊層130之間的介面附近，該氮在氧化物半導體疊層130中用作施體形成n型區域，而能夠降低接觸電阻。
在此，將第一源極電極層141與第一汲極電極層151之間的間隔設定為0.8μm或更長，較佳為1.0μm或更長。在該間隔小於0.8μm的情況下，不能排除在通道 形成區中產生的氧缺陷的影響，而使電晶體的電特性下降。
另一方面，即便將第二源極電極層142與第二汲極電極層152之間的間隔例如設定為30nm或更短，也可以獲得良好的電晶體電特性。
另外，為了降低閘極-汲極間及閘極-源極間的寄生電容而提高半導體裝置的頻率特性，較佳為採用儘量不使閘極電極層與源極電極層或汲極電極層重疊的結構。
另外，電晶體100的源極電極層140和汲極電極層150的端部以及電晶體200的第一源極電極層141和第一汲極電極層151的端部較佳為具有階梯(staircase-like)形狀，且包括很多階。藉由採用這種階梯形狀，形成在該階梯上的膜的覆蓋性得到提高，因此能夠提高電晶體的電特性和長期可靠性。另外，如圖31A的電晶體102或圖31B的電晶體202所示，源極電極層140及汲極電極層150的端部或第一源極電極層141及第一汲極電極層151的端部可以不具有階梯形狀。
作為閘極絕緣膜160，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種或更多種的絕緣膜。此外，閘極絕緣膜160也可以是上述材料的疊層。
作為閘極電極層170，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta和W等導電 膜。此外，該閘極電極層也可以是上述材料的疊層。
在閘極絕緣膜160及閘極電極層170上也可以形成有氧化物絕緣層180。作為該氧化物絕緣層180，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種或更多種的絕緣膜。此外，該氧化物絕緣層180也可以是上述材料的疊層。
在此，氧化物絕緣層180較佳為包含過剩氧。包含過剩氧的氧化物絕緣層是指因加熱處理等而能夠釋放氧的氧化物絕緣層。較佳的是，藉由利用熱脫附譜分析，換算為氧原子的氧的釋放量為1.0×1019atoms/cm3或更多的膜。能夠將該氧化物絕緣層180釋放的氧經由閘極絕緣膜160擴散到氧化物半導體疊層130的通道形成區，因此能夠補充氧而填補無意形成的氧缺陷。因此，能夠獲得穩定的電晶體電特性。
前面所述的是本發明的一個實施例的電晶體。由於該電晶體具有良好的電特性，因此能夠提供長期可靠性高的半導體裝置。
注意，本實施例可以與本說明書所示的其他實施例適當地組合。
實施例2
在本實施例中，說明在實施例1中說明的本發明的一 個實施例的電晶體的結構的模擬結果。
圖8A至圖11D為說明用於第一模擬的模擬模型的圖。圖8A為俯視圖，圖8B為沿著圖8A所示的鎖鏈線H1-H2的剖面，圖8C為沿著鎖鏈線H3-H4的剖面，圖8D為沿著鎖鏈線H5-H6的剖面。另外，圖9A為俯視圖，圖9B為沿著圖9A所示的鎖鏈線J1-J2的剖面，圖9C為沿著鎖鏈線J3-J4的剖面，圖9D為沿著鎖鏈線J5-J6的剖面。另外，圖10A為俯視圖，圖10B為沿著圖10A所示的鎖鏈線K1-K2的剖面，圖10C為沿著鎖鏈線K3-K4的剖面，圖10D為沿著鎖鏈線K5-K6的剖面。另外，圖11A為俯視圖，圖11B為沿著圖11A所示的鎖鏈線M1-M2的剖面，圖11C為沿著鎖鏈線M3-M4的剖面，圖11D為沿著鎖鏈線M5-M6的剖面。另外，有時將鎖鏈線H1-H2、J1-J2、K1-K2、M1-M2的方向稱為通道寬度方向，將鎖鏈線H5-H6、J5-J6、K5-K6、M5-M6的方向稱為通道長度方向。
圖8A至圖8D所示的模擬模型1(以下，DM1)包括基底絕緣膜520上的由第一氧化物半導體層531、第二氧化物半導體層532、第三氧化物半導體層533構成的氧化物半導體疊層530、源極電極層540、汲極電極層550、閘極絕緣膜560以及閘極電極層570。另外，閘極電極層570在通道寬度方向上覆蓋氧化物半導體疊層530的端部。
在DM1中，電晶體的通道長度L為30nm， 通道寬度W為40nm，在通道長度方向上氧化物半導體疊層530與源極電極層540或汲極電極層550重疊的區域的長度為30nm，基底絕緣膜520的厚度為300nm，閘極絕緣膜560的相對介電常數為4.1，閘極絕緣膜560的厚度為20nm，閘極電極層的功函數為4.9eV，源極電極層540及汲極電極層550的功函數為4.4eV。另外，表1示出用於第一氧化物半導體層531(S1)、第二氧化物半導體層532(S2)及第三氧化物半導體層533(S3)的In-Ga-Zn氧化物的原子數比(In：Ga：Zn)及用於模擬的數值。另外，使用Synopsys公司製造的Sentaurus Device進行模擬。另外，不假設定域在各層中或各層之間的介面的固定電荷或電子陷阱等。
圖9A至圖9D所示的模擬模型2(以下，DM2)與DM1的不同點為閘極電極層570的形狀，在DM2中，閘極電極層570在通道寬度方向上不覆蓋氧化物半導體疊層530的端部，即，閘極電極層570的頂面形 狀與氧化物半導體疊層530相同。其他條件與DM1相同。
在圖10A至圖10D所示的模擬模型3(以下，DM3)中，氧化物半導體層580為具有與表1所示的S2相同條件的單層，其他條件與DM1相同(閘極電極層570在通道寬度方向上覆蓋氧化物半導體疊層530的端部)。
在圖11A至圖11D所示的模擬模型4(以下，DM4)中，氧化物半導體層580為具有與表1所示的S2相同條件的單層，其他條件與DM2相同(閘極電極層570在通道寬度方向上不覆蓋氧化物半導體疊層530的端部)。
圖12A和圖12B示出藉由使用上述條件的模擬模型(DM1、DM2、DM3、DM4)進行模擬而獲得的Id-Vg特性。
首先，當比較氧化物半導體疊層具有疊層結構的DM1和DM2時，閘極電極層570在通道寬度方向上覆蓋氧化物半導體疊層530的端部的DM1的特性良好(參照圖12A)。另外，當比較氧化物半導體層具有單層結構的DM3和DM4時，閘極電極層570在通道寬度方向上覆蓋氧化物半導體層580的端部的DM3的特性良好(參照圖12B)。在此，當比較DM1和DM3時，DM1的S值及臨界電壓更良好。因此，為了減少Icut，較佳為採用DM1的結構，即，氧化物半導體疊層具有疊層結構， 且閘極電極層在通道寬度方向上覆蓋氧化物半導體層的端部的結構。
這是因為如下緣故：DM1中的第一氧化物半導體層531的一部分的區域的厚度與閘極絕緣膜560的一部分的區域的厚度相同。在此情況下，在氧化物半導體疊層530中，在其中形成通道的第二氧化物半導體層532的相對位置提高，閘極電極層570隔著閘極絕緣膜560覆蓋第二氧化物半導體層532的端部，因此容易從閘極電極層570對第二氧化物半導體層532整體施加電場。另一方面，在DM2、DM3、DM4中，閘極電極層570不隔著閘極絕緣膜560覆蓋氧化物半導體疊層530和氧化物半導體層580的端部，因此不能獲得足夠的Id-Vg特性。
由第一模擬的結果可知，採用如下結構是有效的：使氧化物半導體層具有疊層結構，提高該疊層結構中的用作通道的層的相對位置，且從橫向方向容易對該用作通道的層施加來自閘極電極層的電場的結構。明確而言，使用作通道的層之下的層的一部分的區域的厚度等於或大於閘極絕緣膜的一部分的區域的厚度，以使閘極電極層覆蓋氧化物半導體層的端部，即可。
圖13A至圖13D及圖14A至圖14D為說明用於第二模擬的模擬模型的圖。圖13A為俯視圖，圖13B為沿著圖13A所示的鎖鏈線N1-N2的剖面，圖13C為沿著鎖鏈線N3-N4的剖面，圖13D為沿著鎖鏈線N5-N6的剖面。另外，圖14A為俯視圖，圖14B為沿著圖14A所 示的鎖鏈線P1-P2的剖面，圖14C為沿著鎖鏈線P3-P4的剖面，圖14D為沿著鎖鏈線P5-P6的剖面。另外，有時將鎖鏈線N1-N2、P1-P2的方向稱為通道寬度方向，將鎖鏈線N5-N6、P5-P6的方向稱為通道長度方向。
圖13A至圖13D所示的模擬模型5(以下，DM5)與DM1的不同點為源極電極層540或汲極電極層550的形狀，在DM5中，源極電極層540或汲極電極層550覆蓋氧化物半導體疊層530的通道長度方向的端部。其他條件與DM1相同。
圖14A至圖14D所示的模擬模型6(以下，DM6)與DM1的不同點為源極電極層540或汲極電極層550的形狀，在DM6中，源極電極層540或汲極電極層550覆蓋氧化物半導體疊層530的通道長度方向的端部及通道寬度方向的端部的一部分。其他條件與DM1相同。換言之，DM5與DM6的不同點為源極電極層540或汲極電極層550是否覆蓋通道寬度方向的端部的一部分。
圖15示出藉由使用上述條件的模擬模型(DM1、DM5、DM6)進行模擬而獲得的Id-Vg特性。在圖15所示的DM5與DM6的比較中，源極電極層540或汲極電極層550不覆蓋氧化物半導體疊層530的通道寬度方向的端部的DM5的特性良好。另外，DM5的臨界電壓與DM1相比稍微位於負一側，但是S值與DM1同等，示出高通態電流。因此，為了提高包括通態電流的特性，較佳為採用DM5的結構，即，源極電極層或汲極電極層覆 蓋氧化物半導體層的通道長度方向的端部，但不覆蓋通道寬度方向的端部的結構。
這是因為如下緣故：當由源極電極層540或汲極電極層550覆蓋氧化物半導體疊層530的通道寬度方向的端部時，從閘極電極層570施加的電場的一部分被阻擋，因此該電場不容易施加到氧化物半導體疊層530，尤其是在其中形成通道的第二氧化物半導體層532。
由第二模擬的結果可知，採用如下結構是有效的：使氧化物半導體層具有疊層結構，不阻擋從閘極電極層施加到用作通道的層的電場的結構。明確而言，由源極電極層或汲極電極層覆蓋氧化物半導體層的通道長度方向的端部，不覆蓋通道寬度方向的端部，即可。也可以說，使源極電極層或汲極電極層的通道寬度方向的長度等於或小於氧化物半導體層的通道寬度方向的長度，即可。
接著，使用以DM5的結構為基礎的模擬模型，進行關於電晶體的通道寬度W的第三模擬。在第三模擬的模擬模型中，使氧化物半導體疊層530的通道寬度方向的長度與源極電極層或汲極電極層的通道寬度方向的長度相同，將該長度稱為通道寬度W。另外，在模擬中，將通道寬度W設定為300nm、40nm、30nm、10nm。其他條件與DM5相同。
圖16示出藉由使用上述條件的模擬模型進行模擬而獲得的Id-Vg特性。由此可知，在通道寬度W為300nm的情況下，關閉特性非常差，然而在通道寬度W 為小於或等於40nm的情況下，S值改善得多。
這是因為如下緣故：通道寬度W越小，越能夠促進從第二氧化物半導體層532的側面對第二氧化物半導體層532中的形成通道的區域施加電場。圖33A和圖33B示出相當於圖13B的DM5的通道寬度方向的剖面，其中用向量示意性地示出從橫向方向施加到第二氧化物半導體層532的電場強度。如圖33A所示，在通道寬度W小的情況下，電場從橫向方向施加到第二氧化物半導體層532的通道整體，而如圖33B所示，在通道寬度W大的情況下，該電場不施加到通道整體。由此可說，電晶體的通道寬度W越小，DM5的結構的效果越大。
接著，使用以DM5的結構為基礎的模擬模型，進行關於氧化物半導體疊層530所包括的第二氧化物半導體層532的厚度的第四模擬。在第四模擬中，在L/W=30nm/40nm的模擬模型中，將第二氧化物半導體層532的厚度設定為5nm至90nm。另外，在L/W=30nm/300nm的模擬模型中，將第二氧化物半導體層532的厚度設定為5nm至50nm。其他條件與DM5相同。
圖17A至圖17C示出藉由使用上述條件的模擬模型進行模擬而獲得的Id-Vg特性。圖17A和圖17B示出L/W=30nm/40nm的模擬模型的Id-Vg特性的模擬結果，圖17A示出第二氧化物半導體層532的厚度為5nm、10nm、15nm、20nm、25nm、30nm、40nm、50nm時的結果，圖17B示出第二氧化物半導體層532的厚度為 60nm、70nm、80nm、90nm時的結果。另外，圖17C示出L/W=30nm/300nm的模擬模型的Id-Vg特性的模擬結果，示出第二氧化物半導體層532的厚度為5nm、10nm、15nm、20nm、25nm、30nm、40nm、50nm的結果。在各圖式中，條件的厚度向箭頭所示的方向增加。
如圖17A所示，在L/W=30nm/40nm的模擬模型中，在第二氧化物半導體層532的厚度增加至大約50nm左右的範圍內，厚度越大，S值及通態電流越改善。另外，如圖17B所示，在第二氧化物半導體層532的厚度為大於或等於60nm的範圍內，S值及臨界電壓幾乎不發生變化，通態電流隨著厚度的增大而增加。
另一方面，如圖17C所示，在L/W=30nm/300nm的模擬模型中，即使第二氧化物半導體層532的厚度為5nm至50nm中的任一個，S值及臨界電壓也不改善，L/W=30nm/300nm的模擬模型的第二氧化物半導體層532的厚度依賴性與L/W=30nm/40nm的模擬模型相反。
這是因為如下緣故：隨著第二氧化物半導體層532的厚度增加，側面的面積也增加，更能夠促進從閘極電極層570對第二氧化物半導體層532整體施加電場。另外，在通道寬度W大的情況下，與第三模擬的結果同樣地，來自閘極電極層570的電場從第二氧化物半導體層532的側面方向不施加到形成在第二氧化物半導體層532中的通道整體，因此Id-Vg特性不提高。
因此，有效的是減小通道寬度W，並增加第 二氧化物半導體層532的厚度，因此DM5的結構適用於鰭型結構(氧化物半導體疊層530的厚度>通道寬度W)的電晶體，能夠有效地抑制伴隨微型化的通態電流的減少。
接著，進行比較兩個模擬模型的第五模擬，其中，一個模擬模型的電晶體的活性層包含氧化物半導體(OS)，另一個模擬模型的電晶體的活性層包含矽(Si)。如圖18A至圖18D所示，活性層包含矽的模擬模型7(以下，DM7)以DM5為基礎，矽活性層630包括n+型區域632及p-型區域631。在模擬中，n+型區域632的施體雜質密度(ND)為1E20/cm3，p-型區域631的受體雜質密度(NA)為1E17/cm3、1E18/cm3、1E19/cm3。
圖19示出藉由使用其活性層包含矽的DM7進行模擬而獲得的Id-Vg特性。另外，作為比較，還示出圖15所示的其活性層為氧化物半導體層的DM5的Id-Vg特性。
在DM7中，在NA比較小的情況下，關閉特性非常差，幾乎不獲得開關電流比。另外，在NA比較大的情況下，雖然獲得開關電流比，但是關閉狀態電流沒有DM5那樣充分下降。
由本實施例所說明的第一至第五模擬結果可知，為了提高電晶體的特性，有效的是：作為活性層使用氧化物半導體疊層；提高該疊層中的用作通道的中間層的相對位置；容易從該中間層的側面施加來自閘極電極層的 電場；源極電極層或汲極電極層不覆蓋活性層的通道寬度方向的端部；不阻擋從閘極電極層施加到活性層的電場。另外，在該結構中，減小通道寬度W，並增加用作通道的中間層的厚度也是有效的。由此可說，其他實施例所說明的本發明的一個實施例的半導體裝置即使具有微型結構也具有良好的電特性及高可靠性。
注意，本實施例可以與本說明書所示的其他實施例適當地組合。
實施例3
在本實施例中，對與實施例1所說明的電晶體不同結構的電晶體進行說明。
圖20A至圖20D為本發明的一個實施例的電晶體的俯視圖及剖面圖。圖20A為俯視圖，圖20B為沿著圖20A所示的鎖鏈線C1-C2的剖面，圖20C為沿著鎖鏈線C3-C4的剖面，圖20D為沿著鎖鏈線C5-C6的剖面。另外，在圖20A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將鎖鏈線C1-C2的方向稱為通道寬度方向，將鎖鏈線C5-C6的方向稱為通道長度方向。
圖20A至圖20D所示的電晶體300包括形成在基板110上的基底絕緣膜120、形成在該基底絕緣膜120上的氧化物半導體疊層130、形成在該氧化物半導體疊層130上的第二源極電極層142及第二汲極電極層 152、分別形成在該第二源極電極層142及該第二汲極電極層152上的第一源極電極層141及第一汲極電極層151，形成在該第一源極電極層141、該第二源極電極層142、該第一汲極電極層151、該第二汲極電極層152及氧化物半導體疊層130上的閘極絕緣膜160、形成在該閘極絕緣膜160上的閘極電極層170、形成在該閘極絕緣膜160及該閘極電極層170上的氧化物絕緣層180。該氧化物絕緣層180根據需要設置即可，也可以在其上還設置其他絕緣層。
圖7A至圖7D所示的電晶體200與圖20A至圖20D所示的電晶體300的不同點為第一源極電極層141與第二源極電極層142的疊層順序及第一汲極電極層151與第二汲極電極層152的疊層順序，其他條件都相同。
在電晶體300中，由於氧化物半導體疊層130不與第一源極電極層141及第一汲極電極層151接觸，因此不發生第一源極電極層141及第一汲極電極層151所引起的氧化物半導體疊層130中的氧缺陷的產生。因此，該氧缺陷不形成用作源極或汲極的n型區域。
在電晶體300中，第二源極電極層142及第二汲極電極層152使用實施例1所說明的導電氮化物(氮化鉭或氮化鈦)。因此，能夠將用作施體的氮從該氮化物擴散到氧化物半導體疊層130中的與第二源極電極層142或第二汲極電極層152之間的介面附近的區域，由此可以將含有氮的區域用作源極或汲極。另外，氮有可能在通道 長度方向上擴散，因此如圖7D及20D所示，較佳為去除通道形成區的一部分。該通道形成區的一部分也可以在形成第二源極電極層142及第二汲極電極層152時的蝕刻製程中去除。另外，不需要將氮擴散到氧化物半導體疊層130的深部，擴散到介面附近就可以將上述區域充分用作源極或汲極。
另外，在電晶體300中，不發生第一源極電極層141及第一汲極電極層151所引起的氧化物半導體疊層130中的氧缺陷的產生，因此能夠使第一源極電極層141與第一汲極電極層151之間的距離短於電晶體100。例如，也可以使第二源極電極層142的端面的位置與第一源極電極層141的端面的位置一致，且第二汲極電極層152的端面的位置與第一汲極電極層151的端面的位置一致。由此，能夠降低源極電極層及汲極電極層整體的電阻。
另外，電晶體300的第一源極電極層141和第一汲極電極層151的端部較佳為具有階梯形狀。藉由採用這種階梯形狀，形成在該階梯上的膜的覆蓋性得到提高，因此能夠提高電晶體的電特性或長期可靠性。另外，如圖32A的電晶體302所示，第一源極電極層141及第一汲極電極層151的端部可以不具有階梯形狀。
為了形成低功耗的半導體裝置，有效的是減少電晶體的關閉狀態電流，尤其是閘極電壓為0V時的電流(Icut)。另一方面，已知隨著電晶體的微型化，臨界 電壓或S值(次臨界)等電晶體的電特性卻劣化，所以有同時實現微型化及低功耗化的需求。
在本發明的一個實施例的電晶體中，在TS1表示第一氧化物半導體層131的一部分的第一區域的厚度，且TG1表示閘極絕緣膜160的一部分的第二區域的厚度的情況下，TS1大於或等於TG1(TS1 TG1)。由此，閘極電極層170隔著閘極絕緣膜160覆蓋第二氧化物半導體層132的側面。
由於第二氧化物半導體層132為在其中形成通道的層，所以藉由採用容易從閘極電極層170對第二氧化物半導體層132的側面施加電場的結構，電場施加到第二氧化物半導體層132整體，因此能夠改善電晶體的臨界電壓及S值。該結構特別有效應用於通道寬度W短的電晶體，因此即使進行電晶體的微型化，也能夠減少Icut，由此能夠降低功耗。另外，由於電晶體的臨界電壓得到穩定，因此能夠提高半導體裝置的長期可靠性。
另外，在本發明的一個實施例的電晶體中，較佳的是，如圖20A的電晶體的俯視圖所示，源極電極層140及汲極電極層150的通道寬度方向的長度小於氧化物半導體疊層130的通道寬度方向的長度，並且源極電極層140及汲極電極層150覆蓋該氧化物半導體疊層130的通道長度方向的端部。藉由採用上述結構，從閘極電極層170對第二氧化物半導體層132的側面施加電場時的障礙物減少，因此能夠進一步促進上述TS1 TG1的關係所引起 的改善電晶體的臨界電壓或S值的效果。
前面所述的是本發明的一個實施例的電晶體。該電晶體具有良好的電特性，藉由採用該電晶體，能夠提供長期可靠性高的半導體裝置。
注意，本實施例可以與本說明書所示的其他實施例適當地組合。
實施例4
在本實施例中，對與實施例1及實施例3所說明的電晶體不同結構的電晶體進行說明。
圖21A至圖21D為本發明的一個實施例的電晶體的俯視圖及剖面圖。圖21A為俯視圖，圖21B為沿著圖21A所示的鎖鏈線D1-D2的剖面，圖21C為沿著鎖鏈線D3-D4的剖面，圖21D為沿著鎖鏈線D5-D6的剖面。另外，在圖21A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將鎖鏈線D1-D2的方向稱為通道寬度方向，將鎖鏈線D5-D6的方向稱為通道長度方向。
圖21A至圖21D所示的電晶體400包括形成在基板110上的基底絕緣膜120、形成在該基底絕緣膜120上的第一氧化物半導體層131及第二氧化物半導體層132、形成在該第二氧化物半導體層132上的第一源極電極層141及第一汲極電極層151、形成在該第二氧化物半導體層132、該第一源極電極層141及該第一汲極電極層 151上的第三氧化物半導體層133、覆蓋並重疊於第一源極電極層141，且與第一源極電極層141及第三氧化物半導體層133接觸的第二源極電極層142、覆蓋並重疊於第一汲極電極層151，且與第一汲極電極層151及第三氧化物半導體層133接觸的第二汲極電極層152、形成在第三氧化物半導體層133、第二源極電極層142及第二汲極電極層152上的閘極絕緣膜160、形成在該閘極絕緣膜160上的閘極電極層170、形成在該閘極絕緣膜160及該閘極電極層170上的氧化物絕緣層180。該氧化物絕緣層180根據需要設置即可，也可以在其上還設置其他絕緣層。
圖7A至圖7D所示的電晶體200與圖21A至圖21D所示的電晶體400的不同點為第三氧化物半導體層133形成在第一源極電極層141及第一汲極電極層151上，其他條件都相同。
在電晶體400中，由於在其中形成通道的第二氧化物半導體層132與第一源極電極層141及第一汲極電極層151接觸，因此高密度的氧缺陷生成在第二氧化物半導體層132中而形成n型區域。因此，載子的路徑中的電阻成分減少，因此能夠高效率地移動載子。
另外，由於第三氧化物半導體層133在形成第一源極電極層141及第一汲極電極層151之後形成，因此在形成該第一源極電極層141及該第一汲極電極層151時第三氧化物半導體層133不被過蝕刻。因此，能夠充分使在其中形成通道的第二氧化物半導體層132與閘極絕緣 膜160相隔，因此能夠提高抑制雜質在第三氧化物半導體層133與閘極絕緣膜160之間從介面擴散的影響的效果。
另外，電晶體400的第一源極電極層141和第一汲極電極層151的端部較佳為具有階梯形狀。藉由採用這種階梯形狀，形成在該階梯上的膜的覆蓋性得到提高，因此能夠提高電晶體的電特性或長期可靠性。另外，如圖32B的電晶體402所示，第一源極電極層141及第一汲極電極層151的端部可以不具有階梯形狀。
為了形成低功耗的半導體裝置，有效的是減少電晶體的關閉狀態電流，尤其是閘極電壓為0V時的電流(Icut)。另一方面，已知隨著電晶體的微型化，臨界電壓或S值(次臨界)等電晶體的電特性卻劣化，所以有同時實現微型化及低功耗化的需求。
在本發明的一個實施例的電晶體中，在TS1表示第一氧化物半導體層131的一部分的第一區域的厚度，且TG1表示閘極絕緣膜160的一部分的第二區域的厚度的情況下，TS1大於或等於TG1(TS1 TG1)。由此，閘極電極層170隔著閘極絕緣膜160覆蓋第二氧化物半導體層132的側面。
由於第二氧化物半導體層132為在其中形成通道的層，所以藉由採用容易從閘極電極層170對第二氧化物半導體層132的側面施加電場的結構，電場施加到第二氧化物半導體層132整體，因此能夠改善電晶體的臨界電壓及S值。該結構特別有效應用於通道寬度W短的電 晶體，因此即使進行電晶體的微型化，也能夠減少Icut，由此能夠降低功耗。另外，由於電晶體的臨界電壓得到穩定，因此能夠提高半導體裝置的長期可靠性。
另外，在本發明的一個實施例的電晶體中，較佳的是，如圖21A的電晶體的俯視圖所示，第一源極電極層141、第二源極電極層142、第一汲極電極層151以及第二汲極電極層152的通道寬度方向的長度小於氧化物半導體疊層130的通道寬度方向的長度，並且第一源極電極層141、第二源極電極層142、第一汲極電極層151以及第二汲極電極層152覆蓋該氧化物半導體疊層的通道長度方向的端部。藉由採用上述結構，從閘極電極層170對第二氧化物半導體層132的側面施加電場時的障礙物減少，因此能夠進一步促進上述TS1 TG1的關係所引起的改善電晶體的臨界電壓或S值的效果。
前面所述的是本發明的一個實施例的電晶體。該電晶體具有良好的電特性，藉由採用該電晶體，能夠提供長期可靠性高的半導體裝置。
注意，本實施例可以與本說明書所示的其他實施例適當地組合。
實施例5
在本實施例中，參照圖22A至圖24B對實施例1所說明的圖7A至圖7D所示的電晶體200的製造方法進行說明。
基板110可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以採用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、絕緣體上矽晶片(SOI：Silicon On Insulator)基板等，並且也可以在上述基板上設置半導體元件並將其用作基板110。
作為基底絕緣膜120可以藉由電漿CVD法或濺射法等形成氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等的氧化物絕緣膜、氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等的氮化物絕緣膜或者混合上述材料而形成的膜。此外，基底絕緣膜120也可以是上述材料的疊層，其中，與氧化物半導體疊層130接觸的上層至少使用包含氧的材料形成，來對氧化物半導體疊層130供應氧。
注意，在基板110的表面由絕緣體構成，雜質不會擴散到在後面形成的氧化物半導體疊層130中的情況下，也可以不設置基底絕緣膜120。
接著，利用濺射法、CVD法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、ALD(Atomic Layer Deposition：原子層沉積)法或PLD(Pulse Laser Deposition：脈衝雷射沉積)法在基底絕緣膜120上形成第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133，選擇性地進行蝕刻，來形成氧化物半導體疊層130(參照圖22A)。此外，也可以在進行 蝕刻之前進行加熱製程。
第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133可以使用實施例1所說明的材料。例如，第一氧化物半導體層131可以使用原子數比為In：Ga：Zn=1：3：2的In-Ga-Zn氧化物，第二氧化物半導體層132可以使用原子數比為In：Ga：Zn=1：1：1的In-Ga-Zn氧化物，第三氧化物半導體層133可以使用原子數比為In：Ga：Zn=1：3：2的In-Ga-Zn氧化物。
另外，能夠用於第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。或者，較佳為包含In和Zn的兩者。另外，為了減少使用該氧化物半導體的電晶體的電特性偏差，除了上述元素以外，較佳為還包含穩定劑(stabilizer)。
作為穩定劑，可以舉出鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其他穩定劑，可以舉出鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等。
例如，作為氧化物半導體，可以使用氧化銦、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、 In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如In-Ga-Zn氧化物是指作為主要成分包含In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。此外，在本說明書中，將由In-Ga-Zn氧化物構成的膜稱為IGZO膜。
另外，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
注意，如在實施例1中詳細地說明那樣，以使第一氧化物半導體層131及第三氧化物半導體層133的電子親和力大於第二氧化物半導體層132的方式選擇第一氧化物半導體層131及第三氧化物半導體層133的材料。
另外，當形成氧化物半導體層時，較佳為利用濺射法。作為濺射法，可以使用RF濺射法、DC濺射 法、AC濺射法等。尤其較佳為使用DC濺射法，因為可以降低當進行成膜時產生的塵屑，並且可以使厚度均勻。
當作為第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133使用In-Ga-Zn氧化物時，例如使用In、Ga、Zn的原子數比為In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1、In：Ga：Zn=3：1：2、In：Ga：Zn=1：3：2、In：Ga：Zn=1：4：3、In：Ga：Zn=1：5：4、In：Ga：Zn=1：6：6、In：Ga：Zn=2：1：3、In：Ga：Zn=1：6：4、In：Ga：Zn=1：9：6、In：Ga：Zn=1：1：4、In：Ga：Zn=1：1：2中的任一個的材料，來使第一氧化物半導體層131及第三氧化物半導體層133的電子親和力大於第二氧化物半導體層132。
另外，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成與原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成相似是指a、b、c滿足如下算式：(a-A)2+(b-B)2+(c-C)2 r2。r例如可以為0.05。其他氧化物也是同樣的。
另外，較佳的是，第二氧化物半導體層132的銦的比率多於第一氧化物半導體層131及第三氧化物半導體層133的銦的比率。在氧化物半導體中，重金屬的s軌道主要有助於載子傳導，並且藉由增加In的比例增加s軌道的重疊，由此具有In多於Ga的組成的氧化物的移動率比具有In同等於或少於Ga的組成的氧化物高。因此，藉由將銦的比率多的氧化物用於第二氧化物半導體層132，可以實現高移動率的電晶體。
下面，對氧化物半導體膜的結構進行說明。
注意，在本說明書中，“平行”是指兩條直線形成的角度為大於或等於-10°且小於或等於10°的狀態，因此也包括角度為大於或等於-5°且小於或等於5°的狀態。另外，“垂直”是指兩條直線形成的角度為大於或等於80°且小於或等於100°的狀態，因此也包括角度為大於或等於85°且小於或等於95°的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及c軸配向結晶氧化物半導體(CAAC-OS：C-Axis Aligned Crystalline Oxide Semiconductor)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括大於或等於1nm且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於 100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細的說明。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用平面外 (out-of-plane)法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的平面內(in-plane)法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(φ軸)旋轉樣本的條件下進行分析(φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變 時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面近旁的結晶成長而形成時，有時頂面附近的晶化度高於被形成面附近的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度改變，所以有時CAAC-OS膜中的晶化度根據區域而不同。
注意，當利用平面外(out-of-plane)法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種或更多種的疊層膜。
CAAC-OS膜例如可以使用多晶的氧化物半導體濺射靶材且利用濺射法形成。
另外，為了形成CAAC-OS膜，較佳為應用如下條件。
藉由降低成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破損。例如，可以減少存在於成膜室內的雜質(氫、水、二氧化碳及氮等)。另外，可以減少成膜氣體中的雜質。明確而言，使用露點為小於或等於-80℃，較佳為小於或等於-100℃的成膜氣體。
藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為大於或等於100℃且小於或等於740℃，較佳為大於或等於200℃且小於或等於500℃的狀態下進行成膜。藉由增高成膜時的基板加熱溫度，在平板狀的濺射粒子到達基板時，在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最優化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為大於或等於30vol.%，較佳為100vol.%。
作為濺射靶材例如可以使用In-Ga-Zn-O化合物靶材。藉由將InOX粉末、GaOY粉末及ZnOZ粉末以規定的莫耳數比混合，並進行加壓處理，然後在高於或等於1000℃且低於或等於1500℃的溫度下進行加熱處理，由此得到多晶體的In-Ga-Zn-O化合物靶材。另外，X、Y及Z為任意正數。另外，該多晶體的粒徑越小越好，例如小於或等於1μm等。另外，粉末的種類及混合粉末時的莫耳數比可以根據所製造的濺射靶材適當地改變即可。
接著，較佳為進行第一加熱處理。第一加熱處理在高於或等於250℃且低於或等於650℃，較佳為高於或等於300℃且低於或等於500℃的溫度下且在惰性氣體氛圍、包含10ppm或更多的氧化性氣體的氛圍或減壓狀態下進行即可。作為第一加熱處理，也可以進行惰性氣體氛圍下的加熱處理，然後為了補充脫離了的氧而進行包含10ppm或更多的氧化性氣體的氛圍下的加熱處理。藉由進行第一加熱處理，可以提高第二氧化物半導體層132的結晶性，而且可以從基底絕緣膜120、第一氧化物半導體層131及第三氧化物半導體層133中去除氫或水等雜質。此外，也可以在用來形成氧化物半導體疊層130的蝕刻之前進行第一加熱處理。
另外，在氧化物半導體疊層130為疊層的情況下，如果下層為非晶，則作為上層容易形成CAAC-OS膜。因此，也可以使第一氧化物半導體層131為非晶，並使第二氧化物半導體層132為CAAC-OS膜。
接著，在氧化物半導體疊層130上形成成為第一源極電極層141及第一汲極電極層151的第一導電膜。作為第一導電膜，可以使用Al、Cr、Cu、Ta、Ti、Mo、W或以這些元素為主要成分的合金材料。例如，利用濺射法等形成100nm厚的鈦膜。
接著，以在氧化物半導體疊層130上使第一導電膜分割的方式對第一導電膜進行蝕刻，來形成第一源極電極層141及第一汲極電極層151(參照圖22B)。在 此，如圖式所示，第一源極電極層141及第一汲極電極層151的端部較佳為具有階梯形狀。該端部可以藉由多次交替進行利用灰化使光阻遮罩縮小的製程及蝕刻製程來形成。
此時，如圖所示，由於第一導電膜的過蝕刻，氧化物半導體疊層130的一部分被蝕刻。注意，當第一導電膜對氧化物半導體疊層130的蝕刻率大時，氧化物半導體疊層130幾乎不被蝕刻。
接著，在氧化物半導體疊層130、第一源極電極層141及第一汲極電極層151上形成成為第二源極電極層142及第二汲極電極層152的第二導電膜800(在圖22C中未圖示)。作為第二導電膜800，可以使用氮化鉭、氮化鈦、釕或以氮化鉭、氮化鈦、釕為主要成分的合金材料。例如，利用濺射法等形成20nm厚的氮化鉭膜。
接著，以在氧化物半導體疊層130上使第二導電膜800分割的方式對第二導電膜800進行蝕刻，來形成第二源極電極層142及第二汲極電極層152(參照圖22C)。此時，氧化物半導體疊層130的一部分也可以被蝕刻。
此外，當形成通道長度(第二源極電極層142與第二汲極電極層152之間的距離)極短的電晶體時，如圖24A的俯視圖所示，首先將第二導電膜800蝕刻為覆蓋第一源極電極層141及第一汲極電極層151的形狀。
另外，對圖24B所示的分離第二導電膜800 的區域900使用藉由電子束曝光等適合於細線加工的方法加工的光阻遮罩進行蝕刻，由此形成第二源極電極層142及第二汲極電極層152。此外，如果作為該光阻遮罩使用正型抗蝕劑，則可以使曝光區域縮減到最小限度，而可以提高吞吐量(throughput)。藉由使用這種方法，可以形成其通道長度為30nm或更小的電晶體。
接著，較佳為進行第二加熱處理。第二加熱處理可以在與第一加熱處理相同的條件下進行。藉由進行第二加熱處理，可以從氧化物半導體疊層130中進一步去除氫或水等雜質。
接著，在氧化物半導體疊層130、第二源極電極層142及第二汲極電極層152上形成閘極絕緣膜160(參照圖23A)。閘極絕緣膜160可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等形成。此外，閘極絕緣膜160也可以是上述材料的疊層。利用濺射法、CVD法、MBE法、ALD法或PLD法等可以形成閘極絕緣膜160。
接著，在閘極絕緣膜160上形成第三導電膜。作為第三導電膜，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta、W或以這些元素為主要成分的合金材料。利用濺射法等可以形成第三導電膜。接著，對第三導電膜進行蝕刻並使其重疊於通道形成區，來形成閘極電極層170(參照圖23B)。
接著，在閘極絕緣膜160及閘極電極層170上形成氧化物絕緣層180(參照圖23C)。氧化物絕緣層180可以與基底絕緣膜120同樣的材料及方法形成。氧化物絕緣層180可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭或含有氮的氧化物絕緣層。氧化物絕緣層180也可以利用濺射法、CVD法、MBE法、ALD法或PLD法形成，並且為了對氧化物半導體疊層130供應氧，較佳為使氧化物絕緣層180包含過剩氧。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子植入法(Plasma-immersion ion implantation method)等對氧化物絕緣層180添加氧。藉由添加氧，更容易地將氧從氧化物絕緣層180供應到氧化物半導體疊層130中。
接著，較佳為進行第三加熱處理。第三加熱處理可以在與第一加熱處理相同的條件下進行。藉由進行第三加熱處理，容易使基底絕緣膜120、閘極絕緣膜160及氧化物絕緣層180釋放過剩氧，因此可以降低氧化物半導體疊層130中的氧缺陷。
藉由上述製程，可以製造圖7A至圖7D所示的電晶體200。
注意，本實施例可以與本說明書所示的其他實施例適當地組合。
實施例6
在本實施例中，參照圖式對一種半導體裝置(記憶體裝置)的一個例子進行說明，該半導體裝置(記憶體裝置)使用本發明的一個實施例的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖25A示出半導體裝置的剖面圖，並且圖25B示出半導體裝置的電路圖。
在圖25A和圖25B所示的半導體裝置中，下部設置有使用第一半導體材料的電晶體3200，上部設置有使用第二半導體材料的電晶體3300及電容器3400。此外，作為電晶體3300，可以使用在實施例1、3、4中說明的電晶體，在本實施例中，示出應用實施例1的圖7A至圖7D所示的電晶體200的例子。另外，圖25A包括圖7A中的沿著鎖鏈線B5-B6所示的剖面。
此外，電容器3400的一個電極使用與電晶體3300的源極電極層或汲極電極層相同的材料形成，其另一個電極使用與電晶體3300的閘極電極相同的材料形成，並且其介電質使用與電晶體3300的閘極絕緣膜160相同的材料形成，因此可以同時形成電晶體3300和電容器3400。
這裡，第一半導體材料和第二半導體材料較佳為具有彼此不同能帶間隙寬度的材料。例如，可以將氧 化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將在實施例1中說明的氧化物半導體用於第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速操作。另一方面，使用氧化物半導體的電晶體由於具有關閉狀態電流小的電特性而可以在長時間保持電荷。
另外，雖然對上述電晶體都為n通道電晶體的情況進行說明，但是當然也可以使用p通道電晶體。另外，為了保持資料應用使用氧化物半導體的實施例1、3、4所示那樣的電晶體以外，用於半導體裝置的材料或半導體裝置的結構等半導體裝置的具體結構不侷限於在此所示的結構。
圖25A中的電晶體3200包括：設置在包含半導體材料(例如，結晶矽等)的基板3000中的通道形成區；以夾著通道形成區的方式設置的雜質區域；與雜質區域接觸的金屬間化合物區域；設置在通道形成區上的閘極絕緣膜；以及設置在閘極絕緣膜上的閘極電極層。注意，雖然有時在圖式中不明確地示出源極電極層或汲極電極層，但是為了方便起見有時將這種狀態也稱為電晶體。此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極層或汲極電極層。換言之，在本說明書中，源極電極層的記載會包括源極區。
在基板3000上以包圍電晶體3200的方式設置有元件隔離絕緣層3100，並且以覆蓋電晶體3200的方式設置有絕緣層3150。另外，元件隔離絕緣層3100可以 利用矽局部氧化(LOCOS：Local Oxidation of Silicon)或淺溝槽隔離(STI：Shallow Trench Isolation)等元件分離技術形成。
例如，在使用結晶矽基板的情況下，電晶體3200能夠進行高速操作。因此，藉由將該電晶體用作讀出電晶體，可以高速地進行資料的讀出。
在絕緣層3150上設置有電晶體3300，其源極電極層和汲極電極層中的一個延伸而用作電容器3400的另一個電極。另外，該電極電連接到電晶體3200的閘極電極層。
圖25A所示的電晶體3300是其通道形成在氧化物半導體層中的頂閘極型電晶體。因為電晶體3300的關閉狀態電流小，所以藉由使用該電晶體，可以長期保持儲存資料。換言之，因為可以形成不需要更新操作或更新操作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
此外，以與電晶體3300重疊的方式隔著絕緣層3150設置有電極3250。藉由對該電極供應適當的電位，可以控制電晶體3300的臨界電壓。此外，可以提高電晶體3300的長期可靠性。另外，也可以不設置電極3250。
如圖25A所示那樣，可以以與電晶體3300或電容器3400重疊的方式形成電晶體3200，所以可以縮小其佔有面積。因此，可以提高半導體裝置的積體度。
圖25B示出對應於圖25A的電路結構的一個例子。
在圖25B中，第一佈線3001與電晶體3200的源極電極層電連接，第二佈線3002與電晶體3200的汲極電極層電連接。此外，第三佈線3003與電晶體3300的源極電極層和汲極電極層中的一個電連接，第四佈線3004與電晶體3300的閘極電極層電連接。再者，電晶體3200的閘極電極層及電晶體3300的源極電極層和汲極電極層中的另一個與電容器3400的電極的一個電連接，第五佈線3005與電容器3400的電極的另一個電連接。
在圖25B所示的半導體裝置中，藉由有效地利用能夠保持電晶體3200的閘極電極層的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，使電晶體3300成為導通狀態。由此，第三佈線3003的電位施加到電晶體3200的閘極電極層及電容器3400。換言之，對電晶體3200的閘極電極層施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態的電位，來使電晶體3300成為關閉狀態，而保持施加到電晶體3200的閘極電極層的電荷(保持)。
因為電晶體3300的關閉狀態電流極小，所以 電晶體3200的閘極電極層的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，根據保持在電晶體3200的閘極電極層中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極電極層施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極電極層施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。從而，藉由將第五佈線3005的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體3200的閘極電極層的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五佈線3005施加不管閘極電極層的狀態如何都使電晶體3200成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線3005施加不管閘極電極層 的狀態如何都使電晶體3200成為“導通狀態”的電位，即大於Vth_L的電位，即可。
在本實施例所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區的關閉狀態電流極小的電晶體，可以極長期地保持儲存資料。換言之，因為不需要進行更新操作，或者，可以使更新操作的頻率極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，較佳為固定電位)，也可以長期保持儲存資料。
另外，在本實施例所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生如閘極絕緣膜的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的導通狀態或關閉狀態而進行資料寫入，而可以容易實現高速操作。
如上所述，能夠提供一種實現了微型化及高積體化且具有高電特性的半導體裝置。
注意，本實施例可以與本說明書所示的其他實施例適當地組合。
實施例7
在本實施例中，對一種具有與實施例6不同結構的半 導體裝置進行說明，該半導體裝置使用本發明的一個實施例的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖26為半導體裝置的電路結構的一個例子。在該半導體裝置中，第一佈線4500與電晶體4300的源極電極層電連接，第二佈線4600與電晶體4300的第一閘極電極層電連接，並且電晶體4300的汲極電極層與電容器4400的一個端子電連接。此外，作為包括在該半導體裝置中的電晶體4300，可以使用在實施例1、3、4中說明的電晶體。另外，第一佈線4500可以具有位元線的功能，第二佈線4600可以具有字線的功能。
在該半導體裝置(記憶單元4250)中，可以採用與圖25A和圖25B所示的電晶體3300與電容器3400相同的連接方式。因此，與在實施例6中說明的電容器3400同樣地，可以在製造電晶體4300的同時形成電容器4400。
接著，說明對圖26所示的半導體裝置(記憶單元4250)進行資料的寫入及保持的情況。
首先，藉由對第二佈線4600供應使電晶體4300成為導通狀態的電位，以使電晶體4300成為導通狀態。由此，第一佈線4500的電位施加到電容器4400的第一端子(寫入)。然後，藉由將第二佈線4600的電位設定為使電晶體4300成為關閉狀態的電位，來使電晶體4300成為關閉狀態，由此儲存電容器4400的第一端子的 電位(保持)。
使用氧化物半導體的電晶體4300具有關閉狀態電流極小的特徵。因此，藉由使電晶體4300成為關閉狀態，可以在極長時間儲存電容器4400的第一端子的電位(或儲存在電容器4400中的電荷)。
接著，對資料的讀出進行說明。當電晶體4300成為導通狀態時，處於浮動狀態的第一佈線4500與電容器4400導通，於是，電荷在第一佈線4500與電容器4400之間再次分配。其結果，第一佈線4500的電位發生變化。第一佈線4500的電位的變化量根據電容器4400的第一端子的電位(或儲存在電容器4400中的電荷)而發生變化。
例如，在以V為電容器4400的第一端子的電位，以C為電容器4400的電容，以CB為第一佈線4500所具有的電容成分，並且以VB0為再次分配電荷之前的第一佈線4500的電位的情況下，電荷再次分配之後的第一佈線4500的電位為(CB×VB0+C×V)/(CB+C)。由此可知，記憶單元4250有可能處於兩個狀態，即電容器4400的第一端子的電位是V1的狀態以及V0(V1>V0)的狀態，並且，保持電位V1時的第一佈線4500的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第一佈線4500的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由比較第一佈線4500的電位與規定的電位，可以讀出資料。
如上所述，圖26所示的半導體裝置(記憶單元4250)可以利用電晶體4300的關閉狀態電流極小的特徵而在長期保持儲存在電容器4400中的電荷。換言之，因為不需要進行更新操作，或者，可以使更新操作的頻率極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下，也可以長期保持儲存資料。
較佳為層疊圖26所示的記憶單元4250與形成有用來驅動記憶單元4250的驅動電路的基板。藉由層疊記憶單元4250與驅動電路，可以實現半導體裝置的小型化。另外，對被層疊的記憶單元4250及驅動電路的個數沒有限制。
包括在驅動電路中的電晶體較佳為使用與電晶體4300不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，更佳為使用單晶半導體。與使用氧化物半導體的電晶體相比，使用這種半導體材料的電晶體能夠進行高速操作，從而，該電晶體適用於記憶單元4250的驅動電路。
如上所述，能夠提供一種實現了微型化及高積體化且具有高電特性的半導體裝置。
注意，本實施例可以與本說明書所示的其他實施例適當地組合。
實施例8
在本實施例中，說明至少可以使用實施例1、3、4所 說明的電晶體且包含實施例6所說明的記憶體裝置的CPU。
圖27是示出將在實施例1、3、4中說明的電晶體用於至少其一部分的CPU的結構的一例的方塊圖。
圖27所示的CPU在基板1190上包括：算術邏輯單元(ALU：Arithmetic logic unit)1191；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；暫存器1196；暫存器控制器1197；匯流排介面1198；可改寫的ROM1199；以及ROM介面1189。作為基板1190，使用半導體基板、SOI基板或玻璃基板等。可改寫的ROM1199和ROM介面1189可以設置在另一晶片上。當然，圖27所示的CPU只是將其結構簡化而示出的一個例子，並且實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖27所示的CPU或算術邏輯單元的結構為核心，設置多個該核心並使其同時操作。另外，在CPU的內部算術邏輯單元或資料通路中能處理的位數例如為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令輸入到指令解碼器1193且被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197和時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令而進行各種控制。明確而言，ALU控制器1192生成用來控制 ALU1191的操作的信號。另外，當CPU在執行程式時，中斷控制器1194根據其優先度或遮罩狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，且處理該要求。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態而從暫存器1196讀出資料或對暫存器1196寫入資料。
另外，時序控制器1195生成控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的操作時序的信號。例如，時序控制器1195具備根據基準時脈信號CLK1生成內部時脈信號CLK2的內部時脈生成部，將該內部時脈信號CLK2供應到上述各種電路。
在圖27所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用在上述實施例中示出的電晶體。
在圖27所示的CPU中，暫存器控制器1197根據來自ALU1191的指示，進行暫存器1196中的保持操作的選擇。換言之，在暫存器1196所具有的記憶單元中，選擇利用正反器保持資料還是利用電容器保持資料。當選擇利用正反器保持資料時，對暫存器1196中的記憶單元供應電源電壓。當選擇利用電容器保持資料時，改寫電容器的資料，而可以停止對暫存器1196內的記憶單元供應電源電壓。
圖28示出可用作暫存器1196的記憶元件的 電路圖的一個例子。記憶元件700包括當電源關閉時丟失儲存資料的電路701、當電源關閉時不丟失儲存資料的電路702、開關703、開關704、邏輯元件706、電容器707以及具有選擇功能的電路720。電路702包括電容器708、電晶體709及電晶體710。另外，記憶元件700根據需要還可以包括其他元件，例如二極體、電阻元件或電感器等。
在此，電路702可以使用在實施例6中說明的記憶體裝置。在停止對記憶元件700供應電源電壓之後，接地電位(0V)或使電晶體709成為關閉狀態的電位繼續輸入到電路702中的電晶體709的第一閘極。例如，電晶體709的第一閘極藉由電阻器等負載接地。
在此示出如下例子：開關703使用具有一導電型(例如，n通道型)的電晶體713構成，而開關704使用具有與此不同導電型(例如，p通道型)的電晶體714構成。這裡，開關703的第一端子對應於電晶體713的源極和汲極中的一個，開關703的第二端子對應於電晶體713的源極和汲極中的另一個，並且開關703的第一端子與第二端子之間的導通或非導通(即，電晶體713的導通狀態或關閉狀態)由輸入到電晶體713的閘極中的控制信號RD選擇。開關704的第一端子對應於電晶體714的源極和汲極中的一個，開關704的第二端子對應於電晶體714的源極和汲極中的另一個，並且開關704的第一端子與第二端子之間的導通或非導通(即，電晶體714的導通 狀態或關閉狀態)由輸入到電晶體714的閘極中的控制信號RD選擇。
電晶體709的源極和汲極中的一個電連接到電容器708的一對電極中的一個及電晶體710的閘極。在此，將連接部分稱為節點M2。電晶體710的源極和汲極中的一個電連接到能夠供應低電位電源的佈線(例如，GND線)，而另一個電連接到開關703的第一端子(電晶體713的源極和汲極中的一個)。開關703的第二端子(電晶體713的源極和汲極中的另一個)電連接到開關704的第一端子(電晶體714的源極和汲極中的一個)。開關704的第二端子(電晶體714的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關703的第二端子(電晶體713的源極和汲極中的另一個)、開關704的第一端子(電晶體714的源極和汲極中的一個)、邏輯元件706的輸入端子和電容器707的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容器707的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容器707的一對電極中的另一個電連接到能夠供應低電位電源的佈線(例如，GND線)。可以對電容器708的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容器708的一對電極中的另一個電連接到能夠供應低電位電源的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容器707及電容器708。
控制信號WE被輸入到電晶體709的第一閘極(第一閘極電極層)。開關703及開關704的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路701中的資料的信號被輸入到電晶體709的源極和汲極中的另一個。圖28示出從電路701輸出的信號輸入到電晶體709的源極和汲極中的另一個的例子。由邏輯元件706使從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號的邏輯值反轉而形成反轉信號，將其經由電路720輸入到電路701。
另外，雖然圖28示出從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號藉由邏輯元件706及電路720被輸入到電路701的例子，但是本發明的一個實施例不侷限於此。也可以不使從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路701。例如，當在電路701內設置有節點並在該節點中保持使從輸入端子輸入的信號的邏輯值反轉的信號時，可以將從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號輸 入到該節點。
另外，圖28所示的電晶體709可以使用在實施例1、3、4中說明的電晶體。另外，如實施例6所說明那樣，電晶體709較佳為使用具有第二閘極(第二閘極電極層)的電晶體。可以對第一閘極輸入控制信號WE並對第二閘極輸入控制信號WE2。控制信號WE2可以是具有固定電位的信號。該固定電位例如可以選自接地電位GND和低於電晶體709的源電位的電位等。控制信號WE2為具有用來控制電晶體709的臨界電壓的電位的信號，能夠降低電晶體709的Icut。另外，電晶體709也可以使用不具有第二閘極的電晶體。
在圖28所示的用於記憶元件700的電晶體中，電晶體709以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。或者，也可以作為用於記憶元件700的所有的電晶體使用其通道形成在氧化物半導體層中的電晶體。或者，記憶元件700也可以包括電晶體709以外的其通道形成在氧化物半導體層中的電晶體，並且作為剩下的電晶體使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖28所示的電路701例如可以使用正反器。另外，邏輯元件706例如可以使用反相器或時脈反相器等。
前面所述的是記憶元件700的說明。接著，對記憶元件700的驅動方法進行說明。
參照圖29所示的時序圖說明如下情況下的驅動方法：在記憶元件700中，在供應電源電壓之後，為了降低資料保持所需的功耗而停止電源電壓的供應，然後再次開始供應電源電壓。在圖29所示的時序圖中，元件符號701示出保持在電路701中的資料，WE示出控制信號WE的電位，WE2示出控制信號WE2的電位，RD示出控制信號RD的電位，SEL示出電路720中的一路徑的控制信號SEL的電位，VDD示出電源電位VDD。另外，M1示出節點M1的電位，並且M2示出節點M2的電位。另外，上述電路720中的一路徑意味著連接電路702的輸出一側與電路701的輸入一側的路徑。
另外，在以下所示的驅動方法中示出如下情況下的例子：在圖28所示的結構中，開關703是n通道電晶體，開關704是p通道電晶體，當控制信號RD具有高位準電位時，開關703的第一端子與第二端子之間處於導通狀態且開關704的第一端子與第二端子之間處於非導通狀態，並且當控制信號RD具有低位準電位時，開關703的第一端子與第二端子之間處於非導通狀態且開關704的第一端子與第二端子之間處於導通狀態。另外，還示出如下情況下的例子：當控制信號SEL具有高位準電位時，電路720中的一路徑的第一端子與第二端子之間處於導通狀態，並且當控制信號SEL具有低位準電位時， 第一端子與第二端子之間處於非導通狀態。另外，示出如下情況下的例子：電晶體709是n通道電晶體，當控制信號WE具有高位準電位時，電晶體709處於導通狀態，當控制信號WE具有低位準電位時，電晶體709處於關閉狀態。
注意，本發明的一個實施例的半導體裝置的驅動方法不侷限於此，可以以使以下說明中的開關703、開關704、電路720、電晶體709的狀態相同的方式設定各控制信號的電位。
首先，說明圖29所示的期間T1的操作。在T1中，電源電壓VDD被供應到記憶元件700。在電源電壓被供應到記憶元件700的期間，電路701保持資料(在圖29中，記載為dataX)。此時，控制信號SEL具有低位準電位，因此電路720中的一路徑的第一端子與第二端子之間處於非導通狀態。另外，開關703及開關704的第一端子與第二端子之間可以處於導通狀態和非導通狀態中的任何一個。即，控制信號RD可以具有高位準電位和低位準電位中的任何一個(在圖29中，記載為A)。另外，電晶體709可以處於導通狀態和非導通狀態中的任何一個。即，控制信號WE可以具有高位準電位和低位準電位中的任何一個(在圖29中，記載為A)。在T1中，節點M1可以具有任何電位(在圖29中，記載為A)。在T1中，節點M2可以具有任何電位(在圖29中，記載為A)。將T1的操作稱為通常操作。另外，在任何期間中控 制信號WE2具有恆電位，諸如接地電位等低位準電位。
接著，說明圖29所示的期間T2的操作。在停止向記憶元件700供應電源電壓之前，將控制信號WE的電位設定為高位準電位，使電晶體709處於導通狀態。由此，將對應於保持在電路701中的資料(dataX)的信號藉由電晶體709輸入到電晶體710的閘極。被輸入到電晶體710的閘極的信號由電容器708保持。因此，節點M2具有對應於保持在電路701中的資料的信號的電位(在圖29中，記載為VX)。然後，將控制信號WE的電位設定為低位準電位，使電晶體709處於關閉狀態。由此，在電路702中保持對應於保持在電路701中的資料的信號。在T2中也由控制信號SEL使電路720中的一路徑的第一端子與第二端子之間處於非導通狀態。開關703及開關704的第一端子與第二端子之間可以處於導通狀態和非導通狀態中的任何一個。即，控制信號RD可以具有高位準電位和低位準電位中的任何一個(在圖29中，記載為A)。在T2中，節點M1可以具有任何電位(在圖29中，記載為A)。將T2的操作稱為電源電壓供應停止之前的操作。
接著，說明圖29所示的期間T3的操作。在進行電源電壓供應停止之前的操作之後，在T3開始時，停止向記憶元件700供應電源電壓。當停止電源電壓的供應時，保持在電路701中的資料(dataX)消失。但是，在停止向記憶元件700供應電源電壓之後，對應於保持在 電路701中的資料(dataX)的信號的電位(VX)被電容器708還保持在節點M2中。在此，電晶體709為其通道形成在氧化物半導體層中且洩漏電流(關閉狀態電流)極小的增強型(常關閉型)n通道電晶體。因此，在停止向記憶元件700供應電源電壓之後，接地電位(0V)或使電晶體709處於關閉狀態的電位繼續被輸入到電晶體709，因此即使在停止向記憶元件700供應電源電壓之後，電晶體709也能夠保持關閉狀態，由此能夠長期保持由電容器708保持的電位(節點M2的電位VX)。因此，即使在停止供應電源電壓之後，記憶元件700也能夠保持資料(dataX)。T3對應於停止向記憶元件700供應電源電壓的期間。
說明圖29所示的期間T4的操作。在再次開始向記憶元件700供應電源電壓之後，將控制信號RD的電位設定為低位準電位，使開關704的第一端子與第二端子之間處於導通狀態，且使開關703的第一端子與第二端子之間處於非導通狀態。此時，控制信號WE具有低位準電位，且電晶體709保持關閉狀態。另外，控制信號SEL具有低位準電位，電路720中的一路徑的第一端子與第二端子之間處於非導通狀態。由此，電源電位VDD被輸入到開關703的第二端子及開關704的第一端子。因此，可以將開關703的第二端子及開關704的第一端子的電位(節點M1的電位)設定為固定電位(在此，VDD)。將T4的操作稱為預充電操作。另外，節點M1的電位由電容 器707保持。
在上述預充電操作之後，在期間T5中，藉由將控制信號RD的電位設定為高位準電位，使開關703的第一端子與第二端子之間處於導通狀態，且使開關704的第一端子與第二端子之間處於非導通狀態。此時，控制信號WE仍然具有低位準電位，因此電晶體709保持關閉狀態。另外，控制信號SEL具有低位準電位，因此電路720中的一路徑的第一端子與第二端子之間處於非導通狀態。保持在電容器708中的信號(節點M2的電位VX)決定電晶體710處於導通狀態或關閉狀態，而決定開關703的第二端子及開關704的第一端子的電位，即節點M1的電位。當電晶體710處於導通狀態時，低電源電位(例如，GND)被輸入到節點M1。而當電晶體710處於關閉狀態時，節點M1的電位保持由上述預充電操作決定的固定電位(例如，VDD)。如此，節點M1的電位對應於電晶體710處於導通狀態還是關閉狀態而成為VDD或GND。例如，在保持在電路701中的信號為“1”且對應於高位準電位(VDD)的情況下，節點M1的電位為對應於信號“0”的低位準電位(GND)。而在保持在電路701中的信號為“0”且對應於低位準電位(GND)的情況下，節點M1的電位為對應於信號“1”的高位準電位(VDD)。換言之，節點M1保持儲存在電路701中的信號的反轉信號。在圖29中，將該電位記載為VXb。也就是說，對應於在T2中從電路701輸入的資料(dataX)的信號被轉換為節點M1 的電位(VXb)。
然後，在期間T6中，將控制信號SEL的電位設定為高位準電位，使電路720中的一路徑的第一端子與第二端子之間處於導通狀態。此時，控制信號RD仍然具有高位準電位。另外，控制信號WE仍然具有低位準電位，因此電晶體709保持關閉狀態。此時，可以使對應於開關703的第二端子及開關704的第一端子的電位(節點M1的電位(VXb))的信號經由邏輯元件706成為反轉信號而輸入到電路701。由此，電路701可以再次保持在停止向記憶元件700供應電源電壓之前保持的資料(dataX)。
在藉由T4中的預充電操作將節點M1的電位設定為固定電位(在圖29中，VDD)之後，在T5中將其設定為對應於資料(dataX)的電位VXb。由於進行預充電操作，因此可以縮短直到節點M1的電位成為規定的電位VXb為止的時間。由此，可以縮短直到在再次開始供應電源電壓之後電路701保持原來的資料為止的時間。
前面所述的是記憶元件的驅動方法的說明。
在本發明的一個實施例的半導體裝置的驅動方法中，在不向記憶元件700供應電源電壓的期間，可以由設置在電路702中的電容器708保持儲存在電路701中的資料。
另外，其通道形成在氧化物半導體層中的電晶體的關閉狀態電流極小。例如，其通道形成在氧化物半 導體層中的電晶體的關閉狀態電流比其通道形成在具有結晶性的矽中的電晶體的關閉狀態電流小得多。因此，藉由將這種電晶體用作電晶體709，即使在不向記憶元件700供應電源電壓的情況下也可以長期間地儲存電容器708中的信號。因此，記憶元件700在停止供應電源電壓的期間也可以保持儲存資料(資料)。
另外，藉由設置開關703及開關704，能夠使儲存元件進行預充電操作，因此可以縮短直到在再次開始供應電源電壓之後電路701保持原來的資料為止的時間。
另外，在電路702中，由電容器708保持的信號被輸入到電晶體710的閘極。因此，在再次開始向記憶元件700供應電源電壓之後，可以將由電容器708保持的信號轉換為電晶體710的狀態(導通狀態或關閉狀態)，並從電路702讀出。因此，即使在對應於保持在電容器708中的信號的電位有些變動的情況下，也可以準確地讀出原來的信號。
藉由將這種記憶元件700用於處理單元所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在處理單元整體或構成處理單元的一個或多個邏輯電路中在短時間內也可以停止供應電源而抑制功耗。
在此，以CPU為例子進行說明，但是也可以 應用於數位信號處理器(DSP：Digital Signal Processor)、定製LSI、現場可程式邏輯閘陣列(FPGA：Field Programmable Gate Array)等的LSI。
實施例9
在本實施例中，說明可以使用在實施例1、3、4中說明的電晶體、在實施例6、7中說明的記憶體裝置或在實施例8中說明的CPU的電子裝置的例子。
在實施例1、3、4中說明的電晶體、在實施例6、7中說明的記憶體裝置或在實施例8中說明的CPU可以應用於各種電子裝置(包括遊戲機)。作為電子裝置，可以舉出電視機、顯示器等顯示裝置、照明設備、個人電腦、文字處理機、影像再現裝置、可攜式音頻播放器、收音機、磁帶答錄機、音響、電話機、無繩電話子機、行動電話機、車載電話、步話機、無線設備、遊戲機、計算器、可攜式資訊終端、電子筆記本、電子書閱讀器、電子翻譯器、聲音輸入器、攝影機、數位靜態照相機、電動剃鬚刀、IC晶片、微波爐等高頻加熱裝置、電鍋、洗衣機、吸塵器、空調器等空調設備、洗碗機、烘碗機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷藏冷凍箱、DNA保存用冰凍器、輻射計數器(radiation counters)、透析裝置、X射線診斷裝置等醫療設備等。另外，也可以舉出感煙探測器、感熱探測器、氣體警報裝置、防盜警報裝置等警報裝置。再者，還可以舉出工業設 備諸如引導燈、信號機、傳送帶、電梯、自動扶梯、工業機器人、蓄電系統等。另外，利用使用燃料的發動機或來自非水類二次電池的電力藉由電動機推進的移動體等也包括在電子裝置的範疇內。作為上述移動體，例如可以舉出電動汽車(EV)、兼具內燃機和電動機的混合動力汽車(HEV)、插電式混合動力汽車(PHEV)、使用履帶代替上述汽車的車輪的履帶式車輛、包括電動輔助自行車的電動自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船。圖30A至30C示出這些電子裝置的具體例子。
圖30A所示的警報裝置8100是住宅用火災警報器，是包括感煙或感熱檢測部8102和微型電腦8101的電子裝置的一個例子。微型電腦8101包括在上述實施例中示出的電晶體、記憶體裝置或CPU。
另外，圖30A所示的包括室內機8200和室外機8204的空調器是包含使用在上述實施例中示出的電晶體、記憶體裝置或CPU的電子裝置的一個例子。明確而言，室內機8200具有外殼8201、送風口8202、CPU8203等。在圖30A中，例示出CPU8203設置在室內機8200中的情況，但是CPU8203也可以設置在室外機8204中。或者，在室內機8200和室外機8204的兩者中設置有CPU8203。藉由將在上述實施例中示出的電晶體用於空調器的CPU，可以實現低功耗化。
另外，圖30A所示的電冷藏冷凍箱8300是包括使用在上述實施例中示出的電晶體、記憶體裝置或CPU的電子裝置的一個例子。明確而言，電冷藏冷凍箱8300包括外殼8301、冷藏室門8302、冷凍室門8303及CPU8304等。在圖30A中，CPU8304設置在外殼8301的內部。藉由將在上述實施例中示出的電晶體用於電冷藏冷凍箱8300的CPU8304，可以實現低功耗化。
圖30B和圖30C例示出電子裝置的一個例子的電動汽車。電動汽車9700安裝有二次電池9701。二次電池9701的電力由電路9702調整輸出而供應到驅動裝置9703。電路9702由具有未圖示的ROM、RAM、CPU等的處理裝置9704控制。藉由將在上述實施例中示出的電晶體用於電動汽車9700的CPU，可以實現低功耗化。
驅動裝置9703包括直流電動機或交流電動機，或者將電動機和內燃機組合而構成。處理裝置9704根據電動汽車9700的駕駛員的運算元據(加速、減速、停止等)、行車資料(爬坡、下坡等資料，或者車輪所受到的負載資料等)等的輸入資料，向電路9702輸出控制信號。電路9702根據處理裝置9704的控制信號而調整從二次電池9701供應的電能並控制驅動裝置9703的輸出。當安裝交流電動機時，雖然未圖示，但是還安裝有將直流轉換為交流的逆變器。
注意，本實施例可以與本說明書所示的其他實施例適當地組合。
實施例10
另外，雖然上述實施例所公開的導電膜可以利用濺射法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出有機金屬化學氣相沉積(MOCVD：Metal Organic Chemical Vapor Deposition)法或原子層沉積(ALD：Atomic Layer Deposition)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生因電漿損傷所引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將原料氣體及氧化劑同時供應到處理室內，使其在基板附近或在基板上發生反應。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施例所公開的導電膜，例如，當形成InGaZnOX(X>0)膜時，使用三甲基銦、三甲基鎵及二乙基鋅。另外，三甲基銦的化學式為(CH3)3In。另外，三甲基鎵的化學式為(CH3)3Ga。另外，二乙基鋅的化學式為(CH3)2Zn。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為(C2H5)3Ga)代替三甲基鎵，並使用二甲基鋅(化學式為(C2H5)2Zn)代替二乙基鋅。
例如，在形成氧化鉿膜時，使用如下兩種氣體：藉由使包含溶劑和鉿前體化合物的液體(鉿醇鹽溶液，典型為四二甲基醯胺鉿(TDMAH))氣化而得到的 原料氣體；以及用作氧化劑的臭氧(O3)。注意，四二甲基醯胺鉿的化學式為Hf[N(CH3)2]4。另外，作為其他材料液有四(乙基甲基醯胺)鉿等。
例如，在形成氧化鋁膜時，使用如下兩種氣體：藉由使包含溶劑和鋁前體化合物的液體(三甲基鋁(TMA)等)氣化而得到的原料氣體；以及用作氧化劑的H2O。注意，三甲基鋁的化學式為Al(CH3)3。另外，作為其他材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在形成氧化矽膜時，使六二氯矽烷吸附在被成膜面上，去除吸附物所包含的氯，供應氧化性氣體(O2，一氧化二氮)的自由基使其與吸附物起反應。
例如，在使用利用ALD的成膜裝置形成鎢膜時，依次反覆引入WF6氣體和B2H6氣體形成初始鎢膜，然後同時引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。

Claims (9)

  1. 一種半導體裝置，包括：基板；氧化物半導體疊層，其中在該基板上從該基板一側依次層疊有第一氧化物半導體層、第二氧化物半導體層及第三氧化物半導體層；該氧化物半導體疊層上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極層，其中該氧化物半導體疊層的端部包括曲面。
  2. 一種半導體裝置，包括：基板上的第一氧化物半導體層；該第一氧化物半導體層上的第二氧化物半導體層；該第二氧化物半導體層上的第三氧化物半導體層；該第三氧化物半導體層上且接觸於該第三氧化物半導體層的第一源極電極層及第一汲極電極層；覆蓋該第一源極電極層的第二源極電極層；覆蓋該第一汲極電極層的第二汲極電極層；該第二源極電極層及該第二汲極電極層上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極層，其中該第二源極電極層及該第二汲極電極層接觸於該第三氧化物半導體層的上表面。
  3. 一種半導體裝置，包括：基板上的第一氧化物半導體層；該第一氧化物半導體層上的第二氧化物半導體層；該第二氧化物半導體層上的第三氧化物半導體層；該第三氧化物半導體層上的第一源極電極層及第一汲極電極層；覆蓋該第一源極電極層的第二源極電極層；覆蓋該第一汲極電極層的第二汲極電極層；該第二源極電極層及該第二汲極電極層上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極層，其中該第一源極電極層及該第一汲極電極層的端部分別從該第二源極電極層及該第二汲極電極層的端部延伸。
  4. 根據申請專利範圍第1項之半導體裝置，其中該第一至第三氧化物半導體層都使用In-M-Zn氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)形成，並且其中該氧化物半導體疊層的該端部中的M對In的原子數比大於該第二氧化物半導體層中的M對In的原子數比。
  5. 根據申請專利範圍第1項之半導體裝置，其中該第一至第三氧化物半導體層都使用In-M-Zn氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)形成，並且其中該氧化物半導體疊層的該端部中的M對In的原子數比實質上同等於該氧化物半導體疊層的該端部中的M對In的原子數比。
  6. 根據申請專利範圍第2或3項之半導體裝置，其中該第一源極電極層和該第一汲極電極層都使用Al、Cr、Cu、Ta、Ti、Mo、W或包含以任何這些材料為主要成分的合金材料形成。
  7. 根據申請專利範圍第2或3項之半導體裝置，其中該第二源極電極層和該第二汲極電極層都使用包含氮化鉭、氮化鈦或釕的材料形成。
  8. 根據申請專利範圍第1至3項中任一項之半導體裝置，其中該第一氧化物半導體層及該第三氧化物半導體層的導帶底的能量都比該第二氧化物半導體層的導帶底的能量近於真空能階，並且其中該第二氧化物半導體層與該第一氧化物半導體層之間的該導帶底的能量差以及該第二氧化物半導體層與該第三氧化物半導體層之間的該導帶底的能量差都是大於或等於0.05eV且小於或等於2eV。
  9. 根據申請專利範圍第1至3項中任一項之半導體裝置，其中該第一至第三氧化物半導體層都使用In-M-Zn氧化物(M為Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)形成，並且其中該第一氧化物半導體層及該第三氧化物半導體層中的M對In的原子數比都大於該第二氧化物半導體層中的M對In的原子數比。
TW106127963A 2012-11-30 2013-11-28 半導體裝置 TWI632641B (zh)

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