CN103201831B - 半导体装置 - Google Patents

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Abstract

延长半导体装置或半导体存储装置中的数据保持期间。半导体装置或半导体存储器包含存储电路，该存储电路包含第一晶体管及第二晶体管，第一晶体管包含第一半导体层及第一栅极，第二晶体管包含第二半导体层、第二栅极、及第三栅极。第一半导体层与包含第二栅极的层同時形成。

Description

半导体装置
技术领域
本发明的一个实施方式涉及半导体装置及半导体存储装置。
背景技术
近年来，一直发展包含存储电路的半导体装置，在该存储电路中，可以写入及抺除数据，且在无电力供应下将数据保持一段期间。
作为半导体装置，例如，有包含设有用作存储元件的晶体管（也称为存储晶体管）的存储电路（例如，参见参考文献1）。
在参考文献1中所公开的半导体装置中，存储晶体管包含控制栅电极、沟道形成层、及设置在控制栅电极与沟道形成层之间的浮动栅电极。通过在浮动栅电极中累积成为数据的电荷，将数据写到存储晶体管。
[参考文献]
[参考文献1] 日本公开专利申请号No.57-105889。
发明内容
如参考文献1中所公开的现有的半导体装置有数据在写到存储晶体管之后因电荷泄漏而遗失的问题。在能够存储数据的半导体装置中，数据保持期间越长越好。
此外，现有的半导体装置有因为操作所需的电压高而耗电高的问题及存储元件因施加的电压而劣化的问题。
此外，现有的半导体装置有因为写入数据时产生于存储晶体管中的隧道电流而在重复写入数据后数据无法写到存储元件的问题以及存储元件劣化的问题。
本发明的一个实施方式的目的是延长半导体装置或半导体存储装置中的数据保持期间。本发明的一个实施方式的目的是降低耗电。本发明的一个实施方式的目的是增加数据写到存储元件的次数。
本发明的一个实施方式包含存储电路，该存储电路包括选择晶体管及输出晶体管。选择晶体管包含第一栅极和第二栅极。选择晶体管的阈值电压根据需要由第一栅极的电压和第二栅极的电压调整，以及，当选择晶体管截止时尽可能地降低选择晶体管的源极与漏极之间的流动电流，由此延长存储电路中的数据保持期间。
在本发明的一个实施方式中，使用相同材料，形成输出晶体管的沟道形成层及用作选择晶体管的栅极的层。因此，能够在相同步骤中形成输出晶体管的沟道形成层及用作选择晶体管的栅极的层，由此抑制制造步骤的数目增加。
本发明的一个实施方式是包含以I行（I是2以上的自然数）及J列（J是自然数）配置的多个存储单元的半导体存储装置，每一存储单元均包含具有第一栅极和第二栅极的第一晶体管以及第二晶体管。多个存储单元中的每一存储单元均包含：第一层，该第一层包含含有赋予导电性的杂质元素的一对杂质区，并用作第二晶体管的沟道形成层；第二层，该第二层使用与第一层相同的材料形成并与第一层同时形成，与第一层分开，含有杂质元素，并用作第一晶体管的第二栅极；第一绝缘层，该第一绝缘层设置在第一层及第二层上并用作第二晶体管的栅极绝缘层；第一导电层，该第一导电层与第一层重叠而以第一绝缘层设置在其间并用作第二晶体管的栅极；半导体层，与第二层重叠而以第一绝缘层设置在其间，使用与第一层的材料不同的材料形成，并用作第一晶体管的沟道形成层；第二导电层，该第二导电层电连接到半导体层并用作第一晶体管的源极和漏极中的一个；第三导电层，该第三导电层电连接到第一导电层及半导体层，并用作第一晶体管的源极和漏极中的另一个；第二绝缘层，该第二绝缘层设置在半导体层、第二导电层、及第三导电层上，并用作第一晶体管的栅极绝缘层；第四导电层，该第四导电层与半导体层重叠而以第二绝缘层设置在其间，并用作第一晶体管的第一栅极；第三绝缘层，该第三绝缘层设置在第二绝缘层及第四导电层上；以及，第五导电层，该第五导电层经由穿过第一至第三绝缘层的第一开口而电连接到第一层中的一对杂质区中的一个，并经由穿过第二及第三绝缘层的第二开口而电连接到第三导电层。
本发明的一个实施方式是包含以I行（I是2以上的自然数）及J列（J是自然数）配置的多个存储单元的半导体存储装置，每一存储单元均包含具有第一栅极和第二栅极的第一晶体管以及第二晶体管。多个存储单元中的每一存储单元均包含：第一层，该第一层包含含有赋予导电性的杂质元素的一对杂质区，并用作第二晶体管的沟道形成层；第二层，该第二层使用与第一层相同的材料形成并与第一层同时形成，与第一层分开，含有杂质元素，并用作第一晶体管的第二栅极；第一绝缘层，该第一绝缘层设置在第一层及第二层上并用作第二晶体管的栅极绝缘层；第一导电层，该第一导电层与第一层重叠而以第一绝缘层设置在其间以及用作第二晶体管的栅极；半导体层，该半导体层与第二层重叠而以第一绝缘层设置在其间，使用与第一层的材料不同的材料形成，并用作第一晶体管的沟道形成层；第二导电层，该第二导电层电连接到半导体层并用作第一晶体管的源极和漏极中的一个；第三导电层，该第三导电层电连接到第一导电层及半导体层，并用作第一晶体管的源极和漏极中的另一个；第二绝缘层，该第二绝缘层设置在半导体层、第二导电层、及第三导电层上，并用作第一晶体管的栅极绝缘层；第四导电层，该第四导电层与半导体层重叠而以第二绝缘层设置在其间，并用作第一晶体管的第一栅极；以及，第四绝缘层，该第四绝缘层设置在第三绝缘层及第四导电层上。在配置于相同列中的存储单元中，使用相同的层形成第一层。
根据本发明的一个实施方式，可以延长半导体装置或半导体存储装置中的数据保持期间。此外，根据本发明的一个实施方式，可以抑制制造步骤数目的增加。
附图说明
在附图中：
图1A至1C显示实施方式1中的半导体装置中的存储电路的说明例子；
图2A及2B显示实施方式2中的半导体存储装置中的存储单元阵列的说明例子；
图3A及3B显示实施方式2中的半导体存储装置中的存储单元的结构例子；
图4A至4D是截面图，显示图3A及3B中的存储单元的制造方法的例子；
图5A至5D是截面图，显示图3A及3B中的存储单元的制造方法的例子；
图6A至6C是截面图，显示图3A及3B中的存储单元的制造方法的例子；
图7A至7C是截面图，显示图3A及3B中的存储单元的制造方法的例子；
图8A及8B显示实施方式3中的半导体存储装置中的存储单元阵列的说明例子；
图9A及9B显示实施方式3中的半导体存储装置中的存储单元的结构例子；
图10A至10D是截面图，显示图9A及9B中的存储单元的制造方法的例子；
图11A至11C是截面图，显示图9A及9B中的存储单元的制造方法的例子；
图12A至12C是截面图，显示图9A及9B中的存储单元的制造方法的例子；
图13A至13C是截面图，显示图9A及9B中的存储单元的制造方法的例子；
图14是电路图，显示实施方式4中的栅极线驱动电路的结构例子；
图15是方框图，显示实施方式5中的半导体存储装置的结构例子；及
图16A至16D显示实施方式6中的电子设备的例子。
具体实施方式
以下，将参考附图，详述本发明的实施方式的例子。注意，本领域技术人员清楚知道，在不脱离本发明的精神及范围下，可以以各种方式修改实施方式的细节。因此，本发明不应局限以下述实施方式的说明。
注意，不同实施方式的细节可以彼此适当地结合。此外，不同实施方式的细节可以彼此取代。
使用例如“第一”及“第二”等序数以避免组件之间的混淆；但是，组件的数目不限于序数的数目。
实施方式1
 在本实施方式中，说明包含能够存储数据一段期间的存储电路的半导体装置的例子。
注意，存储电路是能够存储成为数据的电荷一段期间的电路。
本实施方式中的半导体装置的例子包含存储电路。
参考图1A至1C，说明存储电路的例子。
首先，参考图1A，说明本实施方式中的半导体装置中的存储电路的结构例子。
图1A中所示的存储电路包含晶体管111和晶体管112。
注意，在半导体装置中，晶体管包含两个端子及电流控制端子，电流控制端子用于通过所施加的电压来控制两个端子之间流动的电流。注意，不局限于所述晶体管，在组件中，在其间流动的电流受控制的端子也称为电流端子。两个电流端子也称为第一电流端子及第二电流端子。
此外，在半导体装置中，例如，可以使用场效应晶体管作为晶体管。在场效应晶体管中，第一电流端子、第二电流端子、及电流控制端子分别是源极和漏极中的一个、源极和漏极中的另一个、以及栅极。
“电压”一词通常意指二点之间的电位差（也称为电位差）。但是，在某些情况下，在电路图等中，电压及电位的电平以伏特（V）表示，以致于难以区别它们。因此，在本说明书中，除非另有指明，否则，在某些情况下，将在一点的电位与要作为参考的电位（也称为基准电位）之间的电位差用作该点的电位。
晶体管111包含源极、漏极、第一栅极、及第二栅极。晶体管111的阈值电压（也称为电压Vth）由第一栅极或第二栅极的电压控制。例如，在晶体管111是n沟道晶体管的情况下，晶体管111的阈值电压随着晶体管111的第二栅极的电压越低而越正向偏移。
晶体管111用作选择晶体管，用于选择数据是否输入到存储电路。
作为晶体管111，例如，使用包含沟道形成在其中的氧化物半导体层的晶体管。氧化物半导体层具有比硅还宽的能带隙且是本征的（i型的）或是实质上本征的半导体层，其中，载流子的数目极小且载流子浓度低于1×1014/cm3，优选低于1×1012/cm3，更优选低于1×1011/cm3。
包含氧化物半导体层的晶体管的每微米沟道宽度的截止状态电流为10 aA（1×10-17 A）以下，优选为1 aA（1×10-18 A）以下，更优选为10 zA（1×10-20 A）以下，又更优选为1 zA（1×10-21 A）以下，再更优选为100 yA（1×10-22 A）以下。
由于氧化物半导体层具有低的载流子浓度，所以，即使温度改变时，包含氧化物半导体层的晶体管的截止状态电流仍然是低的。例如，即使当晶体管的温度是150℃时，晶体管的每微米沟道宽度的截止状态电流仍然也可以是100 zA。
作为氧化物半导体层，例如，使用含有垂直于层的表面取向的结晶（具有c轴取向的结晶）的氧化物半导体层。例如，在衬底的温度设定为100℃以上且500℃以下时，沉积氧化物半导体膜，然后，对氧化物半导体膜进行热处理，从而可以形成含有垂直于层的表面取向的结晶的氧化物半导体层。或者，氧化物半导体层可以是多个氧化物半导体层的叠层。通过使用含有垂直于层的表面取向的结晶的氧化物半导体层，例如，可以抑制起因于光的晶体管的电特性变化。
晶体管112的栅极连接到晶体管111的源极或漏极。
注意，在本说明书中，当两个或更多组件彼此电连接时，该两个或更多组件可以被视为彼此连接。
作为晶体管112，例如，能够使用包含半导体层的晶体管，在所述半导体层中，沟道形成在其中且含有属于周期表中的第14族的半导体（例如硅）。
接着，说明图1A中的存储电路的驱动方法的例子。
在数据被写到存储电路的情况下，首先，晶体管111被导通。例如，当晶体管111的第一栅极及第二栅极的电压电平设定在预定电平时，晶体管111可以被导通。
当晶体管111导通时，数据信号经由晶体管111的源极和漏极而输入到晶体管112的栅极，并且，晶体管112的栅极的电压具有类似于所输入的数据信号的电压电平的电平。
然后，晶体管111截止。此时，在晶体管111的源极与漏极之间流动的电流量优选尽可能小。如此，将晶体管111的第二栅极的电压电平设定于预定电平，因此晶体管111的阈值电压被调整，并且，晶体管111截止时的在晶体管111的源极与漏极之间流动的电流量尽可能地降低。
参考图1B，说明如何调整晶体管111的阈值电压的例子。
如图1B中所示，例如，当晶体管111的第二栅极的电压具有类似于接地电位GND的电平时，施加于晶体管111的第一栅极与源极之间的电压（也称为电压Vgs）与在晶体管111的源极与漏极之间流动的电流（也称为电流Id）之间的关系以曲线130表示。此时，晶体管111的阈值电压为电压Vth_A。
另一方面，当晶体管111的第二栅极的电压是具有预定电平的电压VA时，电压Vgs与电流Id之间的关系可以以曲线131表示。此时，晶体管111的阈值电压是在正向上高于电压Vth_A的电压Vth_B。
如上所述，通过晶体管111的第二栅极的电压的调整，可以调整晶体管111的阈值电压。
此外，在晶体管112的源极与漏极之间的电阻根据晶体管112的栅极的电压而决定。如此，当晶体管112的源极和漏极中的一个的电压是具有预定电平的电压VB时，可以从存储电路中读取根据晶体管112的源极与漏极之间流动的电流而设定的晶体管112的源极与漏极中的另一个的电压，以作为数据。此外，可以从存储电路中一次以上地读取晶体管112的源极和漏极中的另一个的电压作为数据。
参考图1C，说明图1A中所示的存储电路的结构例子。图1C是显示图1A中所示的存储电路的结构例子的示意图。注意，虽然图1C显示输出晶体管是顶部栅极型晶体管的情况，但是，本实施方式不限于此。输出晶体管可以是底部栅极型晶体管。
图1C中所示的存储电路包含半导体层152a、半导体层152b、绝缘层153、导电层154、绝缘层155、导电层157a、导电层157b、绝缘层158、及导电层159。注意，绝缘层155不一定要设置。
半导体层152a及152b均形成在衬底150的一个表面上而以绝缘层151设置在其间。
作为衬底150，例如，可以使用玻璃衬底、石英衬底、半导体衬底、或塑料衬底。
作为绝缘层151，例如，可以使用氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、氧化铝层、氮化铝层、氧氮化铝层、氮氧化铝层、氧化铪层。绝缘层151可以是使用能够用于绝缘层151的材料形成的层的叠层。
注意，绝缘层151可以具有防止杂质元素从衬底150扩散的功能。
半导体层152a具有均含有杂质元素的一对杂质区。在用作存储电路中的输出晶体管的晶体管中，半导体层152a具有位于一对杂质区之间的沟道形成区并用作有沟道形成在其中的层（此层也称为沟道形成层）。作为杂质元素，可以使用赋予n型导电性的杂质元素或赋予p型导电性的杂质元素。或者，在半导体层152a中，也可以设置具有不同浓度的杂质元素的多个杂质区。在该情况下，杂质元素的浓度相对低的区域称为低浓度杂质区。低浓度杂质区的设置可以抑制电场的局部集中。
作为半导体层152a，例如，可以使用含有非晶半导体、微晶半导体、多晶半导体、或单晶半导体的层。作为半导体层152a，例如，可以使用含有属于周期表中的第14族的半导体（例如硅）的半导体层。
半导体层152b含有杂质元素。作为杂质元素，可以使用赋予n型导电性的杂质元素或赋予p型导电性的杂质元素。半导体层152b用作晶体管的第二栅极，该晶体管用作存储电路中的选择晶体管。
注意，用作晶体管的第二栅极的导电层也称为第二栅电极或第二栅极线。
作为半导体层152b，可以使用利用与半导体层152a相同的材料形成的层。例如，使用用于半导体层152a及半导体层152b的材料形成的半导体层形成在绝缘层151上。此外，通过蚀刻半导体层的一部分，形成成为半导体层152a的半导体层以及成为半导体层152b的半导体层。此外，通过将杂质元素添加到成为半导体层152a的半导体层的一部分以及成为半导体层152b的半导体层，可以在相同步骤使用相同膜以形成半导体层152a和半导体层152b。注意，半导体层152b含有赋予导电性的杂质元素，因此其可以用作导体层并因而被视为导体层。
绝缘层153设置在半导体层152a及半导体层152b上。
绝缘层153用作晶体管的栅极绝缘层，该晶体管用作存储电路中的输出晶体管。
作为绝缘层153，例如，可以使用利用能够用于绝缘层151的材料、聚酰亚胺或丙烯酸树脂等有机绝缘材料等形成的层。或者，绝缘层153可以是使用能够用于绝缘层153的材料形成的层的叠层。
注意，在使用半导体衬底作为衬底150的情况下，未设置绝缘层151、半导体层152a、及半导体层152b且使用包含彼此绝缘的对应于半导体层152a的第一半导体区及对应于半导体层152b的第二半导体区的半导体衬底，并且绝缘层153可以形成在第一半导体区及第二半导体区上。
导电层154与半导体层152a（包含沟道形成区（在一对杂质区之间的区域）重叠，而以绝缘层153设置在其间。
导电层154用作晶体管的栅极，该晶体管用作存储电路中的输出晶体管。注意，用作该晶体管的栅极的导电层也称为栅电极或栅极线。
例如，导电层154可以是使用例如钼、钛、铬、钽、钨、铝、铜、钕、或钪等金属材料形成的层。或者，导电层154可以为使用能够用于导电层154的材料形成的层的叠层。
绝缘层155设置在绝缘层153上。通过设置绝缘层155，例如，可以将起因于导电层154的不平整部分平坦化且便于在上部中形成层。
作为绝缘层155，例如，可以使用利用能够用于绝缘层151的材料形成的层。或者，绝缘层155可以是利用能够用于绝缘层155的材料形成的层的叠层。
半导体层156与半导体层152b重叠，而以绝缘层153及绝缘层155设置在其间。
半导体层156用作晶体管的沟道形成层，该晶体管用作存储电路中的选择晶体管。
作为半导体层156，例如，可以使用 In类氧化物、Sn类氧化物、Zn类氧化物等。作为金属氧化物，例如，可以使用四元金属氧化物、三元金属氧化物、二元金属氧化物等。注意，可以用作氧化物半导体的金属氧化物可以包含镓作为稳定物，用于降低特性偏差。可以用作氧化物半导体的金属氧化物可以包含锡作为稳定物。可以用作氧化物半导体的金属氧化物可以包含铪作为稳定物。可以用作氧化物半导体的金属氧化物可以包含铝作为稳定物。可以用作氧化物半导体的金属氧化物可以包含下述的一个或更多以作为稳定物：镧、铈、镨、钕、钐、铕、钆、铽、镝、钬、铒、铥、镱、及镏，这些元素是镧类元素。可以用作氧化物半导体的金属氧化物可以包含氧化硅。例如，可以使用In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物等作为四元金属氧化物。例如，使用In-Ga-Zn类氧化物（也称为IGZO）、In-Sn-Zn类氧化物（也称为ITZO）、In-Al-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物等作为三元金属氧化物。例如，可以使用In-Zn类氧化物（也称为IZO）、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Sn类氧化物、In-Ga类氧化物等作为二元金属氧化物。
在使用In-Zn-O类金属氧化物的情况下，例如，可以将具有下述组成比的氧化物靶用于形成In-Zn-O类金属氧化物半导体层：In：Zn=50：1至1：2（In2O3：ZnO=25：1至1：4摩尔比），优选In：Zn =20：1至1：1（In2O3：ZnO=10：1至1：2摩尔比）、更优选In：Zn=15：1至1.5：1（In2O3：ZnO= 15：2至3：4摩尔比）。例如，当用于形成In-Zn-O类氧化物半导体的靶的原子比以In：Zn：O=P：Q：R表示时，R＞1.5P +Q。In含量的增加可以使晶体管的迁移率更高。
作为氧化物半导体，可以使用由InLO3（ZnO）m（m大于0）表示的材料。此处，InLO3（ZnO）m中的L代表选自Ga、Al、Mn和Co中的一个或更多金属元素。
导电层157a电连接到半导体层156。
导电层157a用作晶体管的源极和漏极中的一个，该晶体管用作存储电路中的选择晶体管。注意，用作晶体管的源极的导电层也称为源电极或源极布线，用作晶体管的漏极的导电层也称为漏电极或漏极布线。
例如，导电层157a可以是使用例如铝、铬、铜、钽、钛、钼、或钨等金属材料形成的层。
或者，导电层157a可以是含有导电金属氧化物。作为导电金属氧化物，例如可以使用例如氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟及氧化锡的合金（In2O3-SnO2，在某些情况下缩写为ITO）、或是氧化铟及氧化锌（In2O3-ZnO）的合金；或是含有硅、氧化硅、或氮的金属氧化物。或者，导电层157a可以是使用能够用于导电层157a的材料形成的层的叠层。
导电层157b电连接到导电层154及半导体层156。
注意，在图1C中，导电层157b接触导电层154。虽然本实施方式不局限于上述结构，但是通过导电层157b接触导电层154的结构，可以使接触面积比导电层157b经由绝缘层中的开口而电连接到导电层154时的接触面积更大，由此可以降低接触电阻。
导电层157b用作晶体管的源极和漏极中的另一个，该晶体管用作存储电路中的选择晶体管。
作为导电层157b，例如，可以使用利用与导电层157a相同的材料形成的层。或者，导电层157b可以是使用能够用于导电层157a的材料形成的层的叠层。
例如，使用能够用于导电层157a及导电层157b的材料形成的导电层形成在导电层154、绝缘层155、及半导体层156上。此外，通过蚀刻导电层的一部分，可以在相同步骤中使用相同层以形成导电层157a和导电层157b。
绝缘层158形成在半导体层156、导电层157a、及导电层157b上。
绝缘层158用作晶体管的栅极绝缘层，该晶体管用作存储电路中的选择晶体管。
作为绝缘层158，可以使用利用能够用于绝缘层151的材料形成的层。或者，绝缘层158可以是使用能够用于绝缘层151的材料形成的层的叠层。
或者，作为绝缘层158，可以使用含有属于周期表中的第13族的元素及氧元素的材料的绝缘层。当半导体层156含有属于周期表中的第13族的元素时，使用含有属于周期表中的第13族的元素的绝缘层作为与半导体层156接触的绝缘层可以使得绝缘层与氧化物半导体层之间的界面状态是良好的。
含有属于周期表中的第13族的元素的材料的例子包含氧化镓、氧化铝、铝镓氧化物、及镓铝氧化物。注意，铝镓氧化物是原子百分比（at.%）的铝含量高于镓含量的物质，镓铝氧化物是原子百分比（at.%）的镓含量是铝含量以上的物质。例如，可以使用以AlOx（x=3+α，其中，α是大于0且小于1）、GaOx、或GaXAl2-XO3+α（X是大于0且小于2，α是大于0且小于1）表示的材料。
例如，通过使用含有氧化镓的绝缘层作为绝缘层158，可以抑制氢或氢离子累积于绝缘层158与半导体层156之间的界面。
例如，通过使用含有氧化铝的绝缘层作为绝缘层158，可以抑制氢或氢离子累积于绝缘层158与半导体层156之间的界面。含有氧化铝的绝缘层较不易使水透过；因此，使用含有氧化铝的绝缘层可以减少经由绝缘层而进入氧化物半导体层的水。
例如，可以使用含有GaOx代表的氧化镓的多个层的叠层，形成绝缘层158。或者，可以使用含有GaOx代表的氧化镓的绝缘层以及含有AlOx代表的氧化铝之绝缘层的叠层，形成绝缘层158。
导电层159与半导体层156重叠，而以绝缘层158设置在其间。
导电层159用作晶体管的第一栅极，该晶体管用作存储电路中的选择晶体管。注意，用作晶体管的第一栅极的该导电层也称为第一栅电极或第一栅极线。
作为导电层159，可以使用利用能够用于导电层157a的材料形成的层。或者，导电层159可以是使用能够用于导电层159的材料形成的层的叠层。上述是图1A中所示的存储单元的结构例子。
如同参考图1A至1C所述的那样，本实施方式中的半导体装置的例子包含存储电路。
此外，在本实施方式中的半导体装置的例子中的存储电路包含至少选择晶体管及输出晶体管，这些晶体管是场效应晶体管。
此外，在本实施方式中的半导体装置的例子中的存储电路中，选择晶体管包含第一栅极和第二栅极。
此外，在本实施方式中的半导体装置的例子中的存储电路中，包含用作选择晶体管的第二栅极、与用作输出晶体管的沟道形成层的半导体层分开、并使用与半导体层相同的材料形成的导电层。
通过上述结构，根据需要调整选择晶体管的阈值电压，由此在处于截止状态的选择晶体管的源极与漏极之间流动的电流量可以尽可能地降低。如此，可以延长存储电路中的数据保持期间。
此外，通过上述结构，可以使用于写入及读取数据所需的电压低于现有的半导体装置的用于写入及读取数据的电压；因此，可以降低耗电。
此外，根据上述结构，通过将数据信号输入到输出晶体管的栅极，可以写入数据；如此，可以增加数据可写入次数。
此外，根据上述结构，通过在相同步骤中使用相同材料，同时形成用作输出晶体管的沟道形成层的半导体层以及用作选择晶体管的第二栅极之导电层。因此，可以抑制制造步骤数目的增加及制造成本的增加。
实施方式2
 在本实施方式中，将以或非（NOR）型半导体存储装置为例子说明上述实施方式中的半导体装置的例子。
本实施方式中的半导体存储装置的例子包含存储单元阵列，该存储单元阵列包括以I行（I是2以上的自然数）及J列（J是自然数）的矩阵配置的多个存储单元。存储单元对应于上述实施方式中的半导体存储装置中的存储电路。
将参考图2A及2B，说明本实施方式中的半导体存储装置中的存储单元阵列的例子。
首先，参考图2A，说明本实施方式中的半导体存储装置中的存储单元阵列的电路结构的例子。
图2A中所示的存储单元阵列包含以i行（i是3以上的自然数）及j列（j是3以上的自然数）矩阵配置的多个存储单元200、i个字线WL（字线WL_1至WL_i）、i个电容器线CL（电容器线CL_1至CL_i）、i个栅极线BGL（栅极线BGL_1至BGL_i）、j个位线BL（位线BL_1至BL_j）、及源极线SL。
第M行（M是i以下的自然数）第N列（N是j以下的自然数）的存储单元200（此存储单元称为存储单元200（M,N））包含晶体管211（M,N）、电容器213（M,N）、及晶体管212（M,N）。
注意，在半导体存储装置中，电容器包含第一电容器电极、第二电容器电极、与第一电容器电极及第二电容器电极重叠的介电层。电荷根据施加在第一电容器电极与第二电容器电极之间的电压而累积于电容器中。
晶体管211（M,N）是包含源极、漏极、第一栅极、及第二栅极的n沟道晶体管。注意，在本实施方式中的半导体存储装置中，晶体管211并非总是需要是n沟道晶体管。
晶体管211（M,N）的源极和漏极中的一个连接到位线BL_N。晶体管211（M,N）的第一栅极连接到字线WL_M。晶体管211（M,N）的第二栅极连接到栅极线BGL_M。根据晶体管211（M,N）的源极和漏极中的一个连接到位线BL_N的结构，可以从一个或更多存储单元选择性地读取数据。
晶体管211（M,N）用作存储单元200（M,N）中的选择晶体管。
例如，可以使用包含氧化物半导体层的能够用作实施方式1中的半导体装置中的晶体管111的晶体管，以作为晶体管211（M,N）。
晶体管212（M,N）是p沟道晶体管。注意，在本实施方式的半导体存储装置中，晶体管212并非总是需要是p沟道晶体管。
晶体管212（M,N）的源极和漏极中的一个连接到源极线SL。晶体管212（M,N）的源极和漏极中的另一个连接到位线BL_N。晶体管212（M,N）的栅极连接到晶体管212（M,N）的源极和漏极中的另一个。
晶体管212（M,N）用作存储单元200（M,N）中的输出晶体管。
可以使用用作实施方式1中的半导体装置中的晶体管112的包含含有属于第14族的半导体（例如硅）的半导体层的晶体管，作为晶体管212（M,N）。
电容器213（M,N）的第一电容器电极连接到电容器线CL_M。电容器213（M,N）的第二电容器电极连接到晶体管211（M,N）的源极和漏极中的另一个。
电容器213（M,N）用作存储电容器（storage capacitor）。
例如，字线WL_1至WL_i的电压由包含解码器的驱动电路控制。
例如，位线BL_1至BL_j的电压由包含解码器的驱动电路控制。
例如，电容器线CL_1至CL_i的电压由包含解码器的驱动电路控制。
例如，栅极线BGL_1至BGL_i的电压由栅极线驱动电路控制。
例如，使用包含二极管及电容器的电路，形成栅极线驱动电路。在该情况下，电容器的第一电容器电极电连接到二极管的阳极与栅极线BGL。
此外，参考图2B，说明图2A中的存储单元阵列的驱动方法的例子。图2B是时序图，显示图2A中的存储单元阵列的驱动方法的例子。此处，例如，作为例子说明如下情况：数据顺序地写到第一行第一列的存储单元200（1,1）以及第二行第二列的存储单元200（2,2），然后读取写入的数据。注意，在图2B中的时序图中，电压Vh高于晶体管211的阈值电压，阴影区是电压可以等于电压Vh或接地电位GND的区域。
首先，如图2B中的期间t21所示的那样，字线WL_1的电压设定于电压Vh。此时，电容器线CL_1的电压设定为等于接地电位GND。此外，字线WL_1以外的字线WL的电压设定为等于基准电位的接地电位GND，并且，电容器线CL_1以外的电容器线CL的电压设定于电压Vh。此外，源极线SL的电压设定为等于接地电位GND。
此时，在第一行中的存储单元200（存储单元200（1,1）至存储单元200（1,j））中，晶体管211（1,1）至211（1,j）导通。
当晶体管211（1,1）至211（1,j）导通时，存储数据信号从位线BL_1经由晶体管211（1,1）而输入到晶体管212（1,1）的栅极及电容器213（1,1）的第二电容器电极。此时，晶体管212（1,1）的栅极的电压及电容器213（1,1）的第二电容器电极的电压具有与被输入的存储数据信号的电压相同的电平，并且，第一行第一列的存储单元200（1,1）设定于写入状态。此处，例如，位线BL_1的电压设定为等于接地电位GND。
在数据写到第一行中的存储单元200（包含第一行第一列的存储单元200（1,1））之后，字线WL_1的电压设定为等于接地电位GND，并且电容器线CL_1的电压保持在例如接地电位GND。此时，字线WL_1以外的字线WL的电压等于接地电位GND，并且，电容器线CL_1以外的电容器线CL的电压保持在例如电压Vh。此外，在第一行中的栅极线BGL_1的电压设定于V1。电压V1低于或等于接地电位GND。
此时，晶体管211（1,1）至211（1,j）截止。此外，晶体管211（1,1）至211（1,j）的阈值电压具有正电平。如此，一段期间保持电容器213（1,1）至213（1,j）的第二电容器电极的电压及晶体管212（1,1）至212（1,j）的栅极的电压。
接着，如图2B中的期间t22所示的那样，字线WL_2的电压设定在电压Vh，并且，电容器线CL_2的电压设定为等于接地电位GND。此时，字线WL_2以外的字线WL的电压设定为等于接地电位GND，并且，电容器线CL_2以外的电容器线CL的电压设定在电压Vh。此外，源极线SL的电压设定为等于接地电位GND。
此时，在第二行中的存储单元200（存储单元200（2,1）至200（2,j））中，晶体管211（2,1）至211（2,j）导通。
当晶体管211（2,1）至211（2,j）导通时，存储数据信号从位线BL_2经由晶体管211（2,2）而输入到晶体管212（2,2）的栅极以及电容器213（2,2）的第二电容器电极。此时，晶体管212（2,2）的栅极的电压及电容器213（2,2）的第二电容器电极的电压具有与被输入的存储数据信号的电压相同的电平，并且，第二行第二列的存储单元200（2,2）设定于写入状态。此处，例如，位线BL_2的电压设定为等于接地电位GND。
在数据写到第二行中的存储单元200（包含第二行第一列的存储单元200（2,1））之后，字线WL_2的电压设定为等于接地电位GND，并且电容器线CL_2的电压保持在例如接地电位GND。此时，字线WL_2以外的字线WL的电压等于接地电位GND，并且，电容器线CL_2以外的电容器线CL的电压设定在例如电压Vh。此外，栅极线BGL_2的电压设定于V1。位线BL_1及BL_2的电压设定为等于接地电位GND。
此时，晶体管211（2,1）至211（2,j）截止。此外，晶体管211（2,1）至211（2,j）的阈值电压具有正电平。如此，在一段期间保持电容器213（2,1）至213（2,j）的第二电容器电极的电压及晶体管212（2,1）至212（2,j）的栅极的电压。
此外，如图2B中的期间t23所示的那样，源极线SL的电压设定在电压Vr，并且，电容器线CL_1的电压设定为等于接地电位GND。此时，字线WL_1至字线WL_i的电压设定为等于接地电位GND，并且，电容器线CL_1以外的电容器线CL的电压设定在电压Vh。电压Vr为接地电位GND以上且电压Vh以下的电压。
此时，在第一行第一列的存储单元200（1,1）中，晶体管212（1,1）的源极与漏极之间的电阻基于晶体管212（1,1）的栅极的电压。如此，经由位线BL_1输出基于晶体管212（1,1）的栅极的电压的电压作为数据，而从存储单元200（1,1）读取数据。
接着，如图2B中的期间t24所示的那样，源极线SL的电压设定在电压Vr，并且，电容器线CL_2的电压设定为等于接地电位GND。此时，字线WL_1至字线WL_i的电压设定为等于接地电位GND，并且，电容器线CL_2以外的电容器线CL的电压设定在电压Vh。
此时，在第二行第二列的存储单元200（2,2）中，晶体管212（2,2）的源极与漏极之间的电阻基于晶体管212（2,2）的栅电压。如此，经由位线BL_1输出基于晶体管212（2,2）的栅极的电压的电压作为数据，而从存储单元200（2,2）读取数据。上述是图2A中的存储单元阵列的驱动方法的例子。
接着，参考图3A及3B，说明图2A中的存储单元阵列中的存储单元200的结构例子。图3A是俯视图，图3B是沿图3A中的A-B线的截面图。
图3A及3B中所示的存储单元包含半导体层252a、半导体层252b、绝缘层253、导电层254、绝缘层255、半导体层256、导电层257a、导电层257b、绝缘层258、导电层259a、导电层259b、绝缘层260、及导电层261。注意，本实施方式中的半导体存储装置不一定需要包含绝缘层255。
半导体层252a及252b均形成在衬底250的一个表面上而以绝缘层251设置在其间。
作为衬底250，例如，可以使用实施方式1中可以用作衬底150的衬底。
作为绝缘层251，例如，可以使用氧化物绝缘层。例如，可以使用氧化硅层、氧氮化硅层等。此外，氧化物绝缘层可以含有卤素。注意，绝缘层251可以是利用能够用于绝缘层251的材料形成的层的叠层。
半导体层252a具有一对杂质区。半导体层252a具有位于一对杂质区之间的沟道形成区。可以使用赋予p型导电性的杂质元素作为杂质元素；但是，本实施方式不限于此。可以使用赋予n型导电性的杂质元素。或者，在半导体层252a中，也可以设置具有不同浓度的杂质元素的多个杂质区。在该情况下，杂质元素的浓度相对低的区域称为低浓度杂质区。低浓度杂质区的设置可以抑制电场局部集中。
半导体层252a用作晶体管的沟道形成层，该晶体管用作源极线中及每一存储单元中的输出晶体管。
半导体层252b含有与半导体层252a中的杂质区相同的杂质元素。半导体层252b与半导体层252a分开。注意, 半导体层252b含有赋予导电性的杂质元素，因此其可以用作导电层并因而被视为导电层。
半导体层252b用作晶体管的第二栅极，该晶体管用作栅极线BGL及每一存储单元中的选择晶体管。
作为半导体层252a及半导体层252b，例如，可以使用利用在上述实施方式中能够用于半导体层152a及半导体层152b的材料形成的层。
绝缘层253设置在半导体层252a及半导体层252b上。
绝缘层253用作晶体管的栅极绝缘层，所述晶体管用作每一存储单元中的输出晶体管。
作为绝缘层253，例如，可以使用利用在实施方式1中能够用于绝缘层151的材料形成的层。或者，绝缘层253可以是利用能够用于绝缘层253的材料形成的层的叠层。
导电层254与半导体层252a（包含沟道形成区）重叠，而以绝缘层253设置在其间。注意，导电层254的侧表面可以为斜坡形的（tapered）。当使导电层254的侧表面为斜坡形时，便于上层的形成。
导电层254用作晶体管的栅极，该晶体管用作存储单元中的输出晶体管。
作为导电层254，例如，可以使用利用在实施方式1中能够用于导电层154的材料形成的层。或者，导电层254可以是利用能够用于导电层254的材料形成的层的叠层。
绝缘层255设置在绝缘层253上。通过设置绝缘层255，例如，可以将起因于导电层254的不平整部分平坦化以及便于在上部中形成层。
作为绝缘层255，例如，可以使用利用在实施方式1中能够用于绝缘层151的材料形成的层。或者，绝缘层255可以是利用能够用于绝缘层255的材料形成的层的叠层。例如，绝缘层255可以使用氧氮化硅层、氮氧化硅层、及氧化硅层的叠层形成。
半导体层256与半导体层252b重叠，而以绝缘层253及绝缘层255设置在其间。
半导体层256用作晶体管的沟道形成层，该晶体管用作存储单元中的选择晶体管。
作为半导体层256，例如，可以使用利用在实施方式1中能够用于半导体层156的材料形成的层。
导电层257a电连接到半导体层256。
导电层257a用作晶体管的源极和漏极中的一个，该晶体管用作存储单元中的选择晶体管。
导电层257b电连接到导电层254及半导体层256。通过导电层257b接触导电层254的结构，可以使接触面积比导电层257b经由绝缘层中的开口而电连接到导电层254时的接触面积更大。因此，接触电阻可以降低。
导电层257b用作晶体管的源极和漏极中的另一个，该晶体管用作存储单元中的选择晶体管，导电层257b也用作电容器的第二电容器电极，该电容器用作存储单元中的存储电容器。
作为导电层257a及导电层257b，例如，可以使用利用在实施方式1中能够用于导电层157a及导电层157b的材料所形成的层。或者，导电层257a及导电层257b可以是使用能够用于导电层257a及导电层257b的材料形成的层的叠层。
绝缘层258形成在半导体层256、导电层257a、及导电层257b上。
绝缘层258用作晶体管的栅极绝缘层，该晶体管用作存储单元中的选择晶体管，绝缘层258也用作电容器的介电层，该电容器用作存储单元中的存储电容器。
作为绝缘层258，例如，可以使用利用在实施方式1中能够用于绝缘层158的材料形成的绝缘层。或者，绝缘层258可以是使用能够用于绝缘层258的材料所形成的层的叠层。
导电层259a与导电层257b重叠，而以绝缘层258设置在其间。
导电层259a用作电容器的第一电容器电极，此电容器用作存储单元中的存储电容器。
导电层259b与半导体层256重叠，而以绝缘层258夹于其间。
半导体层259b用作晶体管的第一栅极，该晶体管用作字线WL及存储单元中的选择晶体管。
作为导电层259a及导电层259b，例如，可以使用利用在实施方式1中能够用于导电层159的材料形成的层。或者，导电层259a及导电层259b可以是使用能够用于导电层259a及导电层259b的材料形成的层的叠层。
绝缘层260形成在绝缘层258、导电层259a、及导电层259b上。
作为绝缘层260，例如，可以使用利用能够用于绝缘层255的材料形成的层。或者，绝缘层260可以是利用能够用于绝缘层260的材料形成的层的叠层。
导电层261经由形成在绝缘层258及绝缘层260中的开口而接触导电层257a，并且，经由形成在绝缘层253、绝缘层255、绝缘层258及绝缘层260中的开口而接触半导体层252a中的一对杂质区中的一个。
导电层261用作存储单元中的位线BL。
作为导电层261，例如，可以使用利用能够用于导电层254的材料形成的层。或者，导电层261可以是使用能够用于导电层261的材料形成的层的叠层。
绝缘层可以设置在导电层261上，并且，经由形成在绝缘层中的开口而电连接到导电层261的不同导体层可以设置在绝缘层上。
注意，在本实施方式中的半导体存储装置的存储单元中，施加到第二栅极的电压电平或绝缘层255的厚度可以适当地设定，由此用作选择晶体管的晶体管的阈值电压的电平可以根据需要改变成所需的电平。
接着，参考图4A至4D、图5A至5D、图6A至6C、及图7A至7C，说明图3A及3B中的存储单元的制造方法的例子。图4A至4D、图5A至5D、图6A至6C、及图7A至7C是截面图，显示图3A及3B中的存储单元的制造方法的例子。
首先，如图4A所示，准备衬底250，在衬底250的一表面上形成绝缘层251，并且在衬底250的该一表面上形成半导体层242，而以绝缘层251设置在其间。注意，氧化物绝缘层或氮化物绝缘层可以预先形成在衬底250上。
以下，说明在衬底250的一表面上形成绝缘层251及半导体层242的例子。
例如，准备衬底250及在上表面上设有绝缘层251的半导体衬底。
例如，通过热氧化、CVD、溅射等来形成氧化物绝缘膜，可以形成氧化物绝缘层。例如，在热氧化中通过热氧化处理，在半导体衬底上形成氧化硅膜，从而可以形成氧化物绝缘层。
此外，包含由电场加速的离子的离子束进入半导体衬底并在离半导体衬底的表面某深度之区域中形成脆化区。注意，以离子的动能、质量、电荷、或入射角等，调整脆化区形成处的深度。
例如，通过使用离子掺杂设备或离子注入设备，可以将离子导入半导体衬底中。
例如，可以使用氢及／或氦作为被导入的离子。例如，在使用离子掺杂设备导入氢离子的情况下，通过增加导入的离子中的H3 +的比例，可以增进离子的导入效率。具体而言，优选的是H3 +相对于H+、H2 +及H3 +总量的比例为50%以上（更优选的是80%以上）。
此外，衬底250及半导体衬底彼此附着，而以半导体衬底上的绝缘层设置在其间。注意，在衬底250也设有绝缘层的情况下，衬底250及半导体衬底彼此附着而以半导体衬底上的绝缘层及衬底250上的绝缘层设置在其间。在该情况下，设在衬底250与半导体衬底之间的绝缘层用作绝缘层251。
此外，执行热处理，由此半导体衬底与作为断裂平面的脆化区分断。因此，半导体层242可以形成在衬底250的一表面上，而以绝缘层251设置在其间。
注意，当以激光照射半导体层242的表面时，可以增进半导体层242的表面的平坦度。
注意，在形成半导体层242之后，将赋予p型或n型导电性的杂质元素添加到半导体层242。通过将赋予p型或n型导电性的杂质元素添加到半导体层242，可以容易地控制包含半导体层242的晶体管的阈值电压。
不局限于上述形成方法，可以通过CVD，在绝缘层251上形成多晶、微晶、或非晶的半导体层，以形成半导体层242。
接着，如图4B中所示的那样，通过蚀刻部分半导体层242，形成彼此分开的半导体层242a及半导体层242b。
例如，以光刻处理，在层或膜的一部分上形成抗蚀剂掩模，并且，使用抗蚀剂掩模以蚀刻层或膜的一部分。注意，在该情况下，在蚀刻之后，去除抗蚀剂掩模。
通过喷墨法，可以形成抗蚀剂掩模。在喷墨法中不需要光掩模；因此，可以降低制造成本。此外，可以使用具有多个不同透光率的区域的曝光掩模（此曝光掩模也称为多级灰度掩模），形成抗蚀剂掩模。通过多级灰度掩模，可以形成具有不同厚度的多个区域之抗蚀剂掩模，由此可以降低用于形成半导体存储装置的抗蚀剂掩模的数目。
接着，如图4C中所示的那样，在半导体层242a及半导体层242b上形成绝缘层253。
例如，可以通过溅射、等离子体增强CVD等，形成使用能够用于绝缘层253的材料形成的膜，而形成绝缘层253。或者，绝缘层253可以是使用能够用于绝缘层253的材料形成的膜的叠层。此外，当以高密度等离子体增强CVD（例如使用微波（2.45 GHz频率的微波）的高密度等离子体增强CVD）形成绝缘层253时，绝缘层253可以是致密的且具有更高的击穿电压。或者，以热处理（例如，热氧化处理或热氮化处理）或高密度等离子体处理，形成绝缘层253。例如，使用例如He、Ar、Kr、或Xe等稀有气体与氧、氧化氮、氨、氮、氢中的任意气体的混合气体，来可以执行高密度等离子体处理。
注意，例如，当使用例如氢、水、羟基、或氢化物等杂质被去除的高纯度气体作为溅射气体时，可以降低膜中的杂质浓度。
注意，在以溅射形成膜之前，可以在溅射设备的预热室中执行预热处理。通过预热处理，可以消除例如氢或水分等杂质。
在以溅射法形成膜之前，例如可以执行下述处理：在氩、氮、氦、或氧气氛中，使用RF电源，电压施加到衬底侧而未施加到靶侧，而产生等离子体，由此修改形成膜的衬底的表面（此处理也称为逆溅射）。通过逆溅射，可以去除附着到形成膜的表面的粉末物质（也称为粒子或灰尘）。
在以溅射法形成膜的情况下，以吸附型真空泵等，去除余留在膜的沉积室中的水分。可以使用低温泵、离子泵、或钛升华泵等作为吸附型真空泵。或者，以设有冷阱的涡轮分子泵，可以去除余留在沉积室中的水分。
注意，在形成绝缘层253之后，赋予p型或n型导电性的杂质元素可以添加到半导体层242a的一部分及半导体层242b的一部分。
然后，如图4D中所示的那样，在至少半导体层242a的一部分上形成第一导电膜而以绝缘层253设置在其间，并且，部分地蚀刻第一导电膜，由此形成导电层254。
例如，通过溅射，形成使用能够用于导电层254的材料形成的膜，而形成第一导电膜。或者，第一导电膜可以是利用能够用于导电层254的材料形成的膜的叠层。
接着，如图5A中所示的那样，通过使用导电层254作为掩模，将赋予p型或n型导体性的杂质元素添加到半导体层242a和半导体层242b，在半导体层242a中形成与导电层254重叠的沟道形成区，在该区以外的区域中形成杂质区，且在半导体层242b中形成杂质区，由此形成半导体层252a和半导体层252b。
接着，如图5B中所示的那样，通过在绝缘层253及导电层254上形成第三绝缘膜，以形成绝缘层255。
例如，以下述方式形成绝缘层255：氧氮化硅膜形成在绝缘层253及导电层254上，氮氧化硅膜形成在氧氮化硅膜上，以及氧化硅膜形成在氮氧化硅膜上。
然后，如图5C所示的那样，通过去除绝缘层255的一部分，使导电层254的上表面曝露。
例如，以CMP（化学机械抛光）或蚀刻，去除绝缘层255的一部分，来可以使导电层254的上表面曝露。
例如，在依序形成氧氮化硅膜、氮氧化硅膜、及氧化硅膜来形成绝缘层253的情况下，氮氧化硅膜的上表面可以通过CMP曝露，并且，导电层254的上表面可以通过干蚀刻曝露。
然后，如图5D中所示的那样，在绝缘层255上形成并部分地蚀刻氧化物半导体膜，由此形成半导体层256。
例如，以溅射形成使用能够用于半导体层256的氧化物半导体材料形成的膜，可以形成氧化物半导体膜。注意，在稀有气体气氛、氧气氛、或稀有气体及氧的混合气氛中，形成氧化物半导体膜。例如，通过在氧气氛中形成氧化物半导体膜，可以形成高结晶性的氧化物半导体膜。
可以使用具有In2O3：Ga2O3：ZnO=1：1：1（摩尔比）的组成比的氧化物靶作为溅射靶，形成氧化物半导体膜。或者，例如，可以使用具有In2O3：Ga2O3：ZnO=1：1：2（摩尔比）的组成比的氧化物靶，形成氧化物半导体膜。
相对于氧化物靶的总体积，空间等区域以外的部分的体积的比例（此比例也称为相对密度）优选为90%以上且100%以下，更优选为95%以上且99.9%以下。通过使用具有高相对密度的金属氧化物靶，氧化物半导体膜可以是致密膜。
当以溅射形成氧化物半导体膜时，衬底250可以保持在减压下且在100℃至600℃下被加热，优选在200℃至400℃下被加热。通过加热衬底250，氧化物半导体膜中的杂质浓度可以降低且可以降低溅射对氧化物半导体膜造成的损伤。
然后，如图6A中所示的那样，在导电层254、绝缘层255、及半导体层256上形成并部分地蚀刻第二导电膜，由此形成导电层257a和导电层257b。
例如，以溅射等，形成使用能够用于导电层257a和导电层257b的材料形成的膜，以形成第二导电膜。或者，第二导电膜可以是使用能够用于导电层257a和导电层257b的材料形成的膜的叠层。
然后，如图6B中所示的那样，以与半导体层256接触的方式形成绝缘层258。
注意，可以在形成氧化物半导体膜之后、在蚀刻氧化物半导体膜的一部分之后、在形成第二导电膜之后、在蚀刻第二导电膜的一部分之后、或在形成绝缘层258之后，在400℃以上且750℃以下、或是400℃以上且低于衬底的应变点的温度中，执行热处理。
注意，用于热处理的热处理设备可以是电热炉、或是通过来自例如电阻式加热器等加热器的热传导或热辐射以将物品加热的器件。例如，可以使用例如GRTA（气体快速热退火）设备或LRTA（灯快速热退火）设备等RTA（快速热退火）设备。LRTA设备是通过例如卤素灯、金卤灯、氙电弧灯、碳电弧灯、高压钠灯、或高压水银灯等灯发射的光（电磁波）的辐射，将物体加热。GRTA设备是使用高温气体执行热处理的设备。作为高温气体，例如可以使用不会因热处理而与物体反应的稀有气体或惰性气体（例如氮）。
在热处理之后，可以将高纯度氧气、高纯度N2O气体、或超干空气（露点为-40℃以下，优选为-60℃以下）导入热处理中使用的炉中并维持或降低加热温度。在该情况下，优选的是水、氢等未含于氧气或N2O气体中。被导入于热处理设备的氧气或N2O气体的纯度优选为6N以上，更优选为7N以上。亦即，氧气或N2O气体中的杂质浓度为1 ppm以下，优选为0.1 ppm以下。通过氧气或N2O气体的作用，氧被供应到半导体层256，由此由半导体层256中的氧缺乏造成的缺陷可以降低。
此外，除了热处理之外，在形成绝缘层258之后，可以在惰性气体气氛或氧气气氛中，执行热处理（优选在200℃至400℃，例如，250℃至350℃）。
此外，可以在形成绝缘层258之后、在形成氧化物半导体膜之后、在形成用作用于选择晶体管的晶体管的源极或漏极的导电层之后、在形成绝缘层之后、或在热处理之后，执行使用氧等离子体的氧掺杂处理。例如，可以使用2.45 GHz的高密度等离子体，执行氧掺杂处理。或者，也可以通过离子注入或离子掺杂，执行氧掺杂处理。通过氧掺杂处理，可以降低晶体管的电特性偏差。例如，执行氧掺杂处理以使绝缘层258含有比化学计量组成还高的比例的氧。结果，在绝缘层中过量的氧易供应到半导体层256。这可以降低半导体层256中或绝缘层258与半导体层256之间的界面处的氧缺乏，由此降低半导体层256的载流子浓度。
例如，在形成含有氧化镓的绝缘层作为绝缘层258的情况下，氧供应到绝缘层，以致于氧化镓的成分可以是GaOx。
或者，在形成含有氧化铝的绝缘层作为绝缘层258的情况下，氧供应到绝缘层，由此可以使氧化铝的组成为AlOx。
或者，在形成含有镓铝氧化物或铝镓氧化物的绝缘层作为绝缘层258的情况下，氧供应到绝缘层，由此可以使镓铝氧化物或铝镓氧化物的组成为GaxAl2-xO3+α。
经由这些步骤，例如氢、水分、羟基、或氢化物（也称为氢化合物）等杂质从半导体层256中被去除，并且，氧供应到半导体层256。如此，可以将半导体层256高纯度化。
然后，如图6C中所示的那样，在绝缘层258上形成并部分地蚀刻第三导电膜，由此形成导电层259a及导电层259b。
例如，可以通过溅射，使用能够用于导电层259a及导电层259b的材料形成膜，而形成第三导电膜。或者，第三导电膜可以为使用能够用于导电层259a及导电层259b的材料形成的膜的叠层。
接着，如图7A所示，通过在绝缘层258、导电层259a及导电层259b上形成第五绝缘膜，以形成绝缘层260。
例如，可以通过溅射、等离子体增强CVD等，以形成使用能够用于绝缘层260的材料形成的膜，而形成第五绝缘膜。
然后，如图7B中所示，绝缘层253、绝缘层255、绝缘层258、及绝缘层260被部分地蚀刻，由此形成到达半导体层252a的第一开口，并且，绝缘层258和绝缘层260被部分地蚀刻，由此形成到达导电层257a的第二开口。
接着，如图7C中所示，以下述方式形成导电层261：在绝缘层260上形成第四导电膜以经由第一开口而接触半导体层252a中的杂质区且经由第二开口而接触导电层257a。
例如，可以通过溅射等，以形成使用能够用于导电层261的材料形成的膜，而形成第四导电膜。或者，第四导电膜可以是使用能够用于导电层261的材料形成的膜的叠层。上述是图3A及3B中的存储单元的制造方法的例子。
如同参考图2A及2B、图3A及3B、图4A至4D、图5A至5D、图6A至6C、及图7A至7C所述的那样，本实施方式中的半导体存储装置的例子具有包含多个存储单元的存储单元阵列。
在本实施方式中的半导体存储装置的例子中的存储单元包含至少选择晶体管、输出晶体管以及存储电容器，这些晶体管是场效应晶体管。
选择晶体管包含氧化物半导体层，沟道形成在该氧化物半导体层中。有沟道形成在其中的氧化物半导体层是通过纯化而制成为本征的（i型的）或实质上本征的（实质上i型的）氧化物半导体层。通过氧化物半导体层的纯化，氧化物半导体层中的载流子浓度可以低于1×1014/cm3、优选低于1×1012/cm3、更优选低于1×1011/cm3，由此可以抑制起因于温度变化的特征变化。此外，通过上述结构，每微米沟道宽度的截止状态电流可以为10 aA（1×10-17A）以下、1 aA（1×10-18A）以下、10 zA（1×10-20A）以下、1 zA（1×10-21A）以下、100 yA（1×10-22A）以下。优选的是，晶体管的截止状态电流尽可能低。本实施方式中的晶体管的每微米沟道宽度的截止状态电流的下限评估约为10-30 A/μm。
此外，含于有沟道形成在其中的氧化物半导体层中的碱性金属的浓度优选的是低的。例如，在钠含于有沟道形成在其中的氧化物半导体层中的情况下，含于有沟道形成在其中的氧化物半导体层中的钠的浓度为5×1016/cm3以下、优选为1×1016/cm3以下、更优选为1×1015/cm3以下。例如，在锂含于有沟道形成在其中的氧化物半导体层中的情况下，含于有沟道形成在其中的氧化物半导体层中的锂浓度为5×1015/cm3以下、优选为1×1015/cm3以下。例如，在钾含于有沟道形成在其中的氧化物半导体层中的情况下，含于有沟道形成在其中的氧化物半导体层中的钾浓度为5×1015/cm3以下、优选为1×1015/cm3以下。例如，在与氧化物半导体层接触的绝缘层为氧化物的情况下，钠扩散到氧化物绝缘层而导致晶体管的劣化（例如，阈值电压偏移或迁移率降低）。此外，钠也造成多个晶体管的特性偏差。如此，通过含于有沟道形成在其中的氧化物半导体层中的碱性金属的浓度的降低，可以抑制起因于碱金属的晶体管特性的劣化。
此外，在本实施方式中的半导体存储装置的例子的存储单元中，选择晶体管包含第一栅极和第二栅极。
此外，本实施方式中的半导体存储装置的例子的存储单元包含导电层，所述导电层用作选择晶体管的第二栅极，与用作输出晶体管的沟道形成层的半导体层分开，并使用与半导体层相同的材料形成。
根据上述结构，选择晶体管的阈值电压根据需要被调整，由此在截止状态的选择晶体管的源极和漏极之间流动的电流量可以尽可能地降低。因此，可以延长存储单元中的数据保持的时间。
此外，根据上述结构，可以使用于写入及读取数据所需的电压低于现有的半导体存储装置的用于写入及读取数据的电压；因此，可以降低耗电。
此外，根据上述结构，通过对输出晶体管的栅极输入数据信号来能够写入数据；因此，可以增加数据可写入次数。
此外，根据上述结构，用作输出晶体管的沟道形成层的半导体层以及用作选择晶体管的第二栅极的导电层可以在相同步骤中使用相同材料层同时形成。因此，可以抑制制造步骤的数目的增加及制造成本的增加。
实施方式3
 在本实施方式中，将说明NAND（与非）型半导体存储装置的例子作为上述实施方式中的半导体装置的例子。
本实施方式中的半导体存储装置的例子包含存储单元阵列，该存储单元阵列包含以I行（I是2以上的自然数）及J列（J是自然数）的矩阵配置的多个存储单元。存储单元对应于上述实施方式中的半导体存储装置中的存储电路。
参考图8A及8B，说明本实施方式中的半导体存储装置中的存储单元阵列的例子。
首先，参考图8A，说明本实施方式中的半导体存储装置中的存储单元阵列的电路结构的例子。
图8A中所示的存储单元阵列包含以i行（i是3以上的自然数）及j列（j是3以上的自然数）矩阵配置的多个存储单元300、i个字线WL（字线WL_1至WL_i）、i个电容器线CL（电容器线CL_1至CL_i）、j个栅极线BGL（栅极线BGL_1至BGL_j）、j个位线BL（位线BL_1至BL_j）、源极信号线SL、选择线SEL_A、选择线SEL_B、j个晶体管301（晶体管301_1至301_j）、以及j个晶体管302（晶体管302_1至302_j）。注意，在本实施方式的半导体存储装置中，选择线SEL_A、选择线SEL_B、i个晶体管301、及i个晶体管302并非一定要设置。
晶体管301_N（N是j以下的自然数）的源极和漏极中的一个连接到位线BL_N，并且，晶体管301_N的栅极连接到选择线SEL_A。
第M行（M是i以下的自然数）第N列的存储单元300（此存储单元称为存储单元300（M,N））包含晶体管311（M,N）、电容器313（M,N）、及晶体管312（M,N）。
晶体管311（M,N）是包含源极、漏极、第一栅极、及第二栅极的n沟道晶体管。
晶体管311（M,N）的第一栅极连接到字线WL_M。晶体管311（M,N）的第二栅极连接到栅极线BGL_N。
在第一行中的存储单元300（存储单元300（1,1）至300（i,1））中，晶体管311（1,N）的源极和漏极中的一个连接到位线BL_N。
在第K行（K是2以上且（i-1）以下的自然数）中的存储单元300（存储单元300（K,1）至300（K,j））中，晶体管311的源极和漏极中的一个连接到第（K-1）行中的存储单元（存储单元300（K-1,1）至300（K-1,j））中的晶体管311的源极和漏极中的另一个。
在第i行中的存储单元300（存储单元300（i,1）至300（i,j））中，晶体管311的源极和漏极中的一个连接到第（i-1）行中的存储单元（存储单元300（i-1,1）至300（i-1,j））中的晶体管311的源极和漏极中的另一个。
晶体管311（M,N）用作存储单元300（M,N）中的选择晶体管。注意，在本实施方式中的半导体存储装置中，晶体管311并非总是需要是n沟道晶体管。
例如，可以使用在实施方式1中的半导体装置中能够用作晶体管111的包含氧化物半导体层的晶体管作为晶体管311（M,N）。
晶体管312（M,N）是n沟道晶体管。注意，在本实施方式的半导体存储装置中，晶体管312并非总是需要是n沟道晶体管。
晶体管312（M,N）的栅极连接到晶体管311（M,N）的源极和漏极中的另一个。
在第一行中的存储单元300（存储单元300（1,1）至300（i,1））中，晶体管312（1,N）的源极和漏极中的一个连接到晶体管301_N的源极和漏极中的另一个。
在第K行中的存储单元300（存储单元300（K,1）至300（K,j））中，晶体管312的源极和漏极中的一个连接到第（K-1）行中的存储单元（存储单元300（K-1,1）至300（K-1,j））中的晶体管312的源极和漏极中的另一个。
在第i行中的存储单元300（存储单元300（i,1）至300（i,j））中，晶体管312的源极和漏极中的一个连接到第（i-1）行中的存储单元（存储单元300（i-1,1）至300（i-1,j））中的晶体管312的源极和漏极中的另一个。
晶体管312（M,N）用作存储单元300（M,N）中的输出晶体管。
可以使用在实施方式1中的半导体装置中能够用于晶体管112的包含含有属于第14族的半导体（例如硅）的半导体层的晶体管，作为晶体管312（M,N）。
电容器313（M,N）的第一电容器电极连接到电容器线CL_M。电容器313（M,N）的第二电容器电极连接到晶体管311（M,N）的源极和漏极中的另一个。
电容器313（M,N）用作存储电容器。
晶体管302_N的源极和漏极中的一个连接到第i行中的存储单元300（存储单元300（i,1）至300（i,j））中的晶体管312（i,N）的源极和漏极中的另一个。晶体管302_N的源极和漏极中的另一个连接到源极线SL。
例如，字线WL_1至WL_i的电压由包含解码器的驱动电路控制。
例如，位线BL_1至BL_j的电压由包含解码器的驱动电路控制。
例如，电容器线CL_1至CL_i的电压由包含解码器的驱动电路控制。
例如，栅极线BGL_1至BGL_j的电压由栅极线驱动电路控制。
例如，使用包含二极管及电容器的电路，形成栅极线驱动电路。在该情况下，电容器的第一电容器电极电连接到二极管的阳极与栅极线BGL。
此外，参考图8B，说明图8A中的存储单元阵列的驱动方法的例子。图8B是时序图，显示图8A中的存储单元阵列的驱动方法的例子。此处，例如，说明数据写到第一行第一列的存储单元300（1,1）以及第二行第二列的存储单元300（2,2）、然后读取写入的数据的情况。注意，在图8B中的时序图中，电压Vh高于晶体管311的阈值电压。
首先，如图8B中的期间t31所示的那样，字线WL_1的电压及字线WL_2的电压设定于电压Vh，选择线SEL_A的电压设为等于作为基准电位的接地电位GND，并且，选择线SEL_B的电压设定于电压Vh。此时，字线WL_1及字线WL_2以外的字线WL的电压设定为等于接地电位GND，并且，电容器线CL_1至CL_i的电压设定为等于接地电位GND。此外，源极线SL的电压设定为等于接地电位GND。
此时，在第一行中的存储单元300（存储单元300（1,1）至300（1,j））中，晶体管311（1,1）至311（1,j）导通，并且，在第二行中的存储单元300（存储单元300（2,1）至300（2,j））中，晶体管311（2,1）至311（2,j）导通。
当晶体管311（1,1）至311（1,j）及晶体管311（2,1）至311（2,j）导通时，存储数据信号从位线BL_2经由晶体管311（1,2）及晶体管311（2,2）而输入到晶体管312（2,2）的栅极及电容器313（2,2）的第二电容器电极。此时，晶体管312（2,2）的栅极的电压及电容器313（2,2）的第二电容器电极的电压具有与被输入的存储数据信号的电压相同的电平，并且，第二行第二列的存储单元300（2,2）设定于写入状态。此处，例如，位线BL_2的电压是电压Vh。
在数据写到第二行中的存储单元300（包含第二行第二列的存储单元300（2,2））之后，字线WL_2的电压设定为等于接地电位GND。此时，字线WL_3至WL_i的电压等于接地电位GND，并且，电容器线CL_1至CL_i的电压等于接地电位GND。此外，在第二行中的栅极线BGL_2的电压设定于V1。
此时，晶体管311（2,1）至311（2,j）截止。此外，晶体管311（2,1）至311（2,j）的阈值电压具有正电平。如此，在一段期间保持电容器313（2,1）至313（2,j）的第二电容器电极的电压及晶体管312（2,1）至312（2,j）的栅极的电压。
接着，如图8B中的期间t32所示的那样，字线WL_1的电压设定为电压Vh。此时，字线WL_1以外的字线WL的电压和电容器CL_1至CL_i的电压设定为等于接地电位GND。
此时，在第一行中的存储单元300（存储单元300（1,1）至300（1,j））中，晶体管311（1,1）至311（1,j）导通。
当晶体管311（1,1）至311（1,j）导通时，存储数据信号从位线BL_1经由晶体管311（1,1）而输入到晶体管312（1,1）的栅极及电容器313（1,1）的第二电容器电极。此时，晶体管312（1,1）的栅极的电压及电容器313（1,1）的第二电容器电极的电压具有与被输入的存储数据信号的电压相同的电平，并且，第一行第一列的存储单元300（1,1）设定于写入状态。此处，例如，第一行中的位线BL_1的电压是电压Vh。
在数据写到第一行中的存储单元300（包含第一行第一列的存储单元300（1,1））之后，字线WL_1的电压设定为等于接地电位GND。此时，字线WL_1以外的字线WL的电压等于接地电位GND，并且，电容器线CL_1至CL_i的电压等于接地电位GND。此外，在第一行中的栅极线BGL_1的电压设定于电压V1。
此时，晶体管311（1,1）至311（1,j）截止。此外，晶体管311（1,1）至311（1,j）的阈值电压具有正电平。因此，在一段期间保持电容器313（1,1）至313（1,j）的第二电容器电极的电压及晶体管312（1,1）至312（1,j）的栅极的电压。
此外，如图8B中的期间t33所示的那样，电容器线CL_1的电压设定为等于接地电位GND，选择线SEL_A的电压设定于电压Vh，并且，选择线SEL_B的电压设定于电压Vh。此时，字线WL_1至WL_i的电压设定为等于接地电位GND，并且，电容器线CL_1以外的电容器线CL的电压设定在电压Vh。此外，源极线SL的电压等于接地电位GND。注意，在期间t33之前，位线BL_1的电压设定于电压Vh。
此时，在存储单元300（1,1）至（i,1）中的每一存储单元中，晶体管312的源极和漏极之间的电阻基于晶体管312的栅极的电压。此外，在存储单元300（1,1）至（i,1）中的每一存储单元中，当晶体管312导通时，位线BL_1的电压设定为等于接地电位GND，位线BL_1的电压被输出作为数据，并且数据被读取。
接着，如图8B中的期间t34所示的那样，电容器线CL_2的电压设定为等于接地电位GND，选择线SEL_A的电压设定在电压Vh，并且，选择线SEL_B的电压设定在电压Vh。此时，字线WL_1至字线WL_i的电压设定为等于接地电位GND，并且，电容器线CL_2以外的电容器线CL的电压设定在电压Vh。此外，源极线SL的电压等于接地电位GND。注意，在期间t34之前，位线BL_2的电压设定于电压Vh。
此时，在存储单元300（1,2）至（i,2）中的每一存储单元中，晶体管312的源极与漏极之间的电阻基于晶体管312的栅电压。此外，在存储单元300（1,2）至（i,2）中的每一存储单元中，当晶体管312导通时，位线BL_2的电压设定为等于接地电位GND，位线BL_2的电压被输出作为数据，并且数据被读取。上述是图8A中的存储单元阵列的驱动方法例子。
接着，参考图9A及9B，说明图8A中的存储单元阵列中的存储单元300的结构例子。图9A及9B显示本实施方式中的半导体存储装置中的存储单元的结构例子。图9A是顶视图，图9B是沿图9A中的线C-D截面图。注意，图9A及9B显示两个存储单元的结构例子。
图9A及9B中所示的存储单元包含半导体层352a、半导体层352b、绝缘层353、导电层354、绝缘层355、半导体层356、导电层357a、导电层357b、绝缘层358、导电层359a、导电层359b、绝缘层360、及导电层361。注意，本实施方式中的半导体存储装置不一定需要包含绝缘层355。
半导体层352a及352b均形成在衬底350的一个表面上而以绝缘层351设置在其间。
作为衬底350，例如，可以使用能够用于实施方式1中的衬底150的衬底。
作为绝缘层351，可以使用利用在实施方式2中能够用于绝缘层251的材料形成的层。注意，绝缘层351可以是使用能够用于绝缘层351的材料形成的层的叠层。
半导体层352a具有一对杂质区。半导体层352a具有位于一对杂质区之间的沟道形成区。具有不同浓度的杂质元素的多个杂质区可以设置在半导体层352a中。
此外，配置在相同行中的存储单元中，使用相同层以形成半导体层352a。
半导体层352a用作晶体管的沟道形成层，该晶体管用作源极线中及每一存储单元中的输出晶体管。
半导体层352b含有与半导体层352a中的杂质区相同的杂质元素。半导体层352b与半导体层352a分开。注意，半导体层352b含有赋予导电性的杂质元素，因此其可以用作导电层并因而被视为导电层。
半导体层352b用作晶体管的第二栅极，该晶体管用作栅极线BGL及每一存储单元中的选择晶体管。
作为半导体层352a及半导体层352b，例如，可以使用利用在实施方式1中能够用于半导体层152a及半导体层152b的材料形成的层。
绝缘层353设置在半导体层352a及半导体层352b上。
绝缘层353用作晶体管的栅极绝缘层，所述晶体管用作每一存储单元中的输出晶体管。
作为绝缘层353，例如，可以使用利用在实施方式1中能够用于绝缘层151的材料形成的层。或者，绝缘层353可以是使用能够用于绝缘层151的材料形成的层的叠层。
导电层354与半导体层352a（包含沟道形成区）重叠，而以绝缘层353设置在其间。注意，导电层354的侧表面可以为斜坡形的。当导电层354的侧表面为斜坡形时，便于上层的形成。
导电层354用作晶体管的栅极，该晶体管用作存储单元中的输出晶体管。
作为导电层354，例如，可以使用利用在实施方式1中能够用于导电层154的材料形成的层。或者，导电层354可以是使用能够用于导电层354的材料形成的层的叠层。
绝缘层355设置在绝缘层353上。通过设置绝缘层355，例如，可以将起因于导电层354的不平整部分平坦化并便于在上部中形成层。
作为绝缘层355，例如，可以使用利用在实施方式1中能够用于绝缘层151的材料形成的层。或者，绝缘层355可以是使用能够用于绝缘层355的材料形成的层的叠层。例如，绝缘层355可以使用氧氮化硅层、氮氧化硅层、及氧化硅层的叠层形成。
半导体层356与半导体层352b重叠，而以绝缘层353及绝缘层355设置在其间。
半导体层356用作晶体管的沟道形成层，该晶体管用作存储单元中的选择晶体管。
作为半导体层356，例如，可以使用利用在实施方式1中能够用于半导体层156的材料形成的层。
导电层357a电连接到半导体层356。
在配置于相同列中的存储单元中，在第k行（k是2以上且I以下的自然数）中的存储单元的导电层357a电连接到第（k-1）行中的存储单元的半导体层356。因此，可以降低布线的数目，由此可以使半导体存储装置的面积小。注意，在本实施方式中的半导体存储装置无须局限于此。
导电层357a用作晶体管的源极和漏极中的一个，该晶体管用作存储单元中的选择晶体管。
导电层357b电连接到导电层354及半导体层356。通过导电层357b接触导电层354的结构，可以使接触面积比导电层357b经由绝缘层中的开口而电连接到导电层354时的接触面积更大。因此，接触电阻可以降低。
导电层357b用作晶体管的源极和漏极中的另一个，该晶体管用作存储单元中的选择晶体管，导电层357b也用作电容器的第二电容器电极，此电容器用作存储单元中的存储电容器。
作为导电层357a及导电层357b，例如，可以使用利用在实施方式1中能够用于导电层157a及导电层157b的材料形成的层。或者，导电层357a及导电层357b可以是使用能够用于导电层357a及导电层357b的材料形成的层的叠层。
绝缘层358形成在半导体层356、导电层357a、及导电层357b上。
绝缘层358用作晶体管的栅极绝缘层，该晶体管用作存储单元中的选择晶体管，绝缘层358也用作电容器的介电层，此电容器用作存储单元中的存储电容器。
作为绝缘层358，可以使用利用在实施方式1中能够用于绝缘层158的材料形成的绝缘层。或者，绝缘层358可以是使用能够用于绝缘层158的材料形成的层的叠层。
导电层359a与导电层357a重叠，而以绝缘层358设置在其间。
导电层359a用作电容器的第一电容器电极，该电容器用作存储单元中的存储电容器。
导电层359b与半导体层356重叠，而以绝缘层358设置在其间。
导电层359b用作晶体管的第一栅极，该晶体管用作字线WL及存储单元中的选择晶体管。
作为导电层359a及导电层359b，可以使用利用在实施方式1中能够用于导电层159的材料形成的层。或者，导电层359a及导电层359b可以是使用能够用于导电层359a及导电层359b的材料形成的层的叠层。
绝缘层360形成在绝缘层358、导电层359a、及导电层359b上。
作为绝缘层360，例如，可以使用利用能够用于绝缘层355的材料形成的层。或者，绝缘层360可以是使用能够用于绝缘层360的材料形成的层的叠层。
导电层361经由形成在绝缘层358及绝缘层360中的开口而接触导电层357b，并且，经由形成在绝缘层353、绝缘层355、绝缘层358、及绝缘层360中的开口而接触半导体层352a中的杂质区。
导电层361用作存储单元中的位线BL。
作为导电层361，例如，可以使用利用能够用于导电层354的材料形成的层。或者，导电层361可以是使用能够用于导电层361的材料形成的层的叠层。
绝缘层可以设置在导电层361上，并且，经由形成在绝缘层中的开口而电连接到导电层361的不同导电层可以设置在绝缘层上。
注意，在本实施方式中的半导体存储装置的存储单元中，适当地设定施加到第二栅极的电压电平或绝缘层355的厚度，由此用作选择晶体管的晶体管的阈值电压的电平可以根据需要变成所需电平。
接着，参考图10A至10D、图11A至11C、图12A至12C、及图13A至13C，说明图9A及9B中的存储单元的制造方法的例子。图10A至10D、图11A至11C、图12A至12C、及图13A至13C是截面图，显示图9A及9B中的存储单元的制造方法的例子。
首先，如图10A所示，准备衬底350，在衬底350的一表面上形成绝缘层351，并且在衬底350的该一表面上形成半导体层342，而以绝缘层351设置在其间。注意，氧化物绝缘层或氮化物绝缘层可以预先形成在衬底350上。
例如，以同于在实施方式2中在衬底250的一表面上形成绝缘层251及半导体层242的方法的方法，可以在衬底350上形成绝缘层351及半导体层342。
注意，在形成半导体层342之后，将赋予p型或n型导电性的杂质元素添加到半导体层342。通过将赋予p型或n型导电性的杂质元素添加到半导体层342，可以容易地控制包含半导体层342的晶体管的阈值电压。
不局限于上述形成方法，可以通过CVD，在绝缘层351上形成多晶、微晶、或非晶的半导体层，以形成半导体层342。
接着，如图10B中所示的那样，通过蚀刻半导体层342的一部分，形成彼此分开的半导体层342a及半导体层342b。
接着，如图10C中所示的那样，在半导体层342a及半导体层342b上形成绝缘层353。
例如，以类似于形成能够用于绝缘层253的膜的方法，形成使用能够用于绝缘层353的材料形成的膜，而形成绝缘层353。或者，绝缘层353可以是使用能够用于绝缘层353的材料形成的层的叠层。
注意，在形成绝缘层353之后，赋予p型或n型导电性的杂质元素可以添加到半导体层342a的一部分及半导体层342b的一部分。
然后，如图10D中所示的那样，在至少半导体层342a的一部分上形成第一导电膜而以绝缘层353设置在其间，并且，部分地蚀刻第一导电膜，由此形成导电层354。
例如，可以通过溅射，以形成使用能够用于导电层354的材料形成的膜，而形成第一导电膜。或者，第一导电膜可以是使用能够用于第一导电膜的材料形成的膜的叠层。
接着，如图11A中所示的那样，通过使用导电层354作为掩模，将赋予p型或n型导体性的杂质元素添加到半导体层342a和半导体层342b，由此在半导体层342a中形成与导电层354重叠的沟道形成区、在该区以外的区域中形成杂质区、并且在半导体层342b中形成杂质区，由此形成半导体层352a和半导体层352b。
接着，如图11B中所示的那样，通过在绝缘层353及导电层354上形成第三绝缘膜，以形成绝缘层355。
例如，以下述方式形成绝缘层355：氧氮化硅膜形成在绝缘层353及导电层354上，氮氧化硅膜形成在氧氮化硅膜上，并且氧化硅膜形成在氮氧化硅膜上。
然后，如图11C所示的那样，通过去除绝缘层355的一部分，使导电层354的上表面曝露。
例如，以CMP（化学机械抛光）或蚀刻，去除绝缘层355的一部分，使导电层354的上表面曝露。
例如，在依序形成氧氮化硅膜、氮氧化硅膜、及氧化硅膜来形成绝缘层353的情况下，氮氧化硅膜的上表面可以通过CMP曝露，并且，导电层354的上表面可以通过干蚀刻曝露。
然后，如图12A中所示的那样，在绝缘层355上形成并部分地蚀刻氧化物半导体膜，由此形成半导体层356。
例如，以溅射形成使用能够用于半导体层356的氧化物半导体材料形成的膜，而形成氧化物半导体膜。注意，在稀有气体气氛、氧气氛、或稀有气体及氧的混合气氛中，可以形成氧化物半导体膜。例如，通过在氧气氛中形成氧化物半导体膜，可以形成高结晶性的氧化物半导体膜。
可以使用具有In2O3：Ga2O3：ZnO=1：1：1（摩尔比）的组成比的氧化物靶作为溅射靶，形成氧化物半导体膜。或者，例如，可以使用具有In2O3：Ga2O3：ZnO=1：1：2（摩尔比）的组成比的氧化物靶，形成氧化物半导体膜。
相对于氧化物靶的总体积，空间等区域以外的部分的体积的比例（此比例也称为相对密度）优选为90%以上且100%以下，更优选为95%以上且99.9%以下。
当以溅射形成氧化物半导体膜时，衬底350可以保持在减压下且在100℃至600℃下被加热，优选300℃至400℃下被加热。通过加热衬底350，氧化物半导体膜中的杂质浓度可以降低且可以降低溅射对氧化物半导体膜造成的损伤。
然后，如图12B中所示的那样，在导电层354、绝缘层355、及半导体层356上形成并部分地蚀刻第二导电膜，由此形成导电层357a和导电层357b。
例如，以溅射等，形成使用能够用于导电层357a和导电层357b的材料形成的膜，以形成第二导电膜。或者，第二导电膜可以是使用能够用于导电层357a和导电层357b的材料形成的膜的叠层。
然后，如图12C中所示的那样，以接触半导体层356的方式形成绝缘层358。
注意，在形成氧化物半导体膜之后、在蚀刻氧化物半导体膜的一部分之后、在形成第二导电膜之后、在蚀刻第二导电膜的一部分之后、或在形成绝缘层358之后，在400℃以上且750℃以下、或是400℃以上且低于衬底的应变点的温度中，执行热处理。
注意，作为用于热处理的热处理设备，可以使用能够用于实施方式2中的制造方法的热处理设备。
在热处理之后，将高纯度氧气、高纯度N2O气体、或超干空气（露点为-40℃以下，优选为-60℃以下）导入热处理中使用的炉中并维持或降低加热温度。在该情况下，优选水、氢等未含于氧气或N2O气体中。被导入于热处理设备的氧气或N2O气体的纯度优选为6N以上，更优选为7N以上。亦即，氧气或N2O气体中的杂质浓度是1 ppm以下，优选为0.1 ppm以下。通过氧气或N2O气体的作用，氧被供应到半导体层356，因此由半导体层356中的氧缺乏造成的缺陷可以降低。
此外，除了热处理以外，在形成绝缘层358之后，可以在惰性气体气氛或氧气气氛中，执行热处理（优选在300℃至400℃，例如，300℃至350℃）。
此外，在形成绝缘层358之后、在形成氧化物半导体膜之后、在形成用作用于选择晶体管的晶体管的源极或漏极的导电层之后、在形成绝缘层之后、或在热处理之后，执行使用氧等离子体的氧掺杂处理。例如，使用2.45 GHz的高密度等离子体，执行氧掺杂处理。或者，通过离子注入或离子掺杂，执行氧掺杂处理。
例如，在形成含有氧化镓的绝缘层作为绝缘层358的情况下，氧供应到绝缘层，由此可以使氧化镓的组成为GaOx。
或者，在形成含有氧化铝的绝缘层作为绝缘层358的情况下，氧供应到绝缘层，由此可以使氧化铝的组成为AlOx。
或者，在形成含有镓铝氧化物或铝镓氧化物的绝缘层作为绝缘层358的情况下，氧供应到绝缘层，由此可以使镓铝氧化物或铝镓氧化物的组成为GaxAl2-xO3+α。
经由这些步骤，例如氢、水分、羟基、或氢化物（也称为氢化合物）等杂质从半导体层356中被去除，并且，将氧供应到半导体层356。如此，可以将半导体层356高纯度化。
然后，如图13A中所示的那样，在绝缘层358上形成并部分地蚀刻第三导电膜，由此形成导电层359a及导电层359b。
例如，可以通过溅射，以能够用于导电层359a及导电层359b的材料形成膜，而形成第三导电膜。或者，第三导电膜可以为使用能够用于导电层359a及导电层359b的材料形成的膜的叠层。
接着，如图13B所示，通过在绝缘层358、导电层359a、及导电层359b上形成第五绝缘膜，以形成绝缘层360。
例如，可以通过溅射、等离子体增强CVD、等，以形成使用能够用于绝缘层360的材料形成的膜，而形成第五绝缘膜。
然后，如图13C中所示，在绝缘层360上形成导电层361。此时，开口设置成接触第一行及相同列中的存储单元的半导体层352a中的杂质区以及导电层361。
例如，可以通过溅射等，以形成使用能够用于导电层361的材料形成的膜，而形成第四导电膜。或者，第四导电膜可以是使用能够用于导电层361的材料形成的膜的叠层。上述是图9A及9B中的存储单元的制造方法的例子。
如同参考图8A及8B、图9A及9B、图10A至10D、图11A至11C、图12A至12C、及图13A至13C所述的那样，本实施方式中的半导体存储装置的例子具有包含多个存储单元的存储单元阵列。
本实施方式中的半导体存储装置的例子中的存储单元包含至少选择晶体管、输出晶体管以及存储电容器，这些晶体管是场效应晶体管。
选择晶体管包含氧化物半导体层，沟道形成在此氧化物半导体层中。有沟道形成在其中的氧化物半导体层是通过纯化而制成为本征的（i型的）或实质上本征的（实质上i型的）氧化物半导体层。通过氧化物半导体层的纯化，氧化物半导体层中的载流子浓度可以低于1×1014/cm3、优选低于1×1012/cm3、更优选低于1×1011/cm3，因此可以抑制起因于温度变化的特性变化。此外，通过上述结构，每微米沟道宽度的截止状态电流可以为10 aA（1×10-17A）以下、1 aA（1×10-18A）以下、10 zA（1×10-30A）以下、1 zA（1×10-31A）以下、100 yA（1×10-22A）以下。优选的是，晶体管的截止状态电流尽可能低。本实施方式中的晶体管的每微米沟道宽度的截止状态电流的下限评估约为10-30 A/μm。
此外，含于有沟道形成在其中的氧化物半导体层中的碱性金属的浓度优选是低的。例如，在钠含于有沟道形成在其中的氧化物半导体层中的情况下，含于有沟道形成在其中的氧化物半导体层中的钠的浓度为5×1016/cm3以下、优选为1×1016/cm3以下、更优选为1×1015/cm3以下。例如，在锂含于有沟道形成在其中的氧化物半导体层中的情况下，含于有沟道形成在其中的氧化物半导体层中的锂浓度为5×1015/cm3以下、优选为1×1015/cm3以下。例如，在钾含于有沟道形成在其中的氧化物半导体层中的情况下，含于有沟道形成在其中的氧化物半导体层中的钾浓度为5×1015/cm3以下、优选为1×1015/cm3以下。例如，在与氧化物半导体层接触的绝缘层为氧化物的情况下，钠扩散到氧化物绝缘层而导致晶体管的劣化（例如，阈值电压偏移或迁移率降低）。此外，钠也造成多个晶体管的特性偏差。如此，通过含于有沟道形成在其中的氧化物半导体层中的碱性金属的浓度的降低，可以抑制起因于碱金属的晶体管特性的劣化。
此外，在本实施方式中的半导体存储装置的例子的存储单元中，选择晶体管包含第一栅极和第二栅极。
此外，在本实施方式中的半导体存储装置的例子的存储单元包含导电层，所述导电层用作选择晶体管的第二栅极，与用作输出晶体管的沟道形成层的半导体层分开，并使用与半导体层相同的材料形成。
根据上述结构，选择晶体管的阈值电压根据需要被调整，因此在截止状态的选择晶体管的源极和漏极之间流动的电流量可以尽可能地降低。因此，可以延长存储单元中的数据保持期间。
此外，根据上述结构，可以使用于写入及读取数据所需的电压低于现有的半导体存储装置的用于写入及读取数据的电压；因此，可以降低耗电。
此外，根据上述结构，通过将数据信号输入到输出晶体管的栅极，以写入数据；因此，可以增加数据可写入次数。
此外，根据上述结构，用作输出晶体管的沟道形成层的半导体层以及用作选择晶体管的第二栅极的导电层可以在相同步骤中使用相同材料层同时形成。因此，可以抑制制造步骤的数目的增加及制造成本的增加。
实施方式4
 在本实施方式中，说明上述实施方式中半导体存储装置中的栅极线驱动电路的结构例子。
参考图14，说明本实施方式中的栅极线驱动电路的电路结构例子。
图14中所示的栅极线驱动电路包含s级（s是2以上且i以下的自然数）单位栅极线驱动电路。
第z级中的单位栅极线驱动电路（z是2以上且s以下的自然数）包含晶体管511_z和电容器512_z。
电压VC选择性地输入到晶体管511_z的源极和漏极中的一个。晶体管511_z的源极和漏极中的另一个连接到晶体管511_z的栅极。
晶体管511_z用作二极管。在该情况下，晶体管511_z的源极和漏极中的一个是阴极，并且晶体管511_z的源极和漏极中的另一个是阳极。
注意，作为晶体管511_z，可以使用包含第一栅极和第二栅极的晶体管。在该情况下，晶体管511_z的源极和漏极中的另一个连接到晶体管511_z的第一栅极和第二栅极。
电容器512_z的第一电容器电极连接到晶体管511_z的源极和漏极中的另一个。接地电位GND输入到电容器512_z的第二电容器电极。
在单位栅极线驱动电路中，晶体管511_z的源极和漏极中的另一个电连接到I个栅极线BGL中的不同栅极线BGL。例如，在第一级中的单位栅极线驱动电路中，晶体管511_l的源极和漏极中的另一个连接到第一至第p行中的栅极线BGL_1至BGL_p（p是3以上且（i-2）以下的自然数），并且，在第s级中的单位栅极线驱动电路中，晶体管511_s的源极和漏极中的另一个连接到第（p（s-1）+1）至第i行中的栅极线BGL_p（s-1）+1至BGL_i。
在晶体管连接的栅极线BGL的电压比电压VC高出某一量的情况下，电流从栅极线BGL流经晶体管511_z的源极和漏极。因此，栅极线BGL的电压设定在比电压VC高出晶体管511_z的阈值电压的电压。当可以将栅极线BGL的电压设定为远低于存储单元中的选择晶体管的源极的电压时，选择晶体管的阈值电压正向偏移。因此，可以增进存储单元的保持特性。
注意，在停止电压VC供应到栅极线驱动电路且栅极线BGL的电压低于电压VC的情况下，逆向偏压施加到晶体管511_z。因此，流经晶体管511_z的电流仅为截止状态电流。电力通过此截止状态电流而存储于电容器512_z中，并且，栅极线BGL的电压随着时间增加。然后，存储单元中的选择晶体管的电压Vgs降低；因此，不能够使晶体管的阈值电压偏移。但是，由于电容器512_z可以设置在单元阵列之外，所以，相较于存储单元中的存储电容器，可以确保更大的电容。因此，即使当一段期间地停止电压VC供应到晶体管511_1的源极和漏极中的一个时，仍然能够保持写到每一存储单元中的数据。
如同参考图14所述的那样，本实施方式中的栅极线驱动电路的例子包含多级单位栅极线驱动电路。多级单位栅极线驱动电路均包含二极管连接型的晶体管及电容器。根据此结构，即使当暂时停止电压供应到栅极线驱动电路时，仍然能够在一段期间保持栅极线BGL的电压。
实施方式5
 在本实施方式中，说明半导体存储装置的结构例子。
首先，参考图15，说明本实施方式中的半导体存储装置的结构例子。图15是方框图，显示本实施方式中的半导体存储装置的结构例子。
图15中所示的半导体存储装置包含包括多个存储单元（MC）811的存储单元阵列（MCA）812、第一驱动电路（IDRV）813_1、第二驱动电路（JDRV）813_2、及驱动控制电路（DCTL）813_3。
作为存储单元阵列的结构，可以使用实施方式2中所述的存储单元阵列的结构。
行地址信号输入到第一驱动电路813_1。第一驱动电路813_1根据被输入的行地址信号以选择字线WL并设定字线WL的电压。例如，第一驱动电路813_1包含解码器。解码器根据被输入的行地址信号以选择字线WL。注意，本实施方式中的半导体存储装置也可以包含多个第一驱动电路813_1。
存储数据信号及列地址信号输入到第二驱动电路813_2。第二驱动电路813_2设定位线BL的电压。此外，第二驱动电路813_2根据读取信号以设定电容器线CL的电压并选择性地读取存储于存储单元811中的数据。例如，第二驱动电路813_2包含解码器、多个模拟开关、读取信号输出电路、及读取电路。解码器选择位线BL。多个模拟开关根据从解码器输入的信号而决定是否输出存储数据信号。读取信号输出电路产生并输出读取信号。读取电路根据读取信号而读取存储在被选择的存储单元811中的数据。
写入控制信号、读取控制信号、及地址信号输入到驱动控制电路813_3。驱动控制电路813_3产生并输出信号，这些信号根据被输入的写入控制信号、读取控制信号、及地址信号，来控制第一驱动电路813_1及第二驱动电路813_2的操作。例如，驱动控制电路813_3根据地址信号而将多个行地址信号输出到第一驱动电路813_1并将多个列地址信号输出到第二驱动电路813_2。
如同参考图15所述的那样，在本实施方式中的存储器件的例子包含包括多个存储单元的存储单元阵列、第一驱动电路、第二驱动电路、及驱动控制电路。
根据此结构，可以对预定的存储单元写入数据并可以从预定的存储单元读取数据。
实施方式6
 在本实施方式中，说明分别包含上述实施方式中的半导体存储装置的电子设备的例子。
参考图16A至16D，说明本实施方式中的电子设备的结构例子。
图16A中所示的电子设备是个人数字助理的例子。图16A中所示的个人数字助理包含框体1001a、设置在框体1001a中的显示部1002a。
注意，框体1001a的侧表面1003a可以设有用于连接个人数字助理到外部器件的连接端子、以及用于操作图16A中所示的个人数字助理的一个或更多按钮。
图16A中所示的个人数字助理在框体1001a中包含CPU、存储电路、用于在外部器件与CPU和存储电路之间传送并接收信号的接口、以及用于对外部器件传送信号并从外部器件接收信号的天线。
例如，图16A中所示的个人数字助理用作电话机、电子书阅读器、个人计算机、及游戏机中的一个或更多。
图16B中所示的电子设备是可折迭的个人数字助理。图16B中所示的个人数字助理包含框体1001b、设置在框体1001b中的显示部1002b、框体1004、设置在框体1004中的显示部1005、及用于连接框体1001b和框体1004的铰链1006。
在图16B中所示的个人数字助理中，通过铰链1006而使框体1001b或框体1004移动，可以使框体1001b叠层于框体1004上。
注意，框体1001b的侧表面1003b或框体1004的侧表面1007可以设有用于连接个人数字助理到外部器件的连接端子、以及用于操作图16B中所示的个人数字助理的一个或更多按钮。
显示部1002b和显示部1005可以显示不同的图像或一个图像。注意，并非必须设置显示部1005，并且，可以设置作为输入器件的键盘以取代显示部1005。
图16B中所示的个人数字助理在框体1001b或框体1004中包含CPU、存储电路、以及用于在外部器件与CPU和存储电路之间传送并接收信号的接口。注意，图16B中所示的个人数字助理可以包含用于对外部器件传送信号并从外部器件接收信号的天线。
例如，图16B中所示的个人数字助理用作电话机、电子书阅读器、个人计算机、及游戏机中的一个或更多。
图16C中所示的电子设备是固定式信息终端的例子。图16C中所示的固定式信息终端包含框体1001c、及设置在框体1001c中的显示部1002c。
注意，显示部1002c可以设置在框体1001c中的桌面部1008上。
图16C中所示的固定式信息终端在框体1001c中包含CPU、存储电路、以及用于在外部器件与CPU和存储电路之间传送及接收信号的接口。注意，图16C中所示的固定式信息终端可以包含用于对外部器件传送信号并从外部器件接收信号的天线。
此外，图16C中所示的固定式信息终端中的框体1001c的侧表面1003c可以设置有发出票证等的票卡部、硬币槽、纸币槽中的一个或更多。
例如，图16C中所示的固定式信息终端用作自动柜员机、用于订票等的信息通讯终端（也称为多媒体站）、或游戏机。
图16D中所示的电子设备是固定式信息终端的例子。图16D中所示的固定式信息终端包含框体1001d、及设置在框体1001d中的显示部1002d。注意，也可以设置用于支撑框体1001d的支架。
注意，框体1001d的侧表面1003d可以设置有用于连接固定式信息终端到外部器件的连接端子、以及用于操作图16D中所示的固定式信息终端的一个或更多按钮。
图16D中所示的固定式信息终端在框体1001d中包含CPU、存储电路、以及用于在外部器件与CPU和存储电路之间传送及接收信号的接口。注意，图16D中所示的固定式信息终端可以包含用于对外部器件传送信号并从外部器件接收信号的天线。
例如，图16D中所示的固定式信息终端用作数码相框、监视器、或电视器件。
例如，上述实施方式中的半导体存储装置用作电子设备中的一个存储电路。例如，上述实施方式中的半导体存储装置用作图16A至16D中所示的电子设备中的存储电路的一个。
如同参考图16A至16D所述的那样，本实施方式中的电子设备例子均包含包括上述实施方式中的半导体存储装置的存储电路。
通过此结构，即使当未被供应电力时，电子设备中的数据仍然可以被保持某段期间。如此，可靠性可以增进且耗电可以降低。
此外，不限于图16A至16D中所示的结构，可以使用上述实施方式中的半导体存储装置，制造设置有连接器的便携式半导体存储装置。
附图标记说明
111：晶体管，112：晶体管，131：曲线，150：衬底，151：绝缘层，152a：半导体层，152b：半导体层，153：绝缘层，154：导电层，155：绝缘层，156：半导体层，157a：导电层，157b：导电层，158：绝缘层，159：导电层，200：存储单元，211：晶体管，212：晶体管，213：电容器，242：半导体层，242a：半导体层，242b：半导体层，250：衬底，251：绝缘层，252a：半导体层，252b：半导体层，253：绝缘层，254：导电层，255：绝缘层，256：半导体层，257a：导电层，257b：导电层，258：绝缘层，259a：导电层，259b：导电层，260：绝缘层，261：导电层，300：存储单元，301：晶体管，302：晶体管，311：晶体管，312：晶体管，313：电容器，342：半导体层，342a：半导体层，342b：半导体层，350：衬底，351：绝缘层，352a：半导体层，352b：半导体层，353：绝缘层，354：导电层，355：绝缘层，356：半导体层，357a：导电层，357b：导电层，358：绝缘层，359a：导电层，359b：导电层，360：绝缘层，361：导电层，511：晶体管，512：电容器，811：存储单元，812：存储单元阵列，813：电路，1001a：框体，1001b：框体，1001c：框体，1001d：框体，1002a：显示部，1002b：显示部，1002c：显示部，1002d：显示部，1003a：侧表面，1003b：侧表面，1003c：侧表面，1003d：侧表面，1004：框体，1005：显示部，1006：铰链，1007：侧表面，1008：桌面部。
本申请根据2010年11月5日向日本专利局申请的日本专利申请序号2010-247996及日本专利申请序号2010-247995而申请，其内容通过参考而结合于此。

Claims (21)

1.一种半导体装置，所述半导体装置包括存储电路，所述存储电路包括：
第一晶体管；
第二晶体管；
第一层，所述第一层用作所述第二晶体管的沟道形成层；
第二层，所述第二层使用与所述第一层相同的材料并与所述第一层同时形成，其中，所述第二层与所述第一层分开并用作所述第一晶体管的第一栅极；
第一绝缘层，所述第一绝缘层在所述第一层及所述第二层上；
第一导电层，所述第一导电层与所述第一层重叠而以所述第一绝缘层设置在其间；
半导体层，所述半导体层与所述第二层重叠而以所述第一绝缘层设置在其间；
第二导电层，所述第二导电层电连接到所述半导体层；
第三导电层，所述第三导电层电连接到所述第一导电层及所述半导体层；
第二绝缘层，所述第二绝缘层在所述半导体层、所述第二导电层、及所述第三导电层上；以及
第四导电层，所述第四导电层与所述半导体层重叠而以所述第二绝缘层设置在其间，所述第四导电层用作所述第一晶体管的第二栅极。
2.根据权利要求1所述的半导体装置，其中，所述第一层及所述第二层含有硅，并且，所述半导体层是氧化物半导体层。
3.根据权利要求1所述的半导体装置，其中，所述第二层含有赋予导电性的杂质元素。
4.根据权利要求3所述的半导体装置，其中，所述第一层包含含有杂质元素的一对杂质区。
5.根据权利要求1所述的半导体装置，其中，所述半导体层使用与所述第一层的材料不同的材料形成，并且，所述半导体层用作所述第一晶体管的沟道形成层。
6.根据权利要求1所述的半导体装置，其中，所述第三导电层接触所述第一导电层。
7.根据权利要求1所述的半导体装置，
其中，所述存储电路还包括在所述第二绝缘层以及所述第四导电层上的第三绝缘层、及在所述第三绝缘层上的第五导电层，
并且，所述第五导电层经由穿过所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的第一开口而电连接到所述第一层、并经由穿过所述第二绝缘层及所述第三绝缘层的第二开口而电连接到所述第二导电层。
8.一种半导体装置，所述半导体装置包括以I行及J列配置的多个存储单元，其中I是3以上的自然数、J是3以上的自然数，所述多个存储单元中的每一存储单元均包括：
第一晶体管；
第二晶体管；
第一层，所述第一层用作所述第二晶体管的沟道形成层；
第二层，所述第二层使用与所述第一层相同的材料并与所述第一层同时形成，其中，所述第二层与所述第一层分开并用作所述第一晶体管的第一栅极；
第一绝缘层，所述第一绝缘层在所述第一层及所述第二层上；
第一导电层，所述第一导电层与所述第一层重叠而以所述第一绝缘层设置在其间；
半导体层，所述半导体层与所述第二层重叠而以所述第一绝缘层设置在其间；
第二导电层，所述第二导电层电连接到所述半导体层；
第三导电层，所述第三导电层电连接到所述第一导电层及所述半导体层；
第二绝缘层，所述第二绝缘层在所述半导体层、所述第二导电层、及所述第三导电层上；以及
第四导电层，所述第四导电层与所述半导体层重叠而以所述第二绝缘层设置在其间，所述第四导电层用作所述第一晶体管的第二栅极。
9.根据权利要求8所述的半导体装置，其中，所述第一层及所述第二层含有硅，并且，所述半导体层是氧化物半导体层。
10.根据权利要求8所述的半导体装置，其中，所述第二层含有赋予导电性的杂质元素。
11.根据权利要求10所述的半导体装置，其中，所述第一层包含含有杂质元素的一对杂质区。
12.根据权利要求8所述的半导体装置，其中，所述半导体层使用与所述第一层的材料不同的材料形成，并且，所述半导体层用作所述第一晶体管的沟道形成层。
13.根据权利要求8所述的半导体装置，其中，所述第三导电层接触所述第一导电层。
14.根据权利要求8所述的半导体装置，
其中，所述多个存储单元中的每一存储单元还包括在所述第二绝缘层以及所述第四导电层上的第三绝缘层、及在所述第三绝缘层上的第五导电层，
并且，所述第五导电层经由穿过所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的第一开口而电连接到所述第一层、以及经由穿过所述第二绝缘层及所述第三绝缘层的第二开口而电连接到所述第二导电层。
15.一种半导体装置，所述半导体装置包括以I行及J列配置的多个存储单元，其中I是3以上的自然数、J是3以上的自然数，所述多个存储单元中的每一存储单元均包括：
第一晶体管；
第二晶体管；
第一层，所述第一层用作所述第二晶体管的沟道形成层；
第二层，所述第二层使用与所述第一层相同的材料并与所述第一层同时形成，其中，所述第二层与所述第一层分开并用作所述第一晶体管的第一栅极；
第一绝缘层，所述第一绝缘层在所述第一层及所述第二层上；
第一导电层，所述第一导电层与所述第一层重叠而以所述第一绝缘层设置在其间；
半导体层，所述半导体层与所述第二层重叠而以所述第一绝缘层设置在其间；
第二导电层，所述第二导电层电连接到所述半导体层；
第三导电层，所述第三导电层电连接到所述第一导电层及所述半导体层；
第二绝缘层，所述第二绝缘层在所述半导体层、所述第二导电层、及所述第三导电层上；以及
第四导电层，所述第四导电层与所述半导体层重叠而以所述第二绝缘层设置在其间，所述第四导电层用作所述第一晶体管的第二栅极，
其中，包含于配置在相同列中的所述存储单元中的所述第一层包含于相同层中。
16.根据权利要求15所述的半导体装置，其中，所述第一层及所述第二层含有硅，并且，所述半导体层是氧化物半导体层。
17.根据权利要求15所述的半导体装置，其中，在配置在所述相同列中的所述存储单元中，在第k行中的第一存储单元的所述第二导电层电连接到第（k-1）行中的第二存储单元的所述半导体层，其中k是2以上且I-1以下的自然数。
18.根据权利要求15所述的半导体装置，其中，所述第二层含有赋予导电性的杂质元素。
19.根据权利要求18所述的半导体装置，其中，所述第一层包含含有杂质元素的一对杂质区。
20.根据权利要求15所述的半导体装置，其中，所述半导体层使用与所述第一层的材料不同的材料形成，并且，所述半导体层用作所述第一晶体管的沟道形成层。
21.根据权利要求15所述的半导体装置，其中，所述第三导电层接触所述第一导电层。
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