TWI567872B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明的一實施例關於半導體裝置及半導體記憶體裝置。
近年來，一直發展包含記憶體電路的半導體裝置，在記憶體電路中，可以寫入及抺除資料，且在無電力供應下將資料固持一段時間。
關於半導體裝置，舉例而言，有包含設有作為記憶元件的電晶體(也稱為記憶電晶體)的記憶體電路(舉例而言，參見參考文獻1)。
在參考文獻1中所揭示的半導體裝置中，記憶電晶體包含控制閘極電極、通道形成層、及設於閘極電極與通道形成層之間的浮動閘極電極。藉由在浮動閘極中累積要成為資料的電荷，將資料寫至記憶電晶體。
[參考文獻]
參考文獻1：日本公開專利申請號57-105889
如參考文獻1中所揭示的習知的半導體裝置具有資料在寫至記憶電晶體之後因電荷洩漏而遺失的問題。在能夠儲存資料的半導體裝置中，資料固持時間較佳的是愈長愈好。
此外，習知的半導體裝置具有因為操作所需的電壓高而耗電高的問題及記憶元件因施加的電壓而劣化之問題。
此外，習知的半導體裝置因為寫入資料時產生於記憶電晶體中的穿隧電流而在重複寫入資料後資料無法寫至記憶體之問題以及記憶元件劣化之問題。
本發明的一實施例之目的是加長半導體裝置或半導體記憶體裝置中的資料固持時間長度。本發明的一實施例之目的是降低耗電。本發明的一實施例之目的是增加資料寫至記憶元件的次數。
本發明的一實施例包含記憶體電路，記憶體電路包括選取電晶體及輸出電晶體。選取電晶體包含第一閘極和第二閘極。選取電晶體的臨界電壓於需要時由第一閘極的電壓和第二閘極的電壓調整，以及，當選取電晶體關閉時儘可能地降低選取電晶體的源極與汲極之間的流動電流，以致於加長記憶體電路中的資料固持時間長度。
在本發明的一實施例中，使用相同材料，形成輸出電晶體的通道形成層及作為選取電晶體的閘極之層。因此，在相同步驟中形成輸出電晶體的通道形成層及作為選取電晶體的閘極之層，以致於抑制製造步驟的數目增加。
本發明的一實施例是包含以I列(I是2或更大的自然數)及J行(J是自然數)配置的眾多記憶胞的半導體記憶體裝置，每一記憶胞均包含具有第一閘極和第二閘極的第一電晶體以及第二電晶體。眾多記憶胞中的每一記憶胞均包含：第一層，包含含有賦予導電率的雜質元素之成對的雜質區，及作為第二電晶體的通道形成層；第二層，使用與第一材料相同的材料形成及與第一材料同時形成、與第一層相分離、含有雜質元素、以及作為第一電晶體的第二閘極；第一絕緣層，設置於第一層及第二層之上以及作為第二電晶體的閘極絕緣層；第一導體層，與第一層重疊而以第一絕緣層設於其間以及作為第二電晶體的閘極；半導體層，與第二層重疊而以第一絕緣層設於其間，由與第一層的材料不同的材料形成，以及作為第一電晶體的通道形成層；第二導體層，電連接至半導體層及作為第一電晶體的源極和汲極中之一；第三導體層，電連接至第一導體層及半導體層，以及作為第一電晶體的源極和汲極中之另一者；第二絕緣層，設於半導體層、第二導體層、及第三導體層上，以及，作為第一電晶體的閘極絕緣層；第四導體層，與半導體層重疊而以第二絕緣層設於其間，以及，作為第一電晶體的第一閘極；第三絕緣層，設於第二絕緣層及第四導體層上；以及，第五導體層，經由穿過第一至第三絕緣層的第一開口而電連接至第一層中成對的雜質區中之一，以及，經由穿過第二及第三絕緣層的第二開口而電連接至第三導體層。
本發明的一實施例是包含以I列(I是2或更大的自然數)及J行(J是自然數)配置的眾多記憶胞的半導體記憶體裝置，每一記憶胞均包含具有第一閘極和第二閘極的第一電晶體以及第二電晶體。眾多記憶胞中的每一記憶胞均包含：第一層，包含含有賦予導電率的雜質元素之成對的雜質區，及作為第二電晶體的通道形成層；第二層，使用與第一材料相同的材料形成及與第一材料同時形成、與第一層相分離、含有雜質元素、以及作為第一電晶體的第二閘極；第一絕緣層，設置於第一層及第二層之上以及作為第二電晶體的閘極絕緣層；第一導體層，與第一層重疊而以第一絕緣層設於其間以及作為第二電晶體的閘極；半導體層，與第二層重疊而以第一絕緣層設於其間，由與第一層的材料不同的材料形成，以及作為第一電晶體的通道形成層；第二導體層，電連接至半導體層及作為第一電晶體的源極和汲極中之一；第三導體層，電連接至第一導體層及半導體層，以及作為第一電晶體的源極和汲極中之另一者；第二絕緣層，設於半導體層、第二導體層、及第三導體層上，以及，作為第一電晶體的閘極絕緣層；第四導體層，與半導體層重疊而以第二絕緣層設於其間，以及，作為第一電晶體的第一閘極；以及，第四絕緣層，設於第三絕緣層及第四導體層上。在配置於相同行中的記憶胞中，使用相同的材料形成複數個第一層。
根據本發明的一實施例，可以加長半導體裝置或半導體記憶體裝置中的資料固持時間長度。此外，根據本發明的一實施例，可以抑制製造步驟數目的增加。
於下，將參考附圖，詳述本發明的實施例之實例。注意，習於此技藝者清楚知道，在不悖離本發明的精神及範圍下，可以以不同方式修改實施例的細節。因此，本發明不應侷限於下述實施例的說明。
注意，不同實施例的細節可以彼此適當地結合。此外，不同實施例的細節可以彼此取代。
使用例如「第一」及「第二」等序數以避免元件之間的混淆；但是，元件的數目不限於序數的數目。
(實施例1)
在本實施例中，說明包含能夠儲存資料一段時間的記憶體電路之半導體裝置的實施例。
注意，記憶體電路是能夠儲存要成為資料的電荷一段時間的電路。
本實施例中的半導體裝置的實施例包含記憶體電路。
參考圖1A至1C，說明記憶體電路的實施例。
首先，參考圖1A，說明本實施例中的半導體裝置中的記憶體電路的結構實施例。
圖1A中所示的記憶體電路包含電晶體111和電晶體112。
注意，在半導體裝置中，電晶體包含二端子及電流控制端子，藉由施加的電壓來控制二端子之間流動的電流。注意，不侷限於所述電晶體，在元件中，在其間流動的電流受控制的端子也稱為電流端子。二電流端子也稱為第一電流端子及第二電流端子。
此外，在半導體裝置中，舉例而言，使用場效電晶體作為電晶體。在場效電晶體中，第一電流端子、第二電流端子、及電流控制端子分別是源極和汲極中之一、源極和汲極中之另一、以及閘極。
「電壓」一詞通常意指二點之間的電位差(也稱為電位差)。但是，在某些情形中，在電路圖等中，電壓及電位的位準以伏特(V)表示，以致於難以區別它們。因此，在本說明書中，除非另有指明，否則，在某些情形中，在一點的電位與要作為參考的電位(也稱為參考電位)之間的電位差作為該點的電位。
電晶體111包含源極、汲極、第一閘極、及第二閘極。電晶體111的臨界電壓(也稱為電壓Vth)由第一閘極或第二閘極的電壓控制。舉例而言，在電晶體111是n通道電晶體的情形中，電晶體111的臨界電壓隨著電晶體111的第二閘極的電壓愈低而愈正向偏移。
電晶體111作為選取電晶體，用於選取資料是否要輸入至記憶體電路。
關於電晶體111，舉例而言，使用包含通道形成於其中的氧化物半導體層的電晶體。氧化物半導體層具有比矽還寬的能帶隙且是本質的(i型的)或是實質上本質的半導體層，其中，載子的數目相當小且載子濃度低於1x1014/cm3，較佳地低於1x1012/cm3，更佳地低於1x1011/cm3。
包含氧化物半導體層的電晶體的每微米通道寬度的關閉狀態電流低於或等於10 aA(1x10-17 A)，較佳地低於或等於1 aA(1x10-18 A)，更佳地低於或等於10 zA(1x10-20 A)，又更佳地低於或等於1 zA(1x10-21 A)，仍然又更佳地低於或等於100 yA(1x10-22 A)。
由於氧化物半導體層具有低的載子濃度，所以，即使溫度改變時，包含氧化物半導體層的電晶體的關閉狀態電流仍然是低的。舉例而言，即使當電晶體的溫度是150℃時，電晶體的每微米通道寬度的關閉狀態電流仍然是100 zA。
關於氧化物半導體層，舉例而言，使用含有垂直於層的表面對齊之晶體(具有C軸對齊的晶體)的氧化物半導體層。舉例而言，在基底的溫度設定為高於或等於100℃且低於或等於500℃時，沈積氧化物半導體膜，然後，使氧化物半導體膜接受熱處理，以致於形成含有垂直於層的表面對齊之晶體的氧化物半導體層。或者，氧化物半導體層可以是眾多氧化物半導體層的堆疊。藉由使用含有垂直於層的表面對齊之晶體的氧化物半導體層，舉例而言，可以抑制導因於光的電晶體的電特徵變異。
電晶體112的閘極連接至電晶體111的源極或汲極。
注意，在本說明書中，當二或更多元件彼此電連接時，此二或更多元件可以被視為彼此連接。
關於電晶體112，舉例而言，能夠使用包含半導體層的電晶體，在所述半導體層中，通道形成於其中以及含有屬於週期表中的第14族之半導體(例如矽)。
接著，說明圖1A中的記憶體電路的驅動方法的實施例。
在資料被寫至記憶體電路的情形中，首先，電晶體111被開啟。舉例而言，當電晶體111的第一閘極及第二閘極的電壓位準設定在預定位準時，電晶體111可以被開啟。
當電晶體111開啟時，資料訊號經由電晶體111的源極和汲極而輸入至電晶體112的閘極，以及，電晶體112的閘極的電壓具有的位準類似於資料訊號輸入的電壓的位準。
然後，電晶體111關閉。此時，在電晶體111的源極與汲極之間流動的電流量較佳地儘可能小。如此，將電晶體111的第二閘極的電壓的位準設定於預定位準，以致於電晶體111的臨界電壓被調整，以及，當電晶體111關閉時，在電晶體111的源極與汲極之間流動的電流量儘可能地降低。
參考圖1B，說明如何調整電晶體111的臨界電壓的實施例。
如圖1B中所示，舉例而言，當電晶體111的第二閘極的電壓具有類似於接地電位GND的位準時，施加於電晶體111的第一閘極與源極之間的電壓(也稱為電壓Vgs)與在電晶體111的源極與汲極之間流動的電流(也稱為電流Id)之間的關係以曲線130表示。此時，電晶體111的臨界電壓為電壓Vth_A。
另一方面，當電晶體111的第二閘極的電壓是具有預定位準的電壓VA，電壓Vgs與電流Id之間的關係可以以曲線131表示。此時，電晶體111的臨界電壓是在正向上高於電壓Vth_A的電壓Vth_B。
如上所述，藉由電晶體111的第二閘極的電壓的調整，可以調整電晶體111的臨界電壓。
此外，在電晶體112的源極與汲極之間的電阻視電晶體112的閘極電壓而定。如此，當電晶體112的源極和汲極中之一的電壓是具有預定位準的電壓VB時，可以從記憶體電路中讀取根據電晶體112的源極與汲極之間流動的電流而設定的電晶體112的源極與汲極中的另一者的電壓，以作為資料。此外，可以從記憶體電路中一次以上地讀取電晶體112的源極和汲極中的另一者的電壓作為資料。
參考圖1C，說明圖1A中所示的記憶體電路的結構實施例。圖1C是顯示圖1A中所示的記憶體電路的結構實施例。注意，雖然圖1C顯示輸出電晶體是頂部閘極型電晶體的情形，但是，本實施例不限於此。輸出電晶體可以是底部閘極型電晶體。
圖1C中所示的記憶體電路包含半導體層152a、半導體層152b、絕緣層153、導體層154、絕緣層155、導體層157a、導體層157b、絕緣層158、及導體層159。注意，絕緣層155不一定要設置。
半導體層152a及152b均形成於基底150的同一表面上而以絕緣層151設於其間。
關於基底150，舉例而言，可以使用玻璃基底、石英基底、半導體基底、或塑膠基底。
關於絕緣層151，舉例而言，可以使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層、氧化鉿層。絕緣層151可以是使用用於絕緣層151的材料所形成的層的堆疊。
注意，絕緣層151可以具有防止雜質元素從基底150擴散的功能。
半導體層152a具有均含有雜質元素的成對雜質區。在作為記憶體電路中的輸出電晶體的電晶體中，半導體層152a具有位於成對的雜質區之間的通道形成區以及作為有通道形成於其中的層(此層也稱為通道形成層)。關於雜質元素，可以使用賦予n型導電率的雜質元素或賦予p型導電率的雜質元素。或者，在半導體層152a中，設置具有不同濃度的雜質元素之眾多雜質區。在該情形中，雜質元素的濃度相當低的區域稱為低濃度雜質區。低濃度雜質區的設置可以抑制電場的局部集中。
關於半導體層152a，舉例而言，可以使用含有非晶半導體、微晶半導體、多晶半導體、或單晶半導體之層。關於半導體層152a，舉例而言，可以使用含有屬於週期表中的第14組的半導體(例如矽)之半導體層。
半導體層152b含有雜質元素。關於雜質元素，可以使用賦予n型導電率的雜質元素或是賦予p型導電率的雜質元素。半導體層152b作為電晶體的第二閘極，此電晶體作為記憶體電路中的選取電晶體。
注意，作為電晶體的第二閘極的導體層也稱為第二閘極電極或第二閘極線。
關於半導體層152b，可以使用與半導體層152a相同的材料形成的層。舉例而言，使用用於半導體層152a及半導體層152b的材料形成的半導體層形成於絕緣層151上。此外，藉由蝕刻部份半導體層，形成要成為半導體層152a的半導體層以及要成為半導體層152b的半導體層。此外，藉由添加雜質元素至部份要成為半導體層152a的半導體層以及要成為半導體層152b的半導體層，可以在相同步驟使用相同膜以形成半導體層152a和半導體層152b。注意，半導體層152b含有賦予導電率的雜質元素，以致於其可以作為導體層並因而被視為導體層。
絕緣層153設於半導體層152a及半導體層152b上。
絕緣層153作為電晶體的閘極絕緣層，此電晶體係作為記憶體電路中的輸出電晶體。
關於絕緣層153，舉例而言，可以使用由用於絕緣層151的材料、例如聚醯亞胺或丙烯酸等有機絕緣材料、等等材料所形成的層。或者，絕緣層153可以是使用用於絕緣層153的材料形成的層的堆疊。
注意，在使用半導體基底作為基底150的情形中，未設置絕緣層151、半導體層152a、及半導體層152b且使用包含彼此絕緣的對應於半導體層152a的第一半導體區及對應於半導體層152b的第二半導體區的半導體基底，以及絕緣層153可以形成於第一半導體區及第二半導體區上。
導體層154與半導體層152a(包含通道形成區(在成對的雜質區之間的區域)重疊，而以絕緣層153設於其間。
導體層154作為電晶體的閘極，此電晶體作為記憶體電路中的輸出電晶體。注意，作為此電晶體的閘極之導體層也稱為閘極電極或閘極線。
舉例而言，導體層154可以是使用例如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧等金屬材料所形成的層。或者，導體層154可為用於導體層154的材料所形成的層的堆疊。
絕緣層155設於絕緣層153上。藉由設置絕緣層155，舉例而言，可以將導因於導體層154的不平整部份平坦化以及便於在上部中形成層。
關於絕緣層155，舉例而言，可以使用由用於絕緣層151的材料所形成的層。或者，絕緣層155可以是由用於絕緣層155的材料所形成的層的堆疊。
半導體層156與半導體層152b重疊，而以絕緣層153及絕緣層155設於其間。
半導體層156作為電晶體的通道形成層，此電晶體係作為記憶體電路中的選取電晶體。
關於半導體層156，舉例而言，可以使用In為基礎的氧化物、Sn為基礎的氧化物、Zn為基礎的氧化物等等。關於金屬氧化物，舉例而言，可以使用四成分金屬氧化物、三成分金屬氧化物、二成分金屬氧化物等等。注意，可以作為氧化物半導體層的金屬氧化物可以包含鎵作為穩定物，用於降低特徵變異。可以作為氧化物半導體的金屬氧化物可以包含穩定物。可以作為氧化物半導體的金屬氧化物可以包含鉿作為穩定物。可以作為氧化物半導體的金屬氧化物可以包含鋁作為穩定物。可以作為氧化物半導體的金屬氧化物可以包含下述之一或更多以作為穩定物：鑭、鈰、鐠、釹、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、及鎦，這些元素是類鑭元素。可以作為氧化物半導體的金屬氧化物可以包含氧化矽。舉例而言，可以使用In-Sn-Ga-Zn為基礎的氧化物、In-Hf-Ga-Zn為基礎的氧化物、In-Al-Ga-Zn為基礎的氧化物、In-Sn-Al-Zn為基礎的氧化物、In-Sn-Hf-Zn為基礎的氧化物、In-Hf-Al-Zn為基礎的氧化物、等等作為四成分金屬氧化物。舉例而言，使用In-Ga-Zn為基礎的氧化物(也稱為IGZO)、In-Al-Zn為基礎的氧化物、In-Sn-Zn為基礎的氧化物(也稱為ITZO)、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為基礎的氧化物、Sn-Al-Zn為基礎的氧化物、In-Hf-Zn為基礎的氧化物、In-La-Zn為基礎的氧化物、In-Ce-Zn為基礎的氧化物、In-Pr-Zn為基礎的氧化物、In-Nd-Zn為基礎的氧化物、In-Sm-Zn為基礎的氧化物、In-Eu-Zn為基礎的氧化物、In-Gd-Zn為基礎的氧化物、In-Tb-Zn為基礎的氧化物、In-Dy-Zn為基礎的氧化物、In-Ho-Zn為基礎的氧化物、In-Er-Zn為基礎的氧化物、In-Tm-Zn為基礎的氧化物、In-Yb-Zn為基礎的氧化物、In-Lu-Zn為基礎的氧化物、等等作為三成分金屬氧化物。舉例而言，使用In-Zn為基礎的氧化物(也稱為IZO)、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧化物、In-Sn為基礎的氧化物、In-Ga為基礎的氧化物、等等作為二成分金屬氧化物。
在使用In-Zn-O為基礎的金屬氧化物中，舉例而言，以具有下述成分比的氧化物靶用於形成In-Zn-O為基礎的金屬氧化物半導體層：In：Zn=50：1至1：2(In2O3：ZnO=25：1至1：4莫耳比)，較佳地In：Zn=20：1至1：1(In2O3：ZnO=10：1至1：2莫耳比)、更佳地In：Zn=15：1至1.5：1(In2O3：ZnO=15：2至3：4莫耳比)。舉例而言，當用於形成In-Zn-O為基礎的氧化物半導體的靶的原子比以In：Zn：O=P：Q：R表示時，R＞1.5P+Q。In含量的增加可以使電晶體的遷移率更高。
關於氧化物半導體，可以使用InLo3(ZnO)m(m大於0)表示的材料。此處，InLo3(ZnO)m中的L代表選自Ga、Al、Mn、或Co中之一或更多金屬元素。
導體層157a電連接至半導體層156。
導體層157a作為電晶體的源極和汲極中之一，此電晶體係作為記憶體電路中的選取電晶體。注意，作為電晶體的源極之導體層也稱為源極電極或源極佈線，作為電晶體的汲極之導體層也稱為汲極電極或汲極佈線。
舉例而言，導體層157a可以是由例如鋁、鉻、銅、鉭、鈦、鉬、或鎢等金屬材料形成的層。
或者，導體層157a可以是含有導電的金屬氧化物。關於導電的金屬氧化物，可以使用例如氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦及氧化錫的合金(In2O3-SnO2，在某些情形中縮寫為ITO)、或是氧化銦及氧化鋅(In2O3-ZnO)的合金；或是含有矽、氧化矽、或氮的金屬氧化物。或者，導體層157a可以是由用於導體層157a的材料所形成的層的堆疊。
導體層157b電連接至導體層154及半導體層156。
注意，在圖1C中，導體層157b接觸導體層154。藉由導體層157b接觸導體層154的結構，可以使接觸面積比導體層157b經由絕緣層中的開口而電連接至導體層154時的接觸面積更多，但是，本實施例不侷限於此。
導體層157b作為電晶體的源極和汲極中的另一者，此電晶體係作為記憶體電路中的選取電晶體。
關於導體層157b，舉例而言，可以使用由與導體層157a相同的材料所形成的層。或者，導體層157b可以是由用於導體層157a的材料所形成的層的堆疊。
舉例而言，由用於導體層157a及導體層157b的材料所形成的導體層形成於導體層154、絕緣層155、及半導體層156上。此外，藉由蝕刻部份導體層，可以在相同步驟中使用相同層以形成導體層157a和導體層57b。
絕緣層158形成於半導體層156、導體層157a、及導體層157b上。
絕緣層158作為電晶體的閘極絕緣層，此電晶體係作為記憶體電路中的選取電晶體。
關於絕緣層158，可以使用由用於絕緣層151的材料所形成的層。或者，絕緣層158可以是由用於絕緣層151的材料所形成的層的堆疊。
或者，關於絕緣層158，可以使用含有屬於週期表中的第13族之元素及氧的材料的絕緣層。當半導體層156含有屬於週期表中的第13族之元素時，使用含有屬於週期表中的第13族之元素的絕緣層作為與半導體層156接觸的絕緣層可以使得絕緣層與氧化物半導體層之間的介面狀態是有利的。
含有屬於週期表中的第13族之元素的材料包含氧化鎵、氧化鋁、鋁鎵氧化物、及鎵鋁氧化物。注意，鋁鎵氧化物是原子百分比(at.%)的鋁含量高於鎵含量的物質，鎵鋁氧化物是原子百分比(at.%)的鎵含量高於或等於鋁含量的物質。舉例而言，可以使用以AlOx(x=3+α，其中，α是大於0且小於1)、GaOx、或GaxAl2-xO3+α(X是大於0且小於2，α是大於0且小於1)表示的材料。
舉例而言，使用含有氧化鎵的絕緣層作為絕緣層158可以抑制氫或氫離子累積於絕緣層158與半導體層156之間的介面。
舉例而言，使用含有氧化鋁的絕緣層作為絕緣層158可以抑制氫或氫離子累積於絕緣層158與半導體層156之間的介面。含有氧化鋁的絕緣層較不易使水透過；因此，使用含有氧化鋁的絕緣層可以降低經由絕緣層而進入氧化物半導體層的水。
舉例而言，可以使用含有GaOx代表的氧化鎵之眾多層的堆疊，形成絕緣層158。或者，使用含有GaOx代表的氧化鎵之絕緣層以及含有AlOx代表的氧化鋁之絕緣層的堆疊，形成絕緣層158。
導體層159與半導體層156重疊，而以絕緣層158夾於其間。
導體層159作為電晶體的第一閘極，此電晶體係作為記憶體電路中的選取電晶體。注意，作為電晶體的第一閘極之此導體層也稱為第一閘極電極或第一閘極線。
關於導體層159，可以使用由用於導體層157a形成的材料所形成的層。或者，導體層159可以是由用於導體層159的材料所形成的層的堆疊。上述是圖1A中所示的記憶胞的結構實施例。
如同參考圖1A至1C所示般，本實施例中的半導體裝置的實施例包含記憶體電路。
此外，在本實施例中的半導體裝置的實施例中的記憶體電路包含至少選取電晶體及輸出電晶體，這些電晶體是場效電晶體。
此外，在本實施例中的半導體裝置的實施例中的記憶體電路中，選取電晶體包含第一閘極和第二閘極。
此外，在本實施例中的半導體裝置的實施例中的記憶體電路中，包含作為選取電晶體的第二閘極、與作為輸出電晶體的通道形成層的半導體層相分離、及由與半導體層相同的材料形成之導體層。
藉由上述結構，如同所需地調整選取電晶體的臨界電壓，以致於在處於關閉狀態的選取電晶體的源極與汲極之間流動的電流量可以儘可能地降低。如此，可以加長記憶體電路中的資料固持時間長度。
此外，藉由上述結構，可以使用於寫入及讀取資料所需的電壓低於習知的半導體裝置的用於寫入及讀取資料的電壓；因此，可以降低耗電。
此外，根據上述結構，藉由將資料訊號輸入至輸出電晶體的閘極，可以寫入資料；如此，可以增加資料可寫入頻率。
此外，根據上述結構，藉由在相同步驟中使用相同材料，同時形成作為輸出電晶體的通道形成層的半導體層以及作為選取電晶體的第二閘極之導體層。因此，可以抑制製造步驟數目的增加及製造成本增加。
(實施例2)
在本實施例中，將以反或(NOR)型半導體記憶體裝置為例說明上述實施例中的半導體裝置的實施例。
本實施例中的半導體記憶體裝置的實施例包含記憶胞陣列，記憶胞陣列包括以I列(I是2或更大的自然數)及J行(J是自然數)的矩陣配置的眾多記憶胞。記憶胞對應於上述實施例中的半導體記憶體裝置中的記憶體電路。
將參考圖2A及2B，說明本實施例中的半導體記憶體裝置中的記憶胞陣列實施例。
首先，參考圖2A，說明本實施例中的半導體記憶體裝置中的記憶胞陣列的電路結構實施例。
圖2A中所示的記憶胞陣列包含以i列(i是3或更大的自然數)及j行(j是3或更大的自然數)矩陣配置的眾多記憶胞200、i字線WL(字線WL_1至WL_i)、i電容器線CL(電容器線CL_1至CL_i)、i閘極線BGL(閘極線BGL_1至BGL_i)、j位元線BL(位元線BL_1至BL_j)、及源極線SL。
第M列(M是i或更小的自然數)及第N行(N是j或更小的自然數)中的記憶胞200(此記憶胞稱為記憶胞200(M,N))包含電晶體211(M,N)、電容器213(M,N)、及電晶體212(M,N)。
注意，在半導體記憶體裝置中，電容器包含第一電容器電極、第二電容器電極、與第一電容器電極及第二電容器電極重疊的介電層。電荷根據施加在第一電容器電極與第二電容器電極之間的電壓而累積於電容器中。
電晶體211(M,N)是包含源極、汲極、第一閘極、及第二閘極的n通道電晶體。注意，在本實施例中的半導體記憶體裝置中，電晶體211並非總是需要是n通道電晶體。
電晶體211(M,N)的源極和汲極中之一連接至位元線BL_N。電晶體211(M，N)的第一閘極連接至字線WL_M。電晶體211(M,N)的第二閘極連接至閘極線BGL_M。根據電晶體211(M,N)的源極和汲極中之一連接至位元線BL_N之結構，可以從一或更多記憶胞選擇性地讀取資料。
電晶體211(M,N)作為記憶胞200(M,N)中的選取電晶體。
舉例而言，使用實施例1中的半導體裝置中作為電晶體111之包含氧化物半導體層的電晶體，以作為電晶體211(M,N)。
電晶體212(M,N)是p通道電晶體。注意，在本實施例的半導體記憶體裝置中，電晶體212並非總是需要是p通道電晶體。
電晶體212(M,N)的源極和汲極中之一連接至源極線SL。電晶體212(M,N)的源極和汲極中之另一者連接至位元線BL_N。電晶體212(M,N)的閘極連接至電晶體212(M,N)的源極和汲極中之另一者。
電晶體212(M,N)作為記憶胞200(M,N)中的輸出電晶體。
可以使用作為實施例1中的半導體裝置中的電晶體112之包含含有屬於第14族的半導體(例如矽)之半導體層的電晶體，作為電晶體212(M,N)。
電容器213(M,N)的第一電容器電極連接至電容器線CL_M。電容器213(M,N)的第二電容器電極連接至電晶體211(M,N)的源極和汲極中之另一者。
電容器213(M,N)作為儲存電容器。
舉例而言，字線WL_1至WL_i的電壓由包含解碼器的驅動電路控制。
舉例而言，位元線BL_1至BL_j的電壓由包含解碼器的驅動電路控制。
舉例而言，電容器線CL_1至CL_i的電壓由包含解碼器的驅動電路控制。
舉例而言，閘極線BGL_1至BGL_i的電壓由閘極線驅動電路控制。
舉例而言，使用包含二極體及電容器的電路，形成閘極線驅動電路。在該情形中，電容器的第一電容器電極電連接至二極體的陽極與閘極線BGL。
此外，參考圖2B，說明圖2A中的記憶胞陣列的驅動方法實施例。圖2B是時序圖，顯示圖2A中的記憶胞陣列的驅動方法的實施例。此處，舉例而言，資料順序地寫至第一列及第一行中的記憶胞200(1,1)以及第二列及第二行中的記憶胞200(2,2)，然後讀取寫入的資料。注意，在圖2B中的時序圖中，電壓Vh高於電晶體211的臨界電壓，陰影區是電壓等於電壓Vh或接地電位GND的區域。
首先，如圖2B中的週期t21所示般，字線WL_1的電壓設定於電壓Vh。此時，電容器線CL_1的電壓設定為等於接地電位GND。此外，字線WL_1以外的字線WL的電壓設定為等於參考電位的接地電位GND，以及，電容器線CL_1以外的電容器線CL的電壓設定於電壓Vh。此外，源極線SL的電壓設定為等於接地電位GND。
此時，在第一列中的記憶胞200(記憶胞200(1,1)至記憶胞200(1,j))中，電晶體211(1,1)至211(1,j)開啟。
當電晶體211(1,1)至211(1,j)開啟時，記憶體資料訊號從位元線BL_1經由電晶體211(1,1)而輸入至電晶體212(1,1)的閘極及電容器213(1,1)的第二電容器電極。此時，電晶體212(1,1)的閘極的電壓及電容器213(1,1)的第二電容器電極的電壓具有與記憶體資料訊號輸入的電壓相同的位準，以及，第一列及第一行中的記憶胞200(1,1)設定於寫入狀態。此處，舉例而言，位元線BL_1的電壓設定為等於接地電位GND。
在資料寫至第一列中的記憶胞200(包含第一列及第一行中的的記憶胞200(1,1))之後，字線WL_1的電壓設定為等於接地電位GND，以及電容器線CL_1的電壓保持在例如接地電位GND。此時，字線WL_1以外的字線WL的電壓等於接地電位GND，以及，電容器線CL_1以外的電容器線CL的電壓保持在例如電壓Vh。此外，在第一列中的閘極線BGL_1的電壓設定於V1。電壓V1低於或等於接地電位GND。
此時，電晶體211(1,1)至211(1,j)關閉。此外，電晶體211(1,1)至211(1,j)的臨界電壓具有正位準。如此，電容器213(1,1)至213(1,j)的第二電容器電極的電壓及電晶體212(1,1)至212(1,j)的閘極的電壓固持一段時間長度。
接著，如圖2B中的週期t22所示般，字線WL_2的電壓設定在電壓Vh，以及，電容器線CL_2的電壓設定為等於接地電位GND。此時，字線WL_2以外的字線WL的電壓設定為等於接地電位GND，以及，電容器線CL_2以外的電容器線CL的電壓設定在電壓Vh。此外，源極線SL的電壓設定為等於接地電位GND。
此時，在第二列中的記憶胞200(記憶胞200(2,1)至200(2,j))中，電晶體211(2,1)至211(2,j)開啟。
當電晶體211(2,1)至211(2,j)開啟時，記憶胞資料訊號從位元線BL_2經由電晶體211(2,2)而輸入至電晶體212(2,2)的閘極以及電容器213(2,2)的第二電容器電極。此時，電晶體212(2,2)的閘極的電壓及電容器213(2,2)的第二電容器電極的電壓具有與記憶體資料訊號輸入的電壓相同的位準，以及，第二列及第二行中的記憶胞200(2,2)設定於寫入狀態。此處，舉例而言，位元線BL_2的電壓設定為等於接地電位GND。
在資料寫至第二列中的記憶胞200(包含第二列及第一行中的的記憶胞200(2,1))之後，字線WL_2的電壓設定為等於接地電位GND，以及電容器線CL_2的電壓保持在例如接地電位GND。此時，字線WL_2以外的字線WL的電壓等於接地電位GND，以及，電容器線CL_2以外的電容器線CL的電壓設定在例如電壓Vh。此外，閘極線BGL_2的電壓設定於V1。位元線BL_1及BL_2的電壓設定為等於接地電位GND。
此時，電晶體211(2,1)至211(2,j)關閉。此外，電晶體211(2,1)至211(2,j)的臨界電壓具有正位準。如此，電容器213(2,1)至213(2,j)的第二電容器電極的電壓及電晶體212(2,1)至212(2,j)的閘極的電壓固持一段時間長度。
此外，如圖2B中的週期t23所示般，源極線SL的電壓設定在電壓Vr，以及，電容器線CL_1的電壓設定為等於接地電位GND。此時，字線WL_1至字線WL_i的電壓設定為等於接地電位GND，以及，電容器線CL_1以外的電容器線CL的電壓設定在電壓Vh。電壓Vr高於或等於接地電位GND且低於或等於電壓Vh。
此時，在第一列及第一行中的記憶胞200(1,1)中，電晶體212(1,1)的源極與汲極之間的電阻是根據電晶體212(1,1)的閘極電壓。如此，經由位元線BL_1輸出以電晶體212(1,1)的閘極的電壓為基礎之電壓作為資料，而從記憶胞200(1,1)讀取資料。
接著，如圖2B中的週期t24所示般，源極線SL的電壓設定在電壓Vr，以及，電容器線CL_2的電壓設定為等於接地電位GND。此時，字線WL_1至字線WL_i的電壓設定為等於接地電位GND，以及，電容器線CL_2以外的電容器線CL的電壓設定在電壓Vh。
此時，在第二列及第二行中的記憶胞200(2,2)中，電晶體212(2,2)的源極與汲極之間的電阻是根據電晶體212(2,2)的閘極電壓。如此，經由位元線BL_1輸出以電晶體212(2,2)的閘極的電壓為基礎之電壓作為資料，而從記憶胞200(2,2)讀取資料。上述是圖2A中的記憶胞陣列的驅動方法的實施例。
接著，參考圖3A及3B，說明圖2A中的記憶胞陣列中的記憶胞200的結構實施例。圖3A是上視圖，圖3B是圖3A中的A-B剖面視圖。
圖3A及3B中所示的記憶胞包含半導體層252a、半導體層252b、絕緣層253、導體層254、絕緣層255、半導體層256、導體層257a、導體層257b、絕緣層258、導體層259a、導體層259b、絕緣層260、及導體層261。注意，本實施例中的半導體記憶體裝置不一定需要包含絕緣層255。
半導體層252a及252b均形成於基底250的同一表面上而以絕緣層251設於其間。
關於基底250，舉例而言，可以使用實施例1中作為基底150的基底。
關於絕緣層251，舉例而言，可以使用氧化物絕緣層。舉例而言，使用氧化矽層、氧氮化矽層、等等。此外，氧化物絕緣層可以含有鹵素。注意，絕緣層251可以是由用於絕緣層251的材料所形成的層的堆疊。
半導體層252a具有成對雜質區。半導體層252a具有位於成對的雜質區之間的通道形成區。可以使用賦予p型導電率的雜質元素作為雜質元素；但是，本實施例不限於此。可以使用賦予n型導電率的雜質元素。或者，在半導體層252a中，設置具有不同濃度的雜質元素之眾多雜質區。在該情形中，雜質元素的濃度相當低的區域稱為低濃度雜質區。低濃度雜質區的設置可以抑制電場局部集中。
半導體層252a作為電晶體的通道形成層，此電晶體係作為源極線中及每一記憶胞中的輸出電晶體。
半導體層252b含有與半導體層252a中的雜質區相同的雜質元素。半導體層252b與半導體層252a相離開。注意，半導體層252b含有賦予導電率的雜質元素，以致於其可以作為導體層並因而被視為導體層。
半導體層252b作為電晶體的第二閘極，此電晶體係作為閘極線BGL及每一記憶胞中的選取電晶體。
關於半導體層252a及半導體層252b，舉例而言，可以使用上述實施例中用於半導體層152a及半導體層152b的材料形成的層。
絕緣層253設於半導體層252a及半導體層252b上。
絕緣層253作為電晶體的閘極絕緣層，所述電晶體係作為每一記憶胞中的輸出電晶體。
關於絕緣層253，舉例而言，可以使用實施例1中由用於絕緣層151的材料所形成的層。或者，絕緣層253可以是由用於絕緣層253的材料形成的層的堆疊。
導體層254與半導體層252a(包含通道形成區)重疊，而以絕緣層253設於其間。注意，導體層254的側表面可以是尾端漸細的。當導體層254的側表面是尾端漸細時，便於上層的形成。
導體層254作為電晶體的閘極，此電晶體作為記憶胞中的輸出電晶體。
關於導體層254，舉例而言，可以使用實施例1中由用於導體層154的材料所形成的層。或者，導體層254可以是由用於導體層254的材料所形成的層的堆疊。
絕緣層255設於絕緣層253上。藉由設置絕緣層255，舉例而言，可以將導因於導體層254的不平整部份平坦化以及便於在上部中形成層。
關於絕緣層255，舉例而言，可以使用實施例1中由用於絕緣層151的材料所形成的層。或者，絕緣層255可以是由用於絕緣層255的材料所形成的層的堆疊。舉例而言，絕緣層255可以由氧氮化矽層、氮氧化矽層、及氧化矽層的堆疊所形成。
半導體層256與半導體層252b重疊，而以絕緣層253及絕緣層255設於其間。
半導體層256作為電晶體的通道形成層，此電晶體係作為記憶胞中的選取電晶體。
關於半導體層256，舉例而言，可以使用實施例1中由用於半導體層156的材料所形成的層。
導體層257a電連接至半導體層256。
導體層257a作為電晶體的源極和汲極中之一，此電晶體係作為記憶胞中的選取電晶體。
導體層257b電連接至導體層254及半導體層256。藉由導體層257b接觸導體層254的結構，可以使接觸面積比導體層257b經由絕緣層中的開口而電連接至導體層254時的接觸面積更大。因此，接觸電阻可以降低。
導體層257b作為電晶體的源極和汲極中的另一者，此電晶體係作為記憶胞中的選取電晶體，導體層257b也作為電容器的第二電容器電極，此電容器係作為記憶胞中的儲存電容器。
關於導體層257a及導體層257b，舉例而言，可以使用實施例1中由與用於導體層157a及導體層157b的材料所形成的層。或者，導體層257a及導體層257b可以是由用於導體層257a及導體層257b的材料所形成的層的堆疊。
絕緣層258形成於半導體層256、導體層257a、及導體層257b上。
絕緣層258作為電晶體的閘極絕緣層，此電晶體係作為記憶胞中的選取電晶體，絕緣層258也作為電容器的介電層，此電容器係作為記憶胞中的儲存電容器。
關於絕緣層258，舉例而言，可以使用實施例1中由用於絕緣層158的材料所形成的絕緣層。或者，絕緣層258可以是由用於絕緣層258的材料所形成的層的堆疊。
導體層259a與導體層257b重疊，而以絕緣層258夾於其間。
導體層259a作為電容器的第一電容器電極，此電容器係作為記憶胞中的儲存電容器。
導體層259b與半導體層256重疊，而以絕緣層258夾於其間。
導體層259b作為電晶體的第一閘極，此電晶體係作為字線WL及記憶胞中的選取電晶體。
關於導體層259a及導體層259b，舉例而言，使用實施例1中用於導體層159的材料所形成的層。或者，導體層259a及導體層259b可以是由用於導體層259a及導體層259b的材料所形成的層的堆疊。
絕緣層260形成於絕緣層258、導體層259a、及導體層259b上。
關於絕緣層260，舉例而言，可以使用由用於絕緣層255的材料所形成的絕緣層。或者，絕緣層260可以是由用於絕緣層260的材料所形成的層的堆疊。
導體層261經由形成於絕緣層258及絕緣層260中的開口而接觸導體層257a，以及，經由形成於絕緣層253、絕緣層255、絕緣層258、及絕緣層260中的開口而接觸半導體層252a中的成對雜質區中之一。
導體層261作為記憶胞中的位元線BL。
關於導體層261，舉例而言，使用由用於導體層254的材料所形成的層。或者，導體層261可以是由用於導體層261的材料所形成的層的堆疊。
絕緣層可以設於導體層261上，以及，經由形成於絕緣層中的開口而電連接至導體層261的不同導體層可以設於絕緣層上。
注意，在本實施例中的半導體記憶體裝置的記憶胞中，施加至第二閘極的電壓的位準或是絕緣層255的厚度可以適當地設定，以致於作為選取電晶體的電晶體的臨界電壓的位準可以在需要時改變成所需的位準。
接著，參考圖4A至4D、圖5A至5D、圖6A至6C、及圖7A至7C，說明圖3A及3B中的記憶胞製造方法的實施例。圖4A至4D、圖5A至5D、圖6A至6C、及圖7A至7C是剖面視圖，顯示圖3A及3B中的記憶胞製造方法的實施例。
首先，如圖4A所示，製備基底250，在基底250的一表面上形成絕緣層251，以及在基底250的該一表面上形成半導體層242，而以絕緣層251夾於其間。注意，氧化物絕緣層或氮化物絕緣層可以預先形成於基底250上。
於下，說明在基底250的一表面上形成絕緣層251及半導體層242的實施例。
舉例而言，製備基底250及在上表面上設有絕緣層251的半導體基底。
舉例而言，以熱氧化、CVD、濺射、等等來形成氧化物絕緣膜，以形成氧化物絕緣層。舉例而言，在熱氧化中藉由熱氧化處理，在半導體基底上形成氧化矽膜，以形成氧化物絕緣層。
此外，包含由電場加速的離子的離子束進入半導體基底及在離半導體基底的表面某深度之區域中形成易脆區。注意，以離子的動能、質量、電荷、或入射角等，調整易脆區形成處的深度。
舉例而言，藉由使用離子摻雜設備或離子佈植設備，將離子導入半導體基底中。
舉例而言，可以使用氫及/或氦作為要被導入的離子。舉例而言，在使用離子摻雜設備導入氫離子的情形中，藉由增加導入的離子中的H3 +的比例，可以增進離子的導入效率。具體而言，較佳的是H3 +相對於H+、H2 +、及H3 +總量的比例為高於或等於50%(更佳的是高於或等於80%)。
此外，基底250及半導體基底彼此附著，而以半導體基底上的絕緣層設於其間。注意，在基底250也設有絕緣層的情形中，基底250及半導體基底彼此附著而以半導體基底上的絕緣層及基底250上的絕緣層設於其間。在該情形中，設在基底250與半導體基底之間的絕緣層作為絕緣層251。
此外，執行熱處理，以致於半導體基底與作為斷裂平面的易脆區分離。因此，半導體層242可以形成於基底250的一表面上，而以絕緣層251設於其間。
注意，當以雷射光照射半導體層242的表面時，可以增進半導體層242的表面的平坦度。
注意，在形成半導體層242之後，將賦予p型或n型導電率的雜質元素添加至半導體層242。藉由將賦予p型或n型導電率的雜質元素添加至半導體層242，可以容易地控制包含半導體層242的電晶體的臨界電壓。
不侷限於上述形成方法，可以藉由CVD，在絕緣層251上形成多晶、微晶、或非晶的半導體層，以形成半導體層242。
接著，如圖4B中所示般，藉由蝕刻部份半導體層242，形成彼此分開的半導體層242a及半導體層242b。
舉例而言，以微影處理，在部份層或膜上形成光阻掩罩，以及，使用光阻掩罩以蝕刻部份層或膜。注意，在該情形中，在蝕刻之後，移除光阻掩罩。
以噴墨法，形成光阻掩罩。在噴墨法中不需要光罩；因此，可以降低製造成本。此外，使用具有眾多不同透光率的區域之曝光掩罩(此曝光掩罩也稱為多色調掩罩)，形成光阻掩罩。藉由多色調掩罩，可以形成具有不同厚度的眾多區域之光阻掩罩，以致於可以降低用於形成半導體記憶體裝置的光阻掩罩的數目。
接著，如圖4C中所示般，在半導體層242a及半導體層242b上形成絕緣層253。
舉例而言，以濺射、電漿增強CVD、等等，形成由用於絕緣層253的材料所形成的膜，而形成絕緣層253。或者，絕緣層253可以是由用於絕緣層253的材料所形成的膜的堆疊。此外，當以高密度電漿增強CVD(例如使用2.45 GHz頻率的微波之高密度電漿增強CVD)形成絕緣層253時，絕緣層253可以是緻密的且具有更高的崩潰電壓。或者，以熱處理(例如，熱氧化處理或熱氮化處理)或高密度電漿處理，形成絕緣層253。舉例而言，使用例如He、Ar、Kr、或Xe等稀有氣體與氧、氧化氮、氨、氮、氫中的任意氣體的混合氣體，執行高密度電漿處理。
注意，舉例而言，當使用例如氫、水、羥基、或氫化物等雜質被移除的高純度氣體作為濺射氣體時，可以降低膜中的雜質濃度。
注意，在以濺射形成膜之前，在濺射設備的預熱室中執行預熱處理。藉由預熱處理，可以消除例如氫或濕氣等雜質。
在以濺射法形成膜之前，執行下述處理(此處理稱為逆濺射)：舉例而言，在氬、氮、氦、或氧氛圍中，使用RF功率，電壓施加至基底側而未施加至靶側，及產生電漿，以致於修改膜形成於上的基底的表面。藉由逆濺射，可以移除附著至膜形成於上的表面之粉末物質(也稱為粒子或灰塵)。
在以濺射法形成膜的情形中，以吸附型真空泵等，移除餘留在用於膜的沈積室中的濕氣。可以使用低溫泵、離子泵、或鈦昇華泵等作為吸附型真空泵。或者，以設有冷阱的渦輪分子泵，移除餘留在沈積室中的濕氣。
注意，在形成絕緣層253之後，賦予p型或n型導電率的雜質元素可以添加至部份半導體層242a及部份半導體層242b。
然後，如圖4D中所示般，在至少部份半導體層242a上形成第一導體膜而以絕緣層253設於其間，以及，部份地蝕刻第一導體膜，以致於形成導體層254。
舉例而言，藉由濺射，以形成由用於導體層254的材料形成的膜，而形成第一導體膜。或者，第一導體膜可以是由用於導體層254的材料所形成的膜的堆疊。
接著，如圖5A中所示般，藉由使用導體層254作為掩罩，將賦予p型或n型導體率的雜質元素添加至半導體層242a和半導體層242b，以致於在半導體層242a中形成與導體層254重疊的通道形成區、在該區以外的區域中形成雜質區、以及在半導體層242b中形成雜質區以致於形成半導體層252a和半導體層252b。
接著，如圖5B中所示般，藉由在絕緣層253及導體層254上形成第三絕緣膜，以形成絕緣層255。
舉例而言，以下述方式形成絕緣層255：氧氮化矽膜形成於絕緣層253及導體層254上，氮氧化矽膜形成於氧氮化矽膜上，以及氧化矽膜形成於氮氧化矽膜上。
然後，如圖5C所示般，藉由移除部份絕緣層255，使導體層254的上表面曝露。
舉例而言，以CMP(化學機械拋光)或蝕刻，移除部份絕緣層255，使導體層254的上表面曝露。
舉例而言，在依序形成氧氮化矽膜、氮氧化矽膜、及氧化矽膜以致於形成絕緣層253的情形中，氮氧化矽膜的上表面可以藉由CMP曝露，以及，導體層254的上表面可以藉由乾蝕刻曝露。
然後，如圖5D中所示般，在絕緣層255上形成及部份地蝕刻氧化物半導體膜，以致於形成半導體層256。
舉例而言，以濺射形成由用於半導體層256的氧化物半導體材料所形成的膜，可以形成氧化物半導體膜。注意，在稀有氣體氛圍、氧氛圍、或稀有氣體及氧的混合氛圍中，形成氧化物半導體膜。舉例而言，藉由在氧氛圍中形成氧化物半導體膜，可以形成高晶性的氧化物半導體膜。
使用具有In2O3：Ga2O3：ZnO=1：1：1(莫耳比)的成分比的氧化物靶作為濺射靶，形成氧化物半導體膜。或者，舉例而言，使用具有In2O3：Ga2O3：ZnO=1：1：2(莫耳比)的成分比的氧化物靶，形成氧化物半導體膜。
相對於氧化物靶的總體積，空間等區域除外的部份之體積的比例(此比例也稱為相對密度)較佳地大於或等於90%且低於或等於100%，更佳的是大於或等於95%且低於或等於99.9%。藉由使用具有高相對密度的金屬氧化物靶，氧化物半導體膜可以是緻密膜。
當以濺射形成氧化物半導體膜時，基底250可以保持在降壓下且在100至600℃下被加熱，較佳地200至400℃下被加熱。藉由加熱基底250，氧化物半導體膜中的雜質濃度可以降低且可以降低濺射對氧化物半導體膜造成的損傷。
然後，如圖6A中所示般，在導體層254、絕緣層255、及半導體層256上形成及部份地蝕刻第二導體膜，以致於形成導體層257a和導體層257b。
舉例而言，以濺射等等，形成由用於導體層257a和導體層257b的材料所形成的膜，以形成第二導體膜。或者，第二導體膜可以是由用於導體層257a和導體層257b的材料所形成的膜的堆疊。
然後，如圖6B中所示般，絕緣層258形成至接觸半導體層256。
注意，在形成氧化物半導體膜之後、在蝕刻部份氧化物半導體膜之後、在形成第二導體膜之後、在蝕刻部份第二導體膜之後、或在形成絕緣層258之後，在高於或等於400℃且低於或等於750℃、或是高於或等於400℃且低於基底的應變點之溫度中，執行熱處理。
注意，用於熱處理的熱處理設備可以是電熱爐、或是包以來自例如電阻式加熱器等加熱器之熱傳導或熱輻射以將物品加熱之裝置。舉例而言，使用例如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備等RTA(快速熱退火)設備。LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將物體加熱。GRTA設備是使用高溫氣體執行熱處理的設備。關於高溫氣體，使用不會因熱處理而與物體反應之稀有氣體或惰性氣體(例如氮)。
在熱處理之後，將高純度氧氣、高純度N2O氣體、或超乾空氣(露點為-40℃或更低，較低地-60℃或更低)導入熱處理中使用的爐中並維持或降低加熱溫度。在該情形中，較佳的是水、氫、等等未含於氧氣或N2O氣體中。被導入至熱處理設備的氧氣或N2O氣體較佳的是6N或更高，較佳的是7N或更高。亦即，氧氣或N2O氣體中的雜質濃度是1 ppm或更低，較佳的是0.1 ppm或更低。藉由氧氣或N2O氣體的作用，氧被供應至半導體層256，以致於由半導體層256中的氧缺乏造成的缺陷可以降低。
此外，除了熱處理之外，在形成絕緣層258之後，在惰性氣體氛圍或氧氣氛圍中，執行熱處理(較佳的在200至400℃，舉例而言，250至350℃)。
此外，在形成絕緣層258之後、在形成氧化物半導體膜之後、在形成作為用於選取電晶體之電晶體的源極或汲極的導體層之後、在形成絕緣層之後、或在熱處理之後，執行使用氧電漿的氧摻雜處理。舉例而言，使用2.45 GHz的高密度電漿，執行氧摻雜處理。或者，藉由離子摻雜或離子佈植，執行氧摻雜。藉由氧摻雜處理，可以降低電晶體的電特徵變異。舉例而言，執行氧摻雜處理以使絕緣層258含有比化學計量成分還高的比例之氧。結果，在絕緣層中過量的氧可能供應至半導體層256。這可以降低半導體層256中或絕緣層258與半導體層256之間的介面處的氧缺乏，藉以降低半導體層256的載子濃度。
舉例而言，在形成含有氧化鎵的絕緣層作為絕緣層258的情形中，氧供應至絕緣層，以致於氧化鎵的成分可以是GaOx。
或者，在形成含有氧化鋁的絕緣層作為絕緣層258的情形中，氧供應至絕緣層，以致於氧化鋁的成分為AlOx。
或者，在形成含有鎵鋁氧化物或鋁鎵氧化物的絕緣層作為絕緣層258的情形中，氧供應至絕緣層，以致於鎵鋁氧化物或鋁鎵氧化物的成分為GaxAl2-xO3+α。
經由這些步驟，例如氫、濕氧、羥基、或氫化物(也稱為氫化合物)等雜質從半導體層256中移除，以及，將氧供應至半導體層256。如此，將半導體層256高度純化。
然後，如圖6C中所示般，在絕緣層258上形成及部份地蝕刻第三導體膜，以致於形成導體層259a及導體層259b。
舉例而言，藉由濺射，以用於導體層259a及導體層259b的材料形成膜，而形成第三導體膜。或者，第三導體膜可為用於導體層259a及導體層259b的材料所形成的膜之堆疊。
接著，如圖7A所示，藉由在絕緣層258、導體層259a、及導體層259b上形成第五絕緣膜，以形成絕緣層260。
舉例而言，藉由濺射、電漿增強CVD、等等，以形成由用於絕緣層260的材料形成的膜，而形成第五絕緣膜。
然後，如圖7B中所示，絕緣層253、絕緣層255、絕緣層258、及絕緣層260被部份地蝕刻，以致於形成抵達半導體層252a的第一開口，以及，絕緣層258和絕緣層260被部份地蝕刻，以致於形成抵達導體層257a的第二開口。
接著，如圖7C中所示，以下述方式形成導體層261：在絕緣層260上形成第四導體膜以致經由第一開口而接觸半導體層252a中的雜質區以及經由第二開口而接觸導體層257a。
舉例而言，藉由濺射等等，以形成由用於導體層261的材料形成的膜，而形成第四導體膜。或者，第四導體膜可以是由用於導體層261的材料所形成的膜的堆疊。上述是圖3A及3B中的記憶胞之製造方法實施例。
如同參考圖2A及2B、圖3A及3B、圖4A至4D、圖5A至5D、圖6A至6C、及圖7A至7C所述般，本實施例中的半導體記憶體裝置的實施例具有包含眾多記憶胞的記憶胞陣列。
在本實施例中的半導體記憶體裝置的實施例中的記憶胞包含至少選取電晶體及輸出電晶體、以及儲存電容器，這些電晶體是場效電晶體。
選取電晶體包含氧化物半導體層，通道形成在此氧化物半導體層中。有通道形成於其中的氧化物半導體層是藉由純化而製成為本質的(i型的)或實質上本質的(實質上i型的)氧化物半導體層。藉由氧化物半導體層的純化，氧化物半導體層中的載子濃度可以低於1x1014/cm3、較佳地低於1x1012/cm3、更佳地低於1x1011/cm3，以致於可以抑制導因於溫度變化的特徵變化。此外，藉由上述結構，每微米通道寬度的關閉狀態電流可為10 aA(1x10-17A)或更低、1aA(1x10-18A)或更低、10 zA(1x10-20A)或更低、1 zA(1x10-21A)或更低、100 yA(1x10-22A)或更低。較佳的是，電晶體的關閉狀態電流儘可能低。本實施例中的電晶體的每微米通道寬度的關閉狀態電流的下限評估約為10-30 A/μm。
此外，含於有通道形成於其中的氧化物半導體層中的鹼性金屬的濃度較佳的是低的。舉例而言，在鈉含於有通道形成於其中的氧化物半導體層中，含於有通道形成於其中的氧化物半導體層中的鈉的濃度為5x1016/cm3或更低、較佳地為1x1016/cm3或更低、更佳地為1x1015/cm3或更低。舉例而言，在鋰含於有通道形成於其中的氧化物半導體層中的情形中，含於有通道形成於其中的氧化物半導體層中的鋰濃度為5x1015/cm3或更低、較佳地為1x1015/cm3或更低。舉例而言，在鉀含於有通道形成於其中的氧化物半導體層中的情形中，含於有通道形成於其中的氧化物半導體層中的鉀濃度為5x1015/cm3或更低、較佳地為1x1015/cm3或更低。舉例而言，在與氧化物半導體層接觸的絕緣層為氧化物的情形中，鈉擴散至氧化物絕緣層以及造成電晶體劣化(例如，臨界電壓偏移或遷移率降低)。此外，鈉也造成多個電晶體的特徵變異。如此，含於有通道形成於其中的氧化物半導體層中的鹼性金屬的濃度的降低，導致抑制導因於鹼金屬的電晶體特徵的劣化。
此外，在本實施例中的半導體記憶體裝置的實施例的記憶胞中，選取電晶體包含第一閘極和第二閘極。
此外，在本實施例中的半導體記憶體裝置的實施例的記憶胞包含導體層，所述導體層作為選取電晶體的第二閘極、與作為輸出電晶體的通道形成層的半導體層相分離、以及由與半導體層相同的材料形成。
根據上述結構，選取電晶體的臨界電壓於需要時被調整，以致於在關閉狀態的選取電晶體的源極和汲極之間流動的電流量可以儘可能地降低。因此，可以加長記憶胞中的資料固持的時間長度。
此外，根據上述結構，可以使用於寫入及讀取資料所需的電壓低於習知的半導體記憶體裝置的用於寫入及讀取資料的電壓；因此，可以降低耗電。
此外，根據上述結構，藉由輸入資料訊號至輸出電晶體的閘極以寫入資料；因此，可以增加資料可寫入頻率。
此外，根據上述結構，作為輸出電晶體的通道形成層的半導體層以及作為選取電晶體的第二閘極的導體層可以在相同步驟中使用相同材料層同時形成。因此，可以抑制製造步驟的數目及製造成本的增加。
(實施例3)
在本實施例中，將以NAND(反及)型半導體記憶體裝置的實施例為何說明上述實施例中的半導體裝置。
在本實施例中的半導體記憶體裝置的實施例包含記憶胞陣列，記憶胞陣列包含以I列(I是2或更大的自然數)及J行(J是自然數)的矩陣配置之眾多記憶胞。記憶胞對應於上述實施例中的半導體記憶體裝置中的記憶電路。
參考圖8A及8B，說明本實施例中的半導體記憶體裝置中的記憶胞陣列的實施例。
首先，參考圖8A，說明本實施例中的半導體記憶體裝置中的記憶胞陣列的電路結構實施例。
圖8A中所示的記憶胞陣列包含以i列(i是3或更大的自然數)及j行(j是3或更大的自然數)矩陣配置的眾多記憶胞300、i字線WL(字線WL_1至WL_i)、i電容器線CL(電容器線CL_1至CL_i)、j閘極線BGL(閘極線BGL_1至BGL_j)、j位元線BL(位元線BL_1至BL_j)、及源極訊號線SL、選取線SEL_A、選取線SEL_B、j電晶體301(電晶體301_1至301_j)、以及j電晶體302(電晶體302_1至302_j)。注意，在本實施例的半導體記憶體裝置中，選取線SEL_A、選取線SEL_B、i電晶體301、及i電晶體302並非一定要設置。
電晶體301_N(N是j或更小的自然數)的源極和汲極中之一連接至位元線BL_N，以及，電晶體301_N的閘極連接至選取線SEL_A。
第M列(M是i或更小的自然數)及第N行中的記憶胞300(此記憶胞稱為記憶胞300(M,N))包含電晶體311(M,N)、電容器313(M,N)、及電晶體312(M,N)。
電晶體311(M,N)是包含源極、汲極、第一閘極、及第二閘極的n通道電晶體。
電晶體311(M,N)的第一閘極連接至字線WL_M。電晶體311(M,N)的第二閘極連接至閘極線BGL_N。
在第一列中的記憶胞300中(記憶胞300(1,1)至300(i,j))，電晶體311(1,N)的源極和汲極中之一連接至位元線BL_N。
在第K列(K是2或更大且為(i-1)或更小的自然數)中的記憶胞300中(記憶胞300(K,1)至300(K,j))，電晶體311的源極和汲極中之一連接至第(K-1)列中的記憶胞(記憶胞300(K-1,1)至300(K-1,j))中的電晶體311的源極和汲極中之另一者。
在第i列中的記憶胞300中(記憶胞300(i,1)至300(i,j))，電晶體311的源極和汲極中之一連接至第(i-1)列中的記憶胞(記憶胞300(i-1,1)至300(i-1,j))中的電晶體311的源極和汲極中之另一者。
電晶體311(M,N)作為記憶胞300(M,N)中的選取電晶體。注意，在本實施例中的半導體記憶體裝置中，電晶體311並非總是需要是n通道電晶體。
舉例而言，使用實施例1中的半導體裝置中作為電晶體111之包含氧化物半導體層的電晶體，以作為電晶體311(M,N)。
電晶體312(M,N)是n通道電晶體。注意，在本實施例的半導體記憶體裝置中，電晶體312並非總是需要是n通道電晶體。
電晶體312(M,N)的閘極連接至電晶體311(M,N)的源極和汲極中之另一者。
在第一列中的記憶胞300中(記憶胞300(1,1)至300(i,j))，電晶體312(1,N)的源極和汲極中之一連接至電晶體301_N的源極和汲極中的另一者。
在第K列中的記憶胞300中(記憶胞300(K,1)至300(K,j))，電晶體312的源極和汲極中之一連接至第(K-1)列中的記憶胞(記憶胞300(K-1,1)至300(K-1,j))中的電晶體312的源極和汲極中之另一者。
在第i列中的記憶胞300中(記憶胞300(i,1)至300(i,j))，電晶體312的源極和汲極中之一連接至第(i-1)列中的記憶胞(記憶胞300(i-1,1)至300(i-1,j))中的電晶體312的源極和汲極中之另一者。
電晶體312(M,N)作為記憶胞300(M,N)中的輸出電晶體。
可以使用作為實施例1中的半導體裝置中的電晶體112之包含含有屬於第14族的半導體(例如矽)之半導體層的電晶體，作為電晶體312(M,N)。
電容器313(M,N)的第一電容器電極連接至電容器線CL_M。電容器313(M,N)的第二電容器電極連接至電晶體311(M,N)的源極和汲極中之另一者。
電容器313(M,N)作為儲存電容器。
電晶體302_N的源極和汲極中之一連接至第i列中的記憶胞300(記憶胞300(i,1)至300(i,j))中的電晶體312(i,N)的源極和汲極中的另一者。電晶體302_N的源極和汲極中之另一者連接至源極線SL。
舉例而言，字線WL_1至WL_i的電壓由包含解碼器的驅動電路控制。
舉例而言，位元線BL_1至BL_j的電壓由包含解碼器的驅動電路控制。
舉例而言，電容器線CL_1至CL_i的電壓由包含解碼器的驅動電路控制。
舉例而言，閘極線BGL_1至BGL_i的電壓由閘極線驅動電路控制。
舉例而言，使用包含二極體及電容器的電路，形成閘極線驅動電路。在該情形中，電容器的第一電容器電極電連接至二極體的陽極與閘極線BGL。
此外，參考圖8B，說明圖8A中的記憶胞陣列的驅動方法實施例。圖8B是時序圖，顯示圖8A中的記憶胞陣列的驅動方法的實施例。此處，舉例而言，說明資料寫至第一列及第一行中的記憶胞300(1,1)以及第二列及第二行中的記憶胞300(2,2)、然後讀取寫入的資料之情形。注意，在圖8B中的時序圖中，電壓Vh高於電晶體311的臨界電壓。
首先，如圖8B中的週期t31所示般，字線WL_1的電壓及字線WL_2的電壓設定於電壓Vh，選取線SEL_A的電壓設為等於作為參考電位之接地電位GND，以及，選取線SEL_B的電壓設定於電壓Vh。此時，字線WL_1及字線WL_2以外的字線WL的電壓設定為等於接地電位GND，以及，電容器線CL_1至CL_i的電壓設定為等於接地電位GND。此外，源極線SL的電壓設定為等於接地電位GND。
此時，在第一列中的記憶胞300(記憶胞300(1,1)至300(1,j))中，電晶體311(1,1)至311(1,j)開啟，以及，在第二列中的記憶胞300(記憶胞300(2,1)至300(2,j))中，電晶體311(2,1)至311(2,j)開啟。
當電晶體311(1,1)至311(1,j)及電晶體311(2,1)至311(2,j)開啟時，記憶體資料訊號從位元線BL_2經由電晶體311(1,2)及電晶體311(2,2)而輸入至電晶體312(2,2)的閘極及電容器313(2,2)的第二電容器電極。此時，電晶體312(2,2)的閘極的電壓及電容器313(2,2)的第二電容器電極的電壓具有與記憶體資料訊號輸入的電壓相同的位準，以及，第二列及第二行中的記憶胞300(2,2)設定於寫入狀態。此處，舉例而言，位元線BL_2的電壓是電壓Vh。
在資料寫至第二列中的記憶胞300(包含第二列及第二行中的的記憶胞300(2,2))之後，字線WL_2的電壓設定為等於接地電位GND。此時，字線WL_3至WL_i的電壓等於接地電位GND，以及，電容器線CL_1至CL_i的電壓等於接地電位GND。此外，在第二列中的閘極線BGL_2的電壓設定於V1。
此時，電晶體311(2,1)至311(2,j)關閉。此外，電晶體311(2,1)至311(2,j)的臨界電壓具有正位準。如此，電容器313(2,1)至313(2,j)的第二電容器電極的電壓及電晶體312(2,1)至312(2,j)的閘極的電壓固持一段時間長度。
接著，如圖8B中的週期t32所示般，，字線WL_1的電壓設定為等於電壓Vh。此時，字線WL_1以外的字線WL的電壓和電容器CL_1至CL_i的電壓設定為等於接地電位GND。
此時，在第一列中的記憶胞300(記憶胞300(1,1)至300(1,j))中，電晶體311(1,1)至311(1,j)開啟。
當電晶體311(1,1)至311(1,j)開啟時，記憶體資料訊號從位元線BL_1經由電晶體311(1,1)而輸入至電晶體312(1,1)的閘極及電容器313(1,1)的第二電容器電極。此時，電晶體312(1,1)的閘極的電壓及電容器313(1,1)的第二電容器電極的電壓具有與記憶體資料訊號輸入的電壓相同的位準，以及，第一列及第一行中的記憶胞300(1,1)設定於寫入狀態。此處，舉例而言，第一列中的位元線BL_1的電壓是電壓Vh。
在資料寫至第一列中的記憶胞300(包含第一列及第一行中的的記憶胞300(1,1))之後，字線WL_1的電壓設定為等於接地電位GND。此時，字線WL_1以外的字線WL的電壓等於接地電位GND，以及，電容器線CL_1至CL_i的電壓等於接地電位GND。此外，在第一列中的閘極線BGL_1的電壓設定於電壓V1。
此時，電晶體311(1,1)至311(1,j)關閉。此外，電晶體311(1,1)至311(1,j)的臨界電壓具有正位準。如此，電容器313(1,1)至313(1,j)的第二電容器電極的電壓及電晶體312(1,1)至312(1,j)的閘極的電壓固持一段時間長度。
此外，如圖8B中的週期t33所示般，電容器線CL_1的電壓等於接地電位GND，選取線SEL_A的電壓設定於電壓Vh，以及，選取線SEL_B的電壓設定於電壓Vh。此時，字線WL_1至WL_i的電壓設定為等於接地電位GND，以及，電容器線CL_1以外的電容器線CL的電壓設定在電壓Vh。此外，源極線SL的電壓等於接地電位GND。注意，在週期t33之前，位元線BL_1的電壓設定於電壓Vh。
此時，在記憶胞300(1,1)至(i,1)中的每一記憶胞中，電晶體312的源極和汲極之間的電阻是根據電晶體312的閘極的電壓。此外，在記憶胞300(1,1)至(i,1)中的每一記憶胞中，當電晶體312開啟時，位元線BL_1的電壓設定為等於接地電位GND，位元線BL_1的電壓輸出作為資料，以及資料被讀取。
接著，如圖8B中的週期t34所示般，電容器線CL_2的電壓設定為等於接地電位GND，選取線SEL_A的電壓設定在電壓Vh，以及，選取線SEL_B的電壓設定在電壓Vh。此時，字線WL_1至字線WL_i的電壓設定為等於接地電位GND，以及，電容器線CL_2以外的電容器線CL的電壓設定在電壓Vh。此外，源極線SL的電壓等於接地電位GND。注意，在週期t34之前，位元線BL_2的電壓設定於電壓Vh。
此時，在記憶胞300(1,2)至(i,2)中的每一記憶胞中，電晶體312的源極與汲極之間的電阻是根據電晶體312的閘極電壓。此外，在記憶胞300(1,2)至(i,2)中的每一記憶胞中，當電晶體312開啟時，位元線BL_2的電壓設定為等於接地電位GND，位元線BL_2的電壓輸出作為資料，以及資料被讀取。上述是圖8A中的記憶胞陣列的驅動方法實施例。
接著，參考圖9A及9B，說明圖8A中的記憶胞陣列中的記憶胞300的結構實施例。圖9A及9B顯示本實施例中的半導體記憶體裝置中的記憶胞結構實施例。圖9A是上視圖，圖9B是圖9A中的C-D剖面視圖。注意，圖9A及9B顯示二記憶胞的結構實施例。
圖9A及9B中所示的記憶胞包含半導體層352a、半導體層352b、絕緣層353、導體層354、絕緣層355、半導體層356、導體層357a、導體層357b、絕緣層358、導體層359a、導體層359b、絕緣層360、及導體層361。注意，本實施例中的半導體記憶體裝置不一定需要包含絕緣層355。
半導體層352a及352b均形成於基底350的同一表面上而以絕緣層351設於其間。
關於基底350，舉例而言，可以使用實施例1中作為基底150的基底。
關於絕緣層351，可以是由實施例2中用於絕緣層251的材料所形成的層。注意，絕緣層351可以是用於絕緣層351的材料所形成的層的堆疊。
半導體層352a具有成對雜質區。半導體層352a具有位於成對的雜質區之間的通道形成區。具有不同濃度的雜質元素之眾多雜質區可以設置在半導體層352a中。
此外，配置在相同列中的記憶胞中，使用相同層以形成半導體層352a。
半導體層352a作為電晶體的通道形成層，此電晶體係作為源極線中及每一記憶胞中的輸出電晶體。
半導體層352b含有與半導體層352a中的雜質區相同的雜質元素。半導體層352b與半導體層352a相離開。注意，半導體層352b含有賦予導電率的雜質元素，以致於其可以作為導體層並因而被視為導體層。
半導體層352b作為電晶體的第二閘極，此電晶體係作為閘極線BGL及每一記憶胞中的選取電晶體。
關於半導體層352a及半導體層352b，舉例而言，可以使用實施例1中用於半導體層152a及半導體層152b的材料所形成的層。
絕緣層353設於半導體層352a及半導體層352b上。
絕緣層353作為電晶體的閘極絕緣層，所述電晶體係作為每一記憶胞中的輸出電晶體。
關於絕緣層353，舉例而言，可以使用實施例1中由用於絕緣層151的材料所形成的層。或者，絕緣層353可以是由用於絕緣層151的材料形成的層的堆疊。
導體層354與半導體層352a(包含通道形成區)重疊，而以絕緣層353設於其間。注意，導體層354的側表面可以是尾端漸細的。當導體層354的側表面是尾端漸細時，便於上層的形成。
導體層354作為電晶體的閘極，此電晶體作為記憶胞中的輸出電晶體。
關於導體層354，舉例而言，可以使用實施例1中由用於導體層154的材料所形成的層。或者，導體層354可以是由用於導體層354的材料所形成的層的堆疊。
絕緣層355設於絕緣層353上。藉由設置絕緣層355，舉例而言，可以將導因於導體層354的不平整部份平坦化以及便於在上部中形成層。
關於絕緣層355，舉例而言，可以使用實施例1中由用於絕緣層151的材料所形成的層。或者，絕緣層355可以是由用於絕緣層355的材料所形成的層的堆疊。舉例而言，絕緣層355可以由氧氮化矽層、氮氧化矽層、及氧化矽層的堆疊所形成。
半導體層356與半導體層352b重疊，而以絕緣層353及絕緣層355設於其間。
半導體層356作為電晶體的通道形成層，此電晶體係作為記憶胞中的選取電晶體。
關於半導體層356，舉例而言，可以使用實施例1中由用於半導體層156的材料所形成的層。
導體層357a電連接至半導體層356。
在配置於相同行中的記憶胞中，在第k列(k是2或更大且為I或更小的自然數)中的記憶胞的導體層357a電連接至第(k-1)列中的記憶胞的半導體層356。如此，可以降低佈線的數目，以致於可以使半導體記憶體裝置的面積小。注意，在本實施例中的半導體記憶體裝置無須侷限於此。
導體層357a作為電晶體的源極和汲極中之一，此電晶體係作為記憶胞中的選取電晶體。
導體層357b電連接至導體層354及半導體層356。藉由導體層357b接觸導體層354的結構，可以使接觸面積比導體層357b經由絕緣層中的開口而電連接至導體層354時的接觸面積更大。因此，接觸電阻可以降低。
導體層357b作為電晶體的源極和汲極中的另一者，此電晶體係作為記憶胞中的選取電晶體，導體層357b也作為電容器的第二電容器電極，此電容器係作為記憶胞中的儲存電容器。
關於導體層357a及導體層357b，舉例而言，可以使用實施例1中由與用於導體層157a及導體層157b的材料所形成的層。或者，導體層357a及導體層357b可以是由用於導體層357a及導體層357b的材料所形成的層的堆疊。
絕緣層358形成於半導體層356、導體層357a、及導體層357b上。
絕緣層358作為電晶體的閘極絕緣層，此電晶體係作為記憶胞中的選取電晶體，絕緣層358也作為電容器的介電層，此電容器係作為記憶胞中的儲存電容器。
關於絕緣層358，可以使用實施例1中由用於絕緣層158的材料所形成的絕緣層。或者，絕緣層358可以是由用於絕緣層158的材料所形成的層的堆疊。
導體層359a與導體層357a重疊，而以絕緣層358夾於其間。
導體層359a作為電容器的第一電容器電極，此電容器係作為記憶胞中的儲存電容器。
導體層359b與半導體層356重疊，而以絕緣層358夾於其間。
導體層359b作為電晶體的第一閘極，此電晶體係作為字線WL及記憶胞中的選取電晶體。
關於導體層359a及導體層359b，舉例而言，使用實施例1中用於導體層159的材料所形成的層。或者，導體層359a及導體層359b可以是由用於導體層359a及導體層359b的材料所形成的層的堆疊。
絕緣層360形成於絕緣層358、導體層359a、及導體層359b上。
關於絕緣層360，舉例而言，可以使用由用於絕緣層355的材料所形成的層。或者，絕緣層360可以是由用於絕緣層360的材料所形成的層的堆疊。
導體層361經由形成於絕緣層358及絕緣層360中的開口而接觸導體層357b，以及，經由形成於絕緣層353、絕緣層355、絕緣層358、及絕緣層360中的開口而接觸半導體層352a中的雜質區。
導體層361作為記憶胞中的位元線BL。
關於導體層361，舉例而言，使用由用於導體層354的材料所形成的層。或者，導體層361可以是由用於導體層361的材料所形成的層的堆疊。
絕緣層可以設於導體層361上，以及，經由形成於絕緣層中的開口而電連接至導體層361的不同導體層可以設於絕緣層上。
注意，在本實施例中的半導體記憶體裝置的記憶胞中，施加至第二閘極的電壓位準或是絕緣層355的厚度適當地設定，以致於作為選取電晶體的電晶體的臨界電壓的位準可以在需要時變成所需位準。
接著，參考圖10A至10D、圖11A至11C、圖12A至12C、及圖13A至13C，說明圖9A及9B中的記憶胞製造方法的實施例。圖10A至10D、圖11A至11C、圖12A至12C、及圖13A至13C是剖面視圖，顯示圖9A及9B中的記憶胞製造方法的實施例。
首先，如圖10A所示，製備基底350，在基底350的一表面上形成絕緣層351，以及在基底350的該一表面上形成半導體層342，而以絕緣層351夾於其間。注意，氧化物絕緣層或氮化物絕緣層可以預先形成於基底350上。
舉例而言，以同於實施例2中在基底250的一表面上形成絕緣層251及半導體層242的方法，在基底350上形成絕緣層351及半導體層342。
注意，在形成半導體層342之後，將賦予p型或n型導電率的雜質元素添加至半導體層342。藉由將賦予p型或n型導電率的雜質元素添加至半導體層342，可以容易地控制包含半導體層342的電晶體的臨界電壓。
不侷限於上述形成方法，可以藉由CVD，在絕緣層351上形成多晶、微晶、或非晶的半導體層，以形成半導體層342。
接著，如圖10B中所示般，藉由蝕刻部份半導體層342，形成彼此分開的半導體層342a及半導體層342b。
接著，如圖10C中所示般，在半導體層342a及半導體層342b上形成絕緣層353。
舉例而言，以類似於形成用於絕緣層253的膜的方法，形成由用於絕緣層353的材料所形成的膜，而形成絕緣層353。或者，絕緣層353可以是由用於絕緣層353的材料所形成的層的堆疊。
注意，在形成絕緣層353之後，賦予p型或n型導電率的雜質元素可以添加至部份半導體層342a及部份半導體層342b。
然後，如圖10D中所示般，在至少部份半導體層342a上形成第一導體膜而以絕緣層353設於其間，以及，部份地蝕刻第一導體膜，以致於形成導體層354。
舉例而言，藉由濺射，以形成由用於導體層354的材料形成的膜，而形成第一導體膜。或者，第一導體膜可以是由用於第一導體膜的材料所形成的膜的堆疊。
接著，如圖11A中所示般，藉由使用導體層354作為掩罩，將賦予p型或n型導體率的雜質元素添加至半導體層342a和半導體層342b，以致於在半導體層342a中形成與導體層354重疊的通道形成區、在該區以外的區域中形成雜質區、以及在半導體層342b中形成雜質區以致於形成半導體層352a和半導體層352b。
接著，如圖11B中所示般，藉由在絕緣層353及導體層354上形成第三絕緣膜，以形成絕緣層355。
舉例而言，以下述方式形成絕緣層355：氧氮化矽膜形成於絕緣層353及導體層354上，氮氧化矽膜形成於氧氮化矽膜上，以及氧化矽膜形成於氮氧化矽膜上。
然後，如圖11C所示般，藉由移除部份絕緣層355，使導體層354的上表面曝露。
舉例而言，以CMP(化學機械拋光)或蝕刻，移除部份絕緣層355，使導體層354的上表面曝露。
舉例而言，在依序形成氧氮化矽膜、氮氧化矽膜、及氧化矽膜以致於形成絕緣層353的情形中，氮氧化矽膜的上表面可以藉由CMP曝露，以及，導體層354的上表面可以藉由乾蝕刻曝露。
然後，如圖12A中所示般，在絕緣層355上形成及部份地蝕刻氧化物半導體膜，以致於形成半導體層356。
舉例而言，以濺射形成由用於半導體層356的氧化物半導體材料所形成的膜，而形成氧化物半導體膜。注意，在稀有氣體氛圍、氧氛圍、或稀有氣體及氧的混合氛圍中，形成氧化物半導體膜。舉例而言，藉由在氧氛圍中形成氧化物半導體膜，可以形成高晶性的氧化物半導體膜。
使用具有In2O3：Ga2O3：ZnO=1：1：1(莫耳比)的成分比的氧化物靶作為濺射靶，形成氧化物半導體膜。或者，舉例而言，使用具有In2O3：Ga2O3：ZnO=1：1：2(莫耳比)的成分比的氧化物靶，形成氧化物半導體膜。
相對於氧化物靶的總體積，空間等區域除外的部份之體積的比例(此比例也稱為相對密度)較佳地大於或等於90%且低於或等於100%，更佳的是大於或等於95%且低於或等於99.9%。
當以濺射形成氧化物半導體膜時，基底350可以保持在降壓下且在100至600℃下被加熱，較佳地300至400℃下被加熱。藉由加熱基底350，氧化物半導體膜中的雜質濃度可以降低且可以降低濺射對氧化物半導體膜造成的損傷。
然後，如圖12B中所示般，在導體層354、絕緣層355、及半導體層356上形成及部份地蝕刻第二導體膜，以致於形成導體層357a和導體層357b。
舉例而言，以濺射等等，形成由用於導體層357a和導體層357b的材料所形成的膜，以形成第二導體膜。或者，第二導體膜可以是由用於導體層357a和導體層357b的材料所形成的膜的堆疊。
然後，如圖12C中所示般，絕緣層358形成至接觸半導體層356。
注意，在形成氧化物半導體膜之後、在蝕刻部份氧化物半導體膜之後、在形成第二導體膜之後、在蝕刻部份第二導體膜之後、或在形成絕緣層358之後，在高於或等於400℃且低於或等於750℃、或是高於或等於400℃且低於基底的應變點之溫度中，執行熱處理。
注意，關於用於熱處理的熱處理設備，可以使用實施例2中應用於製造方法的熱處理設備。
在熱處理之後，將高純度氧氣、高純度N2O氣體、或超乾空氣(露點為-40℃或更低，較低地-60℃或更低)導入熱處理中使用的爐中並維持或降低加熱溫度。在該情形中，較佳的是水、氫、等等未含於氧氣或N2O氣體中。被導入至熱處理設備的氧氣或N2O氣體較佳的是6N或更高，較佳的是7N或更高。亦即，氧氣或N2O氣體中的雜質濃度是1 ppm或更低，較佳的是0.1 ppm或更低。藉由氧氣或N2O氣體的作用，氧被供應至半導體層356，以致於由半導體層356中的氧缺乏造成的缺陷可以降低。
此外，除了熱處理之外，在形成絕緣層358之後，在惰性氣體氛圍或氧氣氛圍中，執行熱處理(較佳的在300至400℃，舉例而言，300至350℃)。
此外，在形成絕緣層358之後、在形成氧化物半導體膜之後、在形成作為用於選取電晶體之電晶體的源極或汲極的導體層之後、在形成絕緣層之後、或在熱處理之後，執行使用氧電漿的氧摻雜處理。舉例而言，使用2.45 GHz的高密度電漿，執行氧摻雜處理。或者，藉由離子摻雜或離子佈植，執行氧摻雜處理。
舉例而言，在形成含有氧化鎵的絕緣層作為絕緣層358的情形中，氧供應至絕緣層，以致於氧化鎵的成分可以是GaOx。
或者，在形成含有氧化鋁的絕緣層作為絕緣層358的情形中，氧供應至絕緣層，以致於氧化鋁的成分為AlOx。
或者，在形成含有鎵鋁氧化物或鋁鎵氧化物的絕緣層作為絕緣層358的情形中，氧供應至絕緣層，以致於鎵鋁氧化物或鋁鎵氧化物的成分為GaxAl2-xO3+α。
經由這些步驟，例如氫、濕氧、羥基、或氫化物(也稱為氫化合物)等雜質從半導體層356中移除，以及，將氧供應至半導體層356。如此，將半導體層356高度純化。
然後，如圖13A中所示般，在絕緣層358上形成及部份地蝕刻第三導體膜，以致於形成導體層359a及導體層359b。
舉例而言，藉由濺射，以用於導體層359a及導體層359b的材料形成膜，而形成第三導體膜。或者，第三導體膜可為用於導體層359a及導體層359b的材料所形成的膜之堆疊。
接著，如圖13B所示，藉由在絕緣層358、導體層359a、及導體層359b上形成第五絕緣膜，以形成絕緣層360。
舉例而言，藉由濺射、電漿增強CVD、等等，以形成由用於絕緣層360的材料形成的膜，而形成第五絕緣膜。
然後，如圖13C中所示，在絕緣層360上形成導體層361。此時，開口設置成接觸第一列及相同行中的記憶胞之半導體層352a中的雜質區以及導體層361。
舉例而言，藉由濺射等等，以形成由用於導體層361的材料形成的膜，而形成第四導體膜。或者，第四導體膜可以是由用於導體層361的材料所形成的膜的堆疊。上述是圖9A及9B中的記憶胞之製造方法實施例。
如同參考圖8A及8B、圖9A及9B、圖10A至10D、圖11A至11C、圖12A至12C、及圖13A至13C所述般，本實施例中的半導體記憶體裝置的實施例具有包含眾多記憶胞的記憶胞陣列。
在本實施例中的半導體記憶體裝置的實施例中的記憶胞包含至少選取電晶體及輸出電晶體、以及儲存電容器，這些電晶體是場效電晶體。
選取電晶體包含氧化物半導體層，通道形成在此氧化物半導體層中。有通道形成於其中的氧化物半導體層是藉由純化而製成為本質的(i型的)或實質上本質的(實質上i型的)氧化物半導體層。藉由氧化物半導體層的純化，氧化物半導體層中的載子濃度可以低於1x1014/cm3、較佳地低於1x1012/cm3、更佳地低於1x1011/cm3，以致於可以抑制導因於溫度變化的特徵變化。此外，藉由上述結構，每微米通道寬度的關閉狀態電流可為10 aA(1x10-17A)或更低、1 aA(1x10-18A)或更低、10 zA(1x10-30A)或更低、1 zA(1x10-31A)或更低、100 yA(1x10-22A)或更低。較佳的是，電晶體的關閉狀態電流儘可能低。本實施例中的電晶體的每微米通道寬度的關閉狀態電流的下限評估約為10-30A/μm。
此外，含於有通道形成於其中的氧化物半導體層中的鹼性金屬的濃度較佳的是低的。舉例而言，在鈉含於有通道形成於其中的氧化物半導體層中，含於有通道形成於其中的氧化物半導體層中的鈉的濃度為5x1016/cm3或更低、較佳地為1x1016/cm3或更低、更佳地為1x1015/cm3或更低。舉例而言，在鋰含於有通道形成於其中的氧化物半導體層中的情形中，含於有通道形成於其中的氧化物半導體層中的鋰濃度為5x1015/cm3或更低、較佳地為1x1015/cm3或更低。舉例而言，在鉀含於有通道形成於其中的氧化物半導體層中的情形中，含於有通道形成於其中的氧化物半導體層中的鉀濃度為5x1015/cm3或更低、較佳地為1x1015/cm3或更低。舉例而言，在與氧化物半導體層接觸的絕緣層為氧化物的情形中，鈉擴散至氧化物絕緣層以及造成電晶體劣化(例如，臨界電壓偏移或遷移率降低)。此外，鈉也造成多個電晶體的特徵變異。如此，含於有通道形成於其中的氧化物半導體層中的鹼性金屬的濃度的降低，導致抑制導因於鹼金屬的電晶體特徵的劣化。
此外，在本實施例中的半導體記憶體裝置的實施例的記憶胞中，選取電晶體包含第一閘極和第二閘極。
此外，在本實施例中的半導體記憶體裝置的實施例的記憶胞包含導體層，所述導體層作為選取電晶體的第二閘極、與作為輸出電晶體的通道形成層的半導體層相分離、以及由與半導體層相同的材料形成。
根據上述結構，選取電晶體的臨界電壓於需要時被調整，以致於在關閉狀態的選取電晶體的源極和汲極之間流動的電流量可以儘可能地降低。因此，可以加長記憶胞中的資料固持的時間長度。
此外，根據上述結構，可以使用於寫入及讀取資料所需的電壓低於習知的半導體記憶體裝置的用於寫入及讀取資料的電壓；因此，可以降低耗電。
此外，根據上述結構，藉由資料訊號輸入至輸出電晶體的閘極，以寫入資料；因此，可以增加資料可寫入頻率。
此外，根據上述結構，作為輸出電晶體的通道形成層的半導體層以及作為選取電晶體的第二閘極的導體層可以在相同步驟中使用相同材料層同時形成。因此，可以抑制製造步驟的數目及製造成本的增加。
(實施例4)
在本實施例中，說明上述實施例中半導體記憶體裝置中的閘極線驅動電路的結構實施例。
參考圖14，說明本實施例中的閘極線驅動電路的電路結構實施例。
圖14中所示的閘極線驅動電路包含s-級(s是2或更大且為i或更小的自然數)單元閘極線驅動電路。
第z級中的單元閘極線驅動電路(z是2或更大且為s或更小的自然數)包含電晶體511_z和電容器512_z。
電壓VC選擇性地輸入至電晶體511_z的源極和汲極中之一。電晶體511_z的源極和汲極中之另一者連接至電晶體511_z的閘極。
電晶體511_z作為二極體。在該情形中，電晶體511_z的源極和汲極中之一是陰極，以及電晶體511_z的源極和汲極中之另一者是陽極。
注意，關於電晶體511_z，可以使用包含第一閘極和第二閘極的電晶體。在該情形中，電晶體511_z的源極和汲極中之另一者連接至電晶體511_z的第一閘極和第二閘極。
電容器512_z的第一電容器電極連接至電晶體511_z的源極和汲極中之另一者。接地電位GND輸入至電容器512_z的第二電容器電極。
在單元閘極線驅動電路中，電晶體511_z的源極和汲極中之另一者電連接至I閘極線BGL中的不同閘極線BGL。舉例而言，在第一閘極中的單元閘極線驅動電路中，電晶體511_1的源極和汲極中之另一者連接至第一至第p列中的閘極線BGL_1至BGL_p(p是3或更大且為(i-2)或更小的自然數)，以及，在第s級中的單元閘極線驅動電路中，電晶體511_s的源極和汲極中之另一者連接至第(p(s-1)+1)至第i列中的閘極線BGL_p(s-1)+1至BGL_i。
在電晶體連接的閘極線BGL的電壓比電壓VC高出某一量的情形中，電流從閘極線BGL流經電晶體511_z的源極和汲極。因此，閘極線BGL的電壓設定在比電壓VC高出電晶體511_z的臨界電壓之電壓。當閘極線BGL的電壓設定為遠低於記憶胞中的選取電晶體的源極的電壓時，選取電晶體的臨界電壓正向偏移。因此，可以增進記憶胞的固持特徵。
注意，在停止電壓VC供應至閘極線驅動電路以及閘極線BGL的電壓低於電壓VC的情形中，逆向偏壓施加至電晶體511_z。因此，流經電晶體511_z的電流僅為關閉狀態電流。電力藉由此關閉狀態電流而儲存於電容器512_z中，以及，閘極線BGL的電壓隨著時間增加。然後，記憶胞中的選取電晶體的電壓Vgs降低；因此，能夠使電晶體的臨界電壓偏移。但是，由於電容器512_z可以設在胞陣列之外，所以，相較於記憶胞中的儲存電容器，可以確保更大的電容。因此，即使當一段時間地停止電壓VC供應至電晶體511_1的源極和汲極中之一時，仍然能夠固持寫至每一記憶胞中的資料。
如同參考圖14所述般，本實施例中的閘極線驅動電路的實施例包含多級單元閘極線驅動電路。多級單元閘極線驅動均包含二極體連接型的電晶體及電容器。根據此結構，即使當暫時停止電壓供應至閘極線驅動電路時，仍然能夠將閘極線BGL的電壓保持一段時間長度。
(實施例5)
在本實施例中，說明半導體記憶體裝置的結構實施例。
首先，參考圖15，說明本實施例中的半導體記憶體裝置的結構實施例。圖15是方塊圖，顯示本實施例中的半導體記憶體裝置的結構實施例。
圖15中所示的半導體記憶體裝置包含包括眾多記憶胞(MC)811的記憶胞陣列(MCA)812、第一驅動電路(IDRV)813_1、第二驅動電路(JDRV)813_2、及驅動控制電路(DCTL)813_3。
關於記憶胞陣列的結構，可以使用實施例2中所述的記憶胞陣列的結構。
列位址訊號輸入至第一驅動電路813_1。第一驅動電路813_1根據列位址訊號輸入以選取字線WL以及設定字線WL的電壓。舉例而言，第一驅動電路813_1包含解碼器。解碼器根據列位址訊號輸入以選取字線WL。注意，本實施例中的半導體記憶體裝置包含眾多第一驅動電路813_1。
記憶體資料訊號及行位址訊號輸入至第二驅動電路813_2。第二驅動電路813_2設定位元線BL的電壓。此外，第二驅動電路813_2根據讀取訊號以設定電容器線CL的電壓以及選擇性地讀取儲存於記憶胞811中的資料。舉例而言，第二驅動電路813_2包含解碼器、眾多類比開關、讀取訊號輸出電路、及讀取電路。解碼器選取位元線BL。眾多類比開關視從解碼器輸入的訊號而決定記憶資料訊號是否輸出。讀取訊號輸出電路產生及輸出讀取訊號。讀取電路藉由讀取訊號而讀取儲存在被選取的記憶胞811中。
寫入控制訊號、讀取控制訊號、及位址訊號輸入至驅動控制電路813_3。驅動控制電路813_3產生及輸出訊號，這些訊號根據輸入的寫入控制訊號、讀取控制訊號、及位址訊號，來控制第一驅動電路813_1及第二驅動電路813_2的操作。舉例而言，驅動控制訊號813_3根據位址訊號而輸出眾多列位址訊號至第一驅動電路813_1以及眾多行位址訊號至第二驅動電路813_2。
如同參考圖15所述般，在本實施例中的記憶體裝置的實施例包含包括眾多記憶胞的記憶胞陣列、第一驅動電路、第二驅動電路、及驅動控制電路。
根據此結構，對預定的記憶胞寫入及讀取資料。
(實施例6)
在本實施例中，說明包含上述實施例中的半導體記憶體裝置的電子裝置的實施例。
參考圖16A至16D，說明本實施例中的電子裝置的結構實施例。
圖16A中所示的電子裝置是個人數位助理的實施例。圖16A中所示的個人數位助理包含機殼1001a、設於機殼1001a中的顯示部1002a。
注意，機殼1001a的側表面1003a設有用於連接個人數位助理至外部裝置之連接端子、以及用於操作圖16A中所示的個人數位助理的一或更多鍵。
圖16A中所示的個人數位助理在機殼1001a中包含CPU、記憶體電路、用於在外部裝置與CPU和記憶體電路之間傳送及接收訊號的介面、以及用於對外部裝置傳送及接收訊號的天線。
舉例而言，圖16A中所示的個人數位助理作為電話機、電子書讀取器、個人電腦、及遊戲機中之一或更多。
圖16B中所示的電子裝置是可折疊的個人數位助理。圖16B中所示的個人數位助理包含機殼1001b、設於機殼1001b中的顯示部1002b、機殼1004、設於機殼1004中的顯示部1005、及用於連接機殼1001b和機殼1004之軸部1006。
在圖16B中所示的個人數位助理中，藉由軸部1006而使機殼1001b或機殼1004移動，可以使機殼1001b堆疊於機殼1004上。
注意，機殼1001b的側表面1003b或機殼1004的側表面1007設有用於連接個人數位助理至外部裝置之連接端子、以及用於操作圖16B中所示的個人數位助理的一或更多鍵。
顯示部1002b和顯示部1005可以顯示不同的影像或一影像。注意，並非需要設置顯示部1005，以及，可以設置作為輸入裝置的鍵盤以取代顯示部1005。
圖16B中所示的個人數位助理在機殼1001b或機殼1004中包含CPU、記憶體電路、以及用於在外部裝置與CPU和記憶體電路之間傳送及接收訊號的介面。注意，圖16B中所示的個人數位助理可以包含用於對外部裝置傳送及接收訊號的天線。
舉例而言，圖16B中所示的個人數位助理作為電話機、電子書讀取器、個人電腦、及遊戲機中之一或更多。
圖16C中所示的電子裝置是固定式資訊終端的實施例。圖16C中所示的固定式資訊終端包含機殼1001c、及設於機殼1001c中的顯示部1002c。
注意，顯示部1002c可以設於機殼1001c中的桌面部1008上。
圖16C中所示的固定式資訊終端在機殼1001c中包含CPU、記憶體電路、以及用於在外部裝置與CPU和記憶體電路之間傳送及接收訊號的介面。注意，圖16C中所示的固定式資訊終端可以包含用於對外部裝置傳送及接收訊號的天線。
此外，圖16C中所示的固定式資訊終端中的機殼1001c的側表面1003c可以設有發出票證等等的票卡部、硬幣槽、紙幣槽中之一或更多。
舉例而言，圖16C中所示的固定式資訊終端作為自動櫃員機、用於訂票等的資訊通訊終端(也稱為多媒體站)、或遊戲機。
圖16D中所示的電子裝置是固定式資訊終端的實施例。圖16D中所示的固定式資訊終端包含機殼1001d、及設於機殼1001d中的顯示部1002d。注意，也可以設置用於支撐機殼1001d的支架。
注意，機殼1001d的側表面1003d設有用於連接固定式資訊終端至外部裝置之連接端子、以及用於操作圖16D中所示的固定式資訊終端的一或更多鍵。
圖16D中所示的固定式資訊終端在機殼1001d中包含CPU、記憶體電路、以及用於在外部裝置與CPU和記憶體電路之間傳送及接收訊號的介面。注意，圖16D中所示的固定式資訊終端可以包含用於對外部裝置傳送及接收訊號的天線。
舉例而言，圖16D中所示的固定式資訊終端作為數位相框、監視器、或電視機。
舉例而言，上述實施例中的半導體記憶體裝置作為電子裝置中的一記憶體電路。舉例而言，上述實施例中的半導體記憶體裝置作為圖16A至16D中所示的電子裝置中的記憶體電路之一。
如同參考圖16A至16D所述般，本實施例中的電子裝置實施例均包含包括上述實施例中的半導體記憶體裝置的記憶體電路。
藉由此結構，即使當未被供予電力時，電子裝置中的資料仍然可以被固持某段時間長度。如此，可靠度可以增進且耗電可以降低。
此外，不限於圖16A至16D中所示的結構，可以使用上述實施例中的半導體記憶體裝置，製造設有連接器的可攜式半導體記憶體裝置。
本申請案根據2010年11月5日向日本專利局申請的日本專利申請序號2010-247996及日本專利申請序號2010-247995等申請案，其內容於此一併列入參考。
111．．．電晶體
112．．．電晶體
131．．．曲線
150．．．基底
151．．．絕緣層
152a．．．半導體層
152b．．．半導體層
153．．．絕緣層
154．．．導體層
155．．．絕緣層
156．．．半導體層
157a．．．導體層
157b．．．導體層
158．．．絕緣層
159．．．導體層
200．．．記憶胞
211．．．電晶體
212．．．電晶體
213．．．電容器
242．．．半導體層
242a．．．半導體層
242b．．．半導體層
250．．．基底
251．．．絕緣層
252a．．．半導體層
252b．．．半導體層
253．．．絕緣層
254．．．導體層
255．．．絕緣層
256．．．半導體層
257a．．．導體層
257b．．．導體層
258．．．絕緣層
259a．．．導體層
259b．．．導體層
260．．．絕緣層
261．．．導體層
300．．．記憶胞
301．．．電晶體
302．．．電晶體
311．．．電晶體
312．．．電晶體
313．．．電容器
342．．．半導體層
342a．．．半導體層
342b．．．半導體層
350．．．基底
351．．．絕緣層
352a．．．半導體層
352b．．．半導體層
353．．．絕緣層
354．．．導體層
355．．．絕緣層
356．．．半導體層
357a．．．導體層
357b．．．導體層
358．．．絕緣層
359a．．．導體層
359b．．．導體層
360．．．絕緣層
361．．．導體層
511．．．電晶體
512．．．電容器
811．．．記憶胞
812．．．記憶胞陣列
813．．．電路
1001a．．．機殼
1001b．．．機殼
1001c．．．機殼
1001d．．．機殼
1002a．．．顯示部
1002b．．．顯示部
1002c．．．顯示部
1002d．．．顯示部
1003a．．．側表面
1003b．．．側表面
1003c．．．側表面
1003d．．．側表面
1004．．．機殼
1005．．．顯示部
1006．．．軸部
1007．．．側表面
1008．．．桌面部
在附圖中：
圖1A至1C顯示實施例1中的半導體裝置中的記憶體電路的說明實施例；
圖2A及2B顯示實施例2中的半導體記憶體裝置中的記憶胞陣列的說明實施例；
圖3A及3B顯示實施例2中的半導體記憶體裝置中的記憶胞的結構實施例；
圖4A至4D是剖面視圖，顯示圖3A及3B中的記憶胞製造方法的實施例；
圖5A至5D是剖面視圖，顯示圖3A及3B中的記憶胞製造方法的實施例；
圖6A至6C是剖面視圖，顯示圖3A及3B中的記憶胞製造方法的實施例；
圖7A至7C是剖面視圖，顯示圖3A及3B中的記憶胞製造方法的實施例；
圖8A及8B顯示實施例3中的半導體記憶體裝置中的記憶胞陣列的說明實施例；
圖9A及9B顯示實施例3中的半導體記憶體裝置中的記憶胞的結構實施例；
圖10A至10D是剖面視圖，顯示圖9A及9B中的記憶胞製造方法的實施例；
圖11A至11C是剖面視圖，顯示圖9A及9B中的記憶胞製造方法的實施例；
圖12A至12C是剖面視圖，顯示圖9A及9B中的記憶胞製造方法的實施例；
圖13A至13C是剖面視圖，顯示圖9A及9B中的記憶胞製造方法的實施例；
圖14是電路圖，顯示實施例4中的閘極線驅動電路的結構實施例；
圖15是方塊圖，顯示實施例5中的半導體記憶體裝置的結構實施例；及
圖16A至16D顯示實施例6中的電子裝置的實施例。
150．．．基底
151．．．絕緣層
152a．．．半導體層
152b．．．半導體層
153．．．絕緣層
154．．．導體層
155．．．絕緣層
156．．．半導體層
157a．．．導體層
157b．．．導體層
158．．．絕緣層
159．．．導體層

Claims (11)

  1. 一種半導體裝置，包括記憶體電路，該記憶體電路包括：第一電晶體；第二電晶體；第一層，作為該第二電晶體的通道形成層；第二層，由與該第一層相同的材料及與該第一層同時形成，其中，該第二層與該第一層相分開且作為該第一電晶體的第一閘極；第一絕緣層，在該第一層及該第二層之上；第一導體層，與該第一層重疊而以該第一絕緣層設於其間；半導體層，與該第二層重疊而以該第一絕緣層設於其間；第二導體層，電連接至該半導體層；第三導體層，電連接至該第一導體層及該半導體層；第二絕緣層，在該半導體層、該第二導體層、及該第三導體層上；以及，第四導體層，與該半導體層重疊而以該第二絕緣層設於其間，該第四導體層作為該第二電晶體的第二閘極。
  2. 如申請專利範圍第1項之半導體裝置，其中，該記憶體電路又包括在該第二絕緣層以及該第四導體層上的第三絕緣層、及在該第三絕緣層上的第五導體層，其中，該第五導體層經由穿過該第一絕緣層、該第二 絕緣層及該第三絕緣層的第一開口而電連接至該第一層、以及經由穿過該第二絕緣層及該第三絕緣層的第二開口而電連接至該第三導體層。
  3. 一種半導體裝置，包括以I列(I是2或更大的自然數)及J行(J是自然數)配置的眾多記憶胞，該眾多記憶胞中的每一記憶胞均包括：第一電晶體；第二電晶體；第一層，作為該第二電晶體的通道形成層；第二層，由與該第一層相同的材料及與該第一層同時形成，其中，該第二層與該第一層相分開且作為該第一電晶體的第一閘極；第一絕緣層，在該第一層及該第二層之上；第一導體層，與該第一層重疊而以該第一絕緣層設於其間；半導體層，與該第二層重疊而以該第一絕緣層設於其間；第二導體層，電連接至該半導體層；第三導體層，電連接至該第一導體層及該半導體層；第二絕緣層，在該半導體層、該第二導體層、及該第三導體層上；以及，第四導體層，與該半導體層重疊而以該第二絕緣層設於其間，該第四導體層作為該第二電晶體的第二閘極。
  4. 如申請專利範圍第3項之半導體裝置，其中，該眾 多記憶胞中的每一記憶胞又包括在該第二絕緣層以及該第四導體層上的第三絕緣層、及在該第三絕緣層上的第五導體層，其中，該第五導體層經由穿過該第一絕緣層、該第二絕緣層及該第三絕緣層的第一開口而電連接至該第一層、以及經由穿過該第二絕緣層及該第三絕緣層的第二開口而電連接至該第三導體層。
  5. 一種半導體裝置，包括以I列(I是2或更大的自然數)及J行(J是自然數)配置的眾多記憶胞，該眾多記憶胞中的每一記憶胞均包括：第一電晶體；第二電晶體；第一層，作為該第二電晶體的通道形成層；第二層，由與該第一層相同的材料及與該第一層同時形成，其中，該第二層與該第一層相分開且作為該第一電晶體的第一閘極；第一絕緣層，在該第一層及該第二層之上；第一導體層，與該第一層重疊而以該第一絕緣層設於其間；半導體層，與該第二層重疊而以該第一絕緣層設於其間；第二導體層，電連接至該半導體層；第三導體層，電連接至該第一導體層及該半導體層；第二絕緣層，在該半導體層、該第二導體層、及該第 三導體層上；以及，第四導體層，與該半導體層重疊而以該第二絕緣層設於其間，該第四導體層作為該第二電晶體的第二閘極，其中，包含於配置在相同行中的記憶胞中的第一層被包含於相同層中。
  6. 如申請專利範圍第1、3及5項中之任一項之半導體裝置，其中，該第一層及該第二層含有矽，以及，該半導體層是氧化物半導體層。
  7. 如申請專利範圍第5項之半導體裝置，其中，在配置在該相同行中的該記憶胞中，在第k列(k是2或更大且為I或更小的自然數)中的第一記憶胞的該第二導體層電連接至第(k-1)列中的第二記憶胞的該半導體層。
  8. 如申請專利範圍第1、3及5項中之任一項之半導體裝置，其中，該第二層含有賦予導電率的雜質元素。
  9. 如申請專利範圍第8項之半導體裝置，其中，該第一層包含含有雜質元素的成對雜質區。
  10. 如申請專利範圍第1、3及5項中之任一項之半導體裝置，其中，該半導體層由與該第一層的材料不同的材料形成，以及，其中，該半導體層作為該第一電晶體的通道形成層。
  11. 如申請專利範圍第1、3及5項中之任一項之半導體裝置，其中，該第三導體層接觸該第一導體層。
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