KR20130118893A - 반도체 장치 - Google Patents

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슈헤이 나가쓰카
유토 야쿠보
준 코야마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치 또는 반도체 기억 장치에서의 데이터 유지 기간이 길게 된다. 반도체 장치 또는 반도체 기억 장치는, 제 1 반도체층 및 제 1 게이트를 포함한 제 1 트랜지스터와, 제 2 반도체층, 제 2 게이트 및 제 3 게이트를 포함한 제 2 트랜지스터를 포함하는 기억 회로를 포함한다. 제 1 반도체층은 제 2 게이트를 포함한 층과 동시에 형성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치 및 반도체 기억 장치에 관한다.
근년, 데이터가 기록 및 제거될 수 있고, 전력의 공급 없이 일정 기간 동안 데이터가 유지될 수 있는 기억 회로를 포함한 반도체 장치가 개발되고 있다.
상기 반도체 장치로서는, 예를 들어 기억 소자인 트랜지스터(메모리 트랜지스터라고도 불림)가 제공된 기억 회로를 포함한 반도체 장치를 들 수 있다(예를 들어 특허 문헌 1 참조).
특허 문헌 1에 개시(開示)된 반도체 장치에 있어서, 메모리 트랜지스터는 제어 게이트 전극, 채널 형성층, 및 제어 게이트 전극과 채널 형성층 사이에 제공된 부유 게이트 전극을 포함한다. 상기 부유 게이트 전극에 데이터가 되는 전하가 축적됨으로써, 메모리 트랜지스터에 데이터가 기록된다.
일본국 특개소57-105889호 공보
특허 문헌 1에 개시된 바와 같이 종래의 반도체 장치는, 데이터가 메모리 트랜지스터에 기록된 후 전하의 누설로 인하여 데이터가 손실되는 문제를 갖는다. 데이터를 유지할 수 있는 반도체 장치에 있어서는, 데이터 유지 기간이 보다 긴 것이 바람직하다.
또한, 종래의 반도체 장치는, 동작을 위하여 필요한 전압이 높아 소비 전력이 높고, 인가된 전압으로 인하여 기억 소자가 열화되는 문제를 갖는다.
또한, 종래의 반도체 장치는, 데이터를 기록할 때 메모리 트랜지스터에서 터널 전류가 발생되어 기억 소자가 열화되기 때문에, 데이터가 반복적으로 기록된 후에는 기억 소자에 데이터가 기록될 수 없다는 문제를 갖는다.
본 발명의 일 형태의 목적 중 하나는 반도체 장치 또는 반도체 기억 장치에 있어서, 데이터의 유지 기간을 길게 하는 것이다. 본 발명의 일 형태의 목적 중 하나는 소비 전력을 저감하는 것이다. 본 발명의 일 형태의 목적 중 하나는 기억 소자에 데이터를 기록하는 횟수를 늘리는 것이다.
본 발명의 일 형태는 선택 트랜지스터 및 출력 트랜지스터를 포함한 기억 회로를 포함한다. 상기 선택 트랜지스터는 제 1 게이트 및 제 2 게이트를 포함한다. 선택 트랜지스터의 문턱 전압은 제 1 게이트의 전압 및 제 2 게이트의 전압에 의하여 필요에 따라 조정되고, 선택 트랜지스터가 오프일 때 선택 트랜지스터의 소스 및 드레인 사이를 흐르는 전류가 최대한 저감되어, 기억 회로에서의 데이터의 유지 기간이 길게 된다.
본 발명의 일 형태에 있어서는, 출력 트랜지스터의 채널 형성층 및 선택 트랜지스터의 게이트로서 기능하는 층이 동일한 재료를 사용하여 형성된다. 따라서, 상기 출력 트랜지스터의 채널 형성층 및 상기 선택 트랜지스터의 게이트로서 기능하는 층은 동일한 공정에서 형성될 수 있어, 제작 공정수의 증가가 억제된다.
본 발명의 일 형태는, I행(I는 2 이상의 자연수) J열(J는 자연수)로 배열되는, 제 1 게이트 및 제 2 게이트를 포함하는 제 1 트랜지스터, 및 제 2 트랜지스터를 각각이 포함하는 복수의 메모리 셀을 포함하는 반도체 기억 장치이다. 복수의 메모리 셀 각각이, 도전형을 부여하는 불순물을 함유한 한 쌍의 불순물 영역을 가지며 제 2 트랜지스터의 채널 형성층으로서 기능하는 제 1 층; 제 1 층과 동시에 동일한 재료를 사용하여 형성되고 제 1 층으로부터 떨어져 있고, 불순물 원소를 함유하며, 제 1 트랜지스터의 제 2 게이트로서 기능하는 제 2 층; 제 1 층 및 제 2 층 위에 제공되며, 제 2 트랜지스터의 게이트 절연층으로서 기능하는 제 1 절연층; 제 1 절연층을 개재(介在)하여 제 1 층과 중첩되며, 제 2 트랜지스터의 게이트로서 기능하는 제 1 도전층; 제 1 절연층을 개재하여 제 2 층과 중첩되고, 제 1 층의 재료와 상이한 재료를 사용하여 형성되며, 제 1 트랜지스터의 채널 형성층으로서 기능하는 반도체층; 반도체층에 전기적으로 접속되며, 제 1 트랜지스터의 소스 및 드레인 중 하나로서 기능하는 제 2 도전층; 제 1 도전층과 반도체층에 전기적으로 접속되며, 제 1 트랜지스터의 소스 및 드레인 중 다른 하나로서 기능하는 제 3 도전층; 반도체층, 제 2 도전층 및 제 3 도전층 위에 제공되며, 제 1 트랜지스터의 게이트 절연층으로서 기능하는 제 2 절연층; 제 2 절연층을 개재하여 반도체층과 중첩되며, 제 1 트랜지스터의 제 1 게이트로서 기능하는 제 4 도전층; 제 2 절연층 및 제 4 도전층 위에 제공되는 제 3 절연층; 및 제 1 절연층으로부터 제 3 절연층까지를 관통하는 제 1 개구부를 통하여 제 1 층에서의 한 쌍의 불순물 영역의 하나에 전기적으로 접속되며, 제 2 절연층 및 제 3 절연층을 관통하는 제 2 개구부를 통하여 제 3 도전층에 전기적으로 접속되는 제 5 도전층을 포함한다.
본 발명의 일 형태는, I행(I는 2 이상의 자연수) J열(J는 자연수)로 배열되며, 제 1 게이트 및 제 2 게이트를 포함하는 제 1 트랜지스터, 및 제 2 트랜지스터를 각각이 포함하는 복수의 메모리 셀을 포함하는 반도체 기억 장치이다. 복수의 메모리 셀 각각이, 도전형을 부여하는 불순물을 함유한 한 쌍의 불순물 영역을 가지며 제 2 트랜지스터의 채널 형성층으로서 기능하는 제 1 층; 제 1 층과 동시에 동일한 재료를 사용하여 형성되고 제 1 층으로부터 떨어져 있고, 불순물 원소를 함유하며 제 1 트랜지스터의 제 2 게이트로서 기능하는 제 2 층; 제 1 층 및 제 2 층 위에 형성되며, 제 2 트랜지스터의 게이트 절연층으로서 기능하는 제 1 절연층; 제 1 절연층을 개재(介在)하여 제 2 층과 중첩되며, 제 2 트랜지스터의 게이트로서 기능하는 제 1 도전층; 제 1 절연층을 개재하여 제 2 층과 중첩되며, 제 1 층의 재료와 상이한 재료를 사용되고, 제 1 트랜지스터의 채널 형성층으로서 기능하는 반도체층; 반도체층에 전기적으로 접속되며, 제 1 트랜지스터의 소스 및 드레인 중 하나로서 기능하는 제 2 도전층; 제 1 도전층과 반도체층에 전기적으로 접속되며, 제 1 트랜지스터의 소스 및 드레인 중 다른 하나로서 기능하는 제 3 도전층; 반도체층, 제 2 도전층 및 제 3 도전층 위에 제공되며, 제 1 트랜지스터의 게이트 절연층으로서 기능하는 제 2 절연층; 제 2 절연층을 개재하여 반도체층과 중첩되며, 제 1 트랜지스터의 제 1 게이트로서 기능하는 제 4 도전층; 제 3 절연층 및 제 4 도전층 위에 제공되는 제 4 절연층을 포함한다. 같은 열에 배치되는 메모리 셀에서, 제 1 층이 동일한 층을 사용하여 형성된다.
본 발명의 일 형태에 따르면, 반도체 장치 또는 반도체 기억 장치에서의 데이터 유지 기간이 길게 될 수 있다. 또한, 본 발명의 일 형태에 따르면, 제작 공정수의 증가가 억제될 수 있다.
도면에 있어서,
도 1(A) 내지 도 1(C)는 실시형태 1의 반도체 장치에서의 메모리 셀에 대한 설명의 일례를 도시한 것이고;
도 2(A) 및 도 2(B)는 실시형태 2의 반도체 기억 장치에서의 메모리 셀 어레이에 대한 설명의 일례를 도시한 것이고;
도 3(A) 및 도 3(B)는 실시형태 2의 반도체 기억 장치에서의 메모리 셀의 구성예를 도시한 것이고;
도 4(A) 내지 도 4(D)는 도 3(A) 및 도 3(B)에서의 메모리 셀을 제작하기 위한 방법의 일례를 도시한 단면도이고;
도 5(A) 내지 도 5(D)는 도 3(A) 및 도 3(B)에서의 메모리 셀을 제작하기 위한 방법의 일례를 도시한 단면도이고;
도 6(A) 내지 도 6(C)는 도 3(A) 및 도 3(B)에서의 메모리 셀을 제작하기 위한 방법의 일례를 도시한 단면도이고;
도 7(A) 내지 도 7(C)는 도 3(A) 및 도 3(B)에서의 메모리 셀을 제작하기 위한 방법의 일례를 도시한 단면도이고;
도 8(A) 및 도 8(B)는 실시형태 3의 반도체 기억 장치에서의 메모리 셀 어레이에 대한 설명의 일례를 도시한 것이고;
도 9(A) 및 도 9(B)는 실시형태 3의 반도체 기억 장치에서의 메모리 셀의 구성예를 도시한 것이고;
도 10(A) 내지 도 10(D)는 도 9(A) 및 도 9(B)에서의 메모리 셀을 제작하기 위한 방법의 일례를 도시한 단면도이고;
도 11(A) 내지 도 11(C)는 도 9(A) 및 도 9(B)에서의 메모리 셀을 제작하기 위한 방법의 일례를 도시한 단면도이고;
도 12(A) 내지 도 12(C)는 도 9(A) 및 도 9(B)에서의 메모리 셀을 제작하기 위한 방법의 일례를 도시한 단면도이고;
도 13(A) 내지 도 13(C)는 도 9(A) 및 도 9(B)에서의 메모리 셀을 제작하기 위한 방법의 일례를 도시한 단면도이고;
도 14는 실시형태 4의 게이트선 구동 회로의 구성예를 도시한 회로도이고;
도 15는 실시형태 5의 반도체 기억 장치의 구성예를 도시한 블록도이고;
도 16(A) 내지 도 16(D)는 실시형태 6의 전자 기기의 예를 도시한 것이다.
도면을 참조하여 본 발명의 실시형태의 예를 이하에서 설명한다. 또한, 본 발명의 취지 및 범위에서 벗어남이 없이 실시형태의 자세한 내용이 다양하게 변경될 수 있다는 것은 당업자에 의하여 용이하게 이해될 수 있다는 점을 주목하라. 따라서, 본 발명은 이하의 실시형태의 설명에 한정되지 않는다.
또한, 각 실시형태의 자세한 내용들은 서로 적절히 조합될 수 있다는 점을 주목하라. 또한, 각 실시형태의 자세한 내용들은 서로 바뀔 수 있다.
구성 요소의 혼동을 피하기 위하여 제 1 및 제 2 등 서수가 사용되지만, 구성 요소의 개수는 서수의 숫자로 한정되지 않는다.
(실시형태 1)
본 실시형태에 있어서, 일정 기간 동안 데이터를 유지할 수 있는 기억 회로를 포함하는 반도체 장치의 일례에 대하여 설명한다.
또한, 기억 회로는 데이터가 되는 전하를 일정 기간 동안 유지할 수 있는 회로이다는 점을 주목하라.
본 실시형태의 반도체 장치의 일례는 기억 회로를 포함한다.
기억 회로의 일례에 대하여 도 1(A)내지 도 1(C)를 참조하여 설명한다.
우선, 본 실시형태의 반도체 장치에서의 기억 회로의 구성예에 대하여 도 1(A)를 참조하여 설명한다.
도 1(A)에 도시된 기억 회로는 트랜지스터(111) 및 트랜지스터(112)를 포함한다.
또한, 반도체 장치에 있어서, 트랜지스터는 2개의 단자와, 인가되는 전압에 의하여 2개의 단자 사이를 흐르는 전류를 제어하기 위한 전류 제어 단자를 포함한다는 점을 주목하라. 또한, 트랜지스터에 한정되지 않고, 소자에 있어서, 서로 사이를 흐르는 전류가 제어되는 단자는 전류 단자라고도 불린다는 점을 주목하라. 2개의 전류 단자는 제 1 전류 단자 및 제 2 전류 단자라고도 불린다.
또한, 반도체 장치에 있어서, 트랜지스터로서 예를 들어 전계 효과 트랜지스터가 사용될 수 있다. 전계 효과 트랜지스터에서는, 제 1 전류 단자는 소스 및 드레인 중 하나이고, 제 2 전류 단자는 소스 및 드레인 중 다른 하나이고, 전류 제어 단자는 게이트이다.
"전압"이라는 용어는 일반적으로, 2지점간의 전위의 차이(전위차라고도 불림)를 가리킨다. 그러나, 전압 및 전위의 값은 회로도 등에서 볼트(V)로 나타내어지는 경우가 있어, 이들을 구별하기 어렵다. 그래서, 본 명세서에 있어서는, 특별한 지정이 없으면, 1지점에 있어서의 전위와 기준이 되는 전위(기준 전위라고도 불림) 사이의 전위차가 상기 1지점에 있어서의 전압으로서 사용되는 경우도 있다.
트랜지스터(111)는 소스, 드레인, 제 1 게이트, 및 제 2 게이트를 포함한다. 트랜지스터(111)의 문턱 전압(전압 Vth라고도 불림)은 제 1 게이트 또는 제 2 게이트의 전압에 의하여 제어된다. 예를 들어, 트랜지스터(111)가 n채널형 트랜지스터인 경우에는, 트랜지스터(111)의 문턱 전압은 트랜지스터(111)의 제 2 게이트의 전압이 작아짐에 따라 양으로 시프트된다.
트랜지스터(111)는, 데이터가 기억 회로에 입력될지 여부를 선택하기 위한 선택 트랜지스터로서 기능한다.
트랜지스터(111)로서는, 예를 들어 채널이 형성되는 산화물 반도체층을 포함한 트랜지스터가 사용될 수 있다. 산화물 반도체층은 실리콘보다 넓은 밴드 갭을 가지며, 캐리어의 수가 매우 적고 캐리어 농도가 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만인 진성(i형) 또는 실질적으로 진성의 반도체층이다.
상기 산화물 반도체층을 포함한 트랜지스터의 채널 폭 1μm당의 오프 전류는 10aA(1×10-17A) 이하, 바람직하게는 1aA(1×10-18A) 이하, 보다 바람직하게는 10zA(1×10-20A) 이하, 더 바람직하게는 1zA(1×10-21A) 이하, 더욱 바람직하게는 100yA(1×10-22A) 이하이다.
상기 산화물 반도체층은 낮은 캐리어 농도를 갖기 때문에, 온도가 변화하더라도 산화물 반도체층을 포함한 트랜지스터의 오프 전류는 낮다. 예를 들어, 트랜지스터의 온도가 150℃일 때도 트랜지스터의 채널 폭 1μm당의 오프 전류는 100zA가 될 수 있다.
상기 산화물 반도체층으로서는, 예를 들어 층의 표면에 수직으로 배향한 결정(c축 배향한 결정)을 함유한 산화물 반도체층이 사용될 수 있다. 예를 들어, 기판 온도를 100℃ 이상 500℃ 이하로 설정하여 산화물 반도체막이 증착된 후에, 상기 산화물 반도체막이 가열 처리됨으로써, 층의 표면에 수직으로 배향한 결정을 함유한 산화물 반도체층이 형성될 수 있다. 또한, 산화물 반도체층은 복수의 산화물 반도체층의 적층이어도 좋다. 층의 표면에 수직으로 배향한 결정을 함유한 산화물 반도체층을 사용함으로써, 예를 들어 광으로 인한 트랜지스터의 전기 특성의 변화가 억제될 수 있다.
트랜지스터(112)의 게이트는 트랜지스터(111)의 소스 또는 드레인에 접속된다.
또한, 본 명세서에서, 2개 이상의 구성 요소가 서로 전기적으로 접속될 때, 상기 2개 이상의 구성 요소는 서로 접속되는 것으로 간주될 수 있다는 점을 주목하라.
트랜지스터(112)로서는, 예를 들어 채널이 형성되며 원소 주기율표에서 제 14족에 속하는 반도체가 함유된 반도체층을 포함한 트랜지스터를 사용할 수 있다.
다음에, 도 1(A)에서의 기억 회로를 구동하기 위한 방법의 일례를 설명한다.
기억 회로에 데이터가 기록되는 경우, 우선 트랜지스터(111)가 온이 된다. 예를 들어, 트랜지스터(111)의 제 1 게이트 및 제 2 게이트의 전압의 값이 소정의 값으로 설정될 때, 트랜지스터(111)는 온이 될 수 있다.
트랜지스터(111)가 온일 때, 트랜지스터(111)의 소스 및 드레인을 통하여 트랜지스터(112)의 게이트에 데이터 신호가 입력되고, 트랜지스터(112)의 게이트의 전압은 입력된 데이터 신호의 전압의 값과 같은 값이 된다.
다음에, 트랜지스터(111)가 오프가 된다. 이 때, 트랜지스터(111)의 소스와 드레인 사이를 흐르는 전류의 양은 최대한 적은 것이 바람직하다. 그래서, 트랜지스터(111)의 제 2 게이트의 전압의 값이 소정의 값으로 설정되어 트랜지스터(111)의 문턱 전압이 조정되고, 트랜지스터(111)가 오프일 때에 트랜지스터(111)의 소스와 드레인 사이를 흐르는 전류의 양이 최대한 저감된다.
트랜지스터(111)의 문턱 전압이 어떻게 조정되는지에 대해서 일례를 도 1(B)를 참조하여 설명한다.
도 1(B)에 도시된 바와 같이, 예를 들어 트랜지스터(111)의 제 2 게이트의 전압이 접지 전위 GND의 값과 같은 값이 될 때, 트랜지스터(111)의 제 1 게이트와 소스 사이에 인가되는 전압(전압 Vgs라고도 불림)과, 트랜지스터(111)의 소스와 드레인 사이를 흐르는 전류(전류 Id라고도 불림)의 관계가 곡선(130)으로 나타내어진다. 이 때, 트랜지스터(111)의 문턱 전압은 전압 Vth_A이다.
한편, 트랜지스터(111)의 제 2 게이트의 전압이 소정의 값인 전압 VA일 때, 전압 Vgs 및 전류 Id의 관계는 곡선(131)으로 나타내어질 수 있다. 이 때, 트랜지스터(111)의 문턱 전압은 전압 Vth_A보다 양 방향으로 큰 전압 Vth_B이다.
상술한 바와 같이, 트랜지스터(111)의 제 2 게이트의 전압을 조정함으로써, 트랜지스터(111)의 문턱 전압이 조정될 수 있다.
또한, 트랜지스터(112)의 소스와 드레인 사이의 저항값은 트랜지스터(112)의 게이트의 전압에 따라 결정된다. 따라서, 트랜지스터(112)의 소스 및 드레인 중 하나의 전압이 소정의 값인 전압 VB일 때, 트랜지스터(112)의 소스와 드레인 사이를 흐르는 전류에 따라 설정되는 트랜지스터(112)의 소스 및 드레인 중 다른 하나의 전압은 데이터로서 기억 회로로부터 판독될 수 있다. 또한, 트랜지스터(112)의 소스 및 드레인 중 다른 하나의 전압은 데이터로서 기억 회로로부터 복수회 판독될 수 있다.
또한, 도 1(A)에 도시된 기억 회로의 구성예에 대하여 도 1(C)를 참조하여 설명한다. 도 1(C)는 도 1(A)에 도시된 기억 회로의 구성예를 도시한 모식도이다. 또한, 도 1(C)는 출력 트랜지스터가 톱 게이트형 트랜지스터인 경우를 도시한 것이지만, 본 실시형태는 이에 한정되지 않는다는 점을 주목하라. 출력 트랜지스터가 보텀 게이트형 트랜지스터이어도 좋다.
도 1(C)에 도시된 기억 회로는 반도체층(152a), 반도체층(152b), 절연층(153), 도전층(154), 절연층(155), 도전층(157a), 도전층(157b), 절연층(158), 및 도전층(159)을 포함한다. 또한, 절연층(155)은 반드시 제공될 필요는 없다는 점을 주목하라.
반도체층(152a) 및 반도체층(152b) 각각은 절연층(151)을 개재하여 기판(150)의 한 표면 위에 형성된다.
기판(150)으로서는, 예를 들어 유리 기판, 석영 기판, 반도체 기판, 또는 플라스틱 기판이 사용될 수 있다.
절연층(151)으로서는, 예를 들어 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 질화 산화 알루미늄층, 또는 산화 하프늄층이 사용될 수 있다. 절연층(151)은 절연층(151)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
또한, 절연층(151)은 기판(150)으로부터의 불순물 원소의 확산을 방지하는 기능을 가질 수 있다는 점을 주목하라.
반도체층(152a)은 불순물 원소를 함유한 한 쌍의 불순물 영역을 갖는다. 반도체층(152a)은 한 쌍의 불순물 영역 사이에 채널 형성 영역을 가지며, 기억 회로에서의 출력 트랜지스터로서 기능하는 트랜지스터에서 채널이 형성되는 층(이와 같은 층은 채널 형성층이라고도 불림)으로서 기능한다. 불순물 원소로서는, n형의 도전형을 부여하는 불순물 원소 또는 p형의 도전형을 부여하는 불순물 원소가 사용될 수 있다. 또한, 불순물 원소의 농도가 다른 복수의 불순물 영역이 반도체층(152a)에 제공되어도 좋다. 이 경우에는, 불순물 원소의 농도가 상대적으로 낮은 영역이 저농도 불순물 영역이라고 불린다. 저농도 불순물 영역을 제공함으로써 국소적인 전계의 집중을 억제할 수 있다.
반도체층(152a)으로서는, 예를 들어 비정질 반도체, 미결정 반도체, 다결정 반도체, 또는 단결정 반도체를 함유한 층이 사용될 수 있다. 반도체층(152a)으로서는, 예를 들어 원소 주기율표 제 14족에 속하는 반도체(예를 들어 실리콘)를 함유한 반도체층이 사용될 수 있다.
반도체층(152b)은 불순물 원소를 함유한다. 불순물 원소로서는, n형의 도전형을 부여하는 불순물 원소 또는 p형의 도전형을 부여하는 불순물 원소가 사용될 수 있다. 반도체층(152b)은 기억 회로에서의 선택 트랜지스터로서 기능하는 트랜지스터의 제 2 게이트로서 기능한다.
또한, 트랜지스터의 제 2 게이트로서 기능하는 도전층은 제 2 게이트 전극 또는 제 2 게이트선이라고도 불린다는 점을 주목하라.
반도체층(152b)으로서는, 반도체층(152a)과 같은 재료를 사용하여 형성되는 층이 사용될 수 있다. 예를 들어, 반도체층(152a) 및 반도체층(152b)에 사용될 수 있는 재료를 사용하여 형성되는 반도체층이 절연층(151) 위에 형성된다. 또한, 상기 반도체층의 일부를 에칭함으로써, 반도체층(152a)이 되는 반도체층 및 반도체층(152b)이 되는 반도체층이 형성된다. 또한, 반도체층(152a)이 되는 반도체층의 일부 및 반도체층(152b)이 되는 반도체층에 불순물 원소를 첨가함으로써, 반도체층(152a) 및 반도체층(152b)이 동일한 공정으로 동일한 막을 사용하여 형성될 수 있다. 또한, 반도체층(152b)은 도전층으로서 기능할 수 있을 정도로 도전형을 부여하는 불순물 원소를 함유하기 때문에, 도전층으로서 간주될 수 있다는 점을 주목하라.
절연층(153)은 반도체층(152a) 및 반도체층(152b) 위에 제공된다.
절연층(153)은 기억 회로에서의 출력 트랜지스터로서 기능하는 트랜지스터의 게이트 절연층으로서 기능한다.
절연층(153)으로서는, 예를 들어 절연층(151)에 사용될 수 있는 재료를 사용하여 형성되는 층, 또는 폴리이미드 또는 아크릴과 같은 유기 절연 재료 등이 사용될 수 있다. 또한, 절연층(153)은 절연층(153)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층이어도 좋다.
또한, 기판(150)으로서 반도체 기판이 사용되는 경우에는, 절연층(151), 반도체층(152a), 및 반도체층(152b)이 제공되지 않고, 서로 절연된, 반도체층(152a)에 상당하는 제 1 반도체 영역 및 반도체층(152b)에 상당하는 제 2 반도체 영역을 포함한 반도체 기판이 사용되고, 절연층(153)은 제 1 반도체 영역 및 제 2 반도체 영역 위에 형성되어도 좋다는 점을 주목하라.
도전층(154)은 절연층(153)을 개재하여 반도체층(152a)(채널 형성 영역(한 쌍의 불순물 영역 사이의 영역)을 포함함)과 중첩된다.
도전층(154)은 기억 회로에서의 출력 트랜지스터로서 기능하는 트랜지스터의 게이트로서 기능한다. 또한, 이와 같이 트랜지스터의 게이트로서 기능하는 도전층은 게이트 전극 또는 게이트선이라고도 불린다는 점을 주목하라.
도전층(154)은, 예를 들어 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료를 사용하여 형성되는 층일 수 있다. 또한, 도전층(154)은 도전층(154)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
절연층(155)은 절연층(153) 위에 제공된다. 절연층(155)을 제공함으로써, 예를 들어 도전층(154)으로 인한 단차 부분이 평탄화되고, 상부에 층을 형성하는 것이 용이하게 된다.
절연층(155)으로서는, 예를 들어 절연층(151)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 절연층(155)은 절연층(155)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층이어도 좋다.
반도체층(156)은 절연층(153) 및 절연층(155)을 개재하여 반도체층(152b)과 중첩된다.
반도체층(156)은 기억 회로에서의 선택 트랜지스터로서 기능하는 트랜지스터의 채널 형성층으로서 기능한다.
반도체층(156)에는, 예를 들어 In계 산화물, Sn계 산화물, 또는 Zn계 산화물 등이 사용될 수 있다. 상기 금속 산화물로서는, 4원계 금속 산화물, 3원계 금속 산화물, 또는 2원계 금속 산화물 등이 사용될 수 있다. 또한, 상기 산화물 반도체로서 사용될 수 있는 금속 산화물은, 특성의 변화를 저감하기 위한 스테빌라이저로서 갈륨을 포함하여도 좋다는 점을 주목하라. 상기 산화물 반도체로서 사용될 수 있는 금속 산화물은 스테빌라이저로서 주석을 포함하여도 좋다. 상기 산화물 반도체로서 사용될 수 있는 금속 산화물은 스테빌라이저로서 하프늄을 포함하여도 좋다. 상기 산화물 반도체로서 사용될 수 있는 금속 산화물은 스테빌라이저로서 알루미늄을 포함하여도 좋다. 상기 산화물 반도체로서 사용될 수 있는 금속 산화물은 상기 스테빌라이저로서 란탄, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 루테튬과 같은 란타노이드 중 1종 또는 복수종을 포함하여도 좋다. 상기 산화물 반도체로서 사용될 수 있는 금속 산화물은 실리콘 산화물을 포함할 수 있다. 4원계 금속 산화물로서는, 예를 들어 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 또는 In-Hf-Al-Zn계 산화물 등이 사용될 수 있다. 3원계 금속 산화물로서는 예를 들어 In-Ga-Zn계 산화물(IGZO라고도 불림), In-Sn-Zn계 산화물(ITZO라고도 불림), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등이 사용될 수 있다. 또한, 2원계 금속 산화물로서는, 예를 들어 In-Zn계 산화물(IZO라고도 불림), Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Sn계 산화물, 또는 In-Ga계 산화물 등이 사용될 수 있다.
In-Zn-O계 금속 산화물이 사용되는 경우에는, 예를 들어 In:Zn=50:1 내지 1:2(몰수비로는 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로는 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로는 In2O3:ZnO=15:2 내지 3:4)의 조성비를 갖는 산화물 타깃이 In-Zn-O계 금속 산화물 반도체층의 형성에 사용될 수 있다. 예를 들어 In-Zn-O계 산화물 반도체의 형성에 사용되는 타깃의 원자수비가 In:Zn:O=P:Q:R로 나타내어질 때, R>1.5P+Q이다. In의 함유량이 증가됨으로써 트랜지스터의 이동도가 높아진다.
산화물 반도체로서는, InLO3(ZnO)m(m은 0보다 큼)로 나타내어진 재료가 사용될 수 있다. 여기서, InLO3(ZnO)m의 L은, Ga, Al, Mn, 또는 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다.
도전층(157a)은 반도체층(156)에 전기적으로 접속된다.
도전층(157a)은 기억 회로에서의 선택 트랜지스터로서 기능하는 트랜지스터의 소스 및 드레인 중 하나로서 기능한다. 또한, 트랜지스터의 소스로서 기능하는 도전층은 소스 전극 또는 소스 배선이라고도 불리고, 트랜지스터의 드레인으로서 기능하는 도전층은 드레인 전극 또는 드레인 배선이라고도 불린다는 점을 주목하라.
도전층(157a)은, 예를 들어 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐과 같은 금속 재료를 사용하여 형성되는 층일 수 있다.
또한, 도전층(157a)은 도전성 금속 산화물을 함유한 층일 수 있다. 도전성 금속 산화물로서는, 예를 들어, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐과 산화 주석의 합금(In2O3-SnO2, ITO라고 약기하는 경우가 있음), 산화 인듐과 산화 아연의 합금(In2O3-ZnO), 또는 실리콘, 산화 실리콘, 또는 질소를 함유한 상기 금속 산화물이 사용될 수 있다. 또한, 도전층(157a)은 도전층(157a)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
도전층(157b)은 도전층(154) 및 반도체층(156)에 전기적으로 접속된다.
또한 도 1(C)에서, 도전층(157b)은 도전층(154)과 접한다. 본 실시형태는 이에 한정되지 않지만, 도전층(157b)이 도전층(154)과 접하는 구조를 사용함으로써, 절연층에서의 개구부를 통하여 도전층(157b)이 도전층(154)과 전기적으로 접속될 때의 접촉 면적보다 접촉 면적이 크게 될 수 있다. 따라서, 콘택트 저항이 저감될 수 있다.
도전층(157b)은 기억 회로에서의 선택 트랜지스터로서 기능하는 트랜지스터의 소스 및 드레인 중 다른 하나로서 기능한다.
도전층(157b)으로서는, 예를 들어 도전층(157a)과 같은 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 도전층(157b)은 도전층(157a)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
예를 들어, 도전층(157a) 및 도전층(157b)에 사용될 수 있는 재료를 사용하여 형성되는 도전층이 도전층(154), 절연층(155), 및 반도체층(156) 위에 형성된다. 또한, 도전층의 일부를 에칭함으로써, 도전층(157a) 및 도전층(157b)이 같은 공정으로 같은 층을 사용하여 형성될 수 있다.
절연층(158)은 반도체층(156), 도전층(157a) 및 도전층(157b) 위에 형성된다.
절연층(158)은 기억 회로에서의 선택 트랜지스터로서 기능하는 트랜지스터의 게이트 절연층으로서 기능한다.
절연층(158)으로서는, 절연층(151)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 절연층(158)은 절연층(151)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
또한, 절연층(158)으로서는, 주기율표 제 13족에 속하는 원소 및 산소 원소를 함유한 재료의 절연층이 사용될 수 있다. 반도체층(156)이 제 13족에 속하는 원소를 함유할 때, 반도체층(156)과 접하는 절연층으로서 제 13족에 속하는 원소를 함유한 절연층을 사용함으로써, 상기 절연층과 산화물 반도체층 사이의 계면의 상태를 양호하게 할 수 있다.
제 13족에 속하는 원소를 함유한 재료의 예로서는, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄이 포함된다. 또한, 산화 알루미늄 갈륨은 원자퍼센트(atoms%)에서 알루미늄의 함유량이 갈륨의 함유량보다 높은 물질이고, 산화 갈륨 알루미늄은 원자퍼센트(atoms%)에서 갈륨의 함유량이 알루미늄의 함유량 이상인 물질이다는 점을 주목하라. 예를 들어, AlOx(x=3+α, α는 0보다 크고 1보다 작음), GaOx, 또는 GaxAl2 - xO3 +α(x는 0보다 크고 2보다 작고, α는 0보다 크고 1보다 작음)으로 나타내어지는 재료가 사용될 수 있다.
예를 들어, 절연층(158)으로서 산화 갈륨을 함유한 절연층을 사용함으로써 절연층(158)과 반도체층(156) 사이의 계면에서의 수소 또는 수소 이온의 축적을 억제할 수 있다.
예를 들어, 절연층(158)으로서 산화 알루미늄을 함유한 절연층을 사용함으로써 절연층(158)과 반도체층(156) 사이의 계면에서의 수소 또는 수소 이온의 축적을 억제할 수 있다. 산화 알루미늄을 함유한 절연층은 물을 투과시키기 어렵기 때문에, 산화 알루미늄을 함유한 절연층을 사용함으로써 물이 절연층을 통하여 산화물 반도체층에 침입하는 것을 저감할 수 있다.
예를 들어, 절연층(158)은 GaOx로 나타내어지는 산화 갈륨을 함유한 복수의 층의 적층을 사용하여 형성되어도 좋다. 또한, 절연층(158)은, GaOx로 나타내어지는 산화 갈륨을 함유한 절연층과 AlOx로 나타내어지는 산화 알루미늄을 함유한 절연층의 적층을 사용하여 형성되어도 좋다.
도전층(159)은 절연층(158)을 개재하여 반도체층(156)과 중첩된다.
도전층(159)은 기억 회로에서의 선택 트랜지스터로서 기능하는 트랜지스터의 제 1 게이트로서 기능한다. 또한, 이와 같이 트랜지스터의 제 1 게이트로서 기능하는 도전층은 제 1 게이트 전극 또는 제 1 게이트선이라고도 불린다는 점을 주목하라.
도전층(159)으로서는, 도전층(157a)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 도전층(159)은 도전층(159)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층이어도 좋다. 상술한 것이 도 1(A)에 도시된 메모리 셀의 구성예이다.
도 1(A)내지 도 1(C)를 참조하여 설명한 바와 같이, 본 실시형태의 반도체 장치의 일례는 기억 회로를 포함한다.
또한, 본 실시형태의 반도체 장치의 일례에서의 기억 회로는 전계 효과 트랜지스터인 선택 트랜지스터 및 출력 트랜지스터를 적어도 포함한다.
또한, 본 실시형태의 반도체 장치의 일례에서의 기억 회로에 있어서, 선택 트랜지스터는 제 1 게이트 및 제 2 게이트를 포함한다.
또한, 본 실시형태의 반도체 장치의 일례에서의 기억 회로는, 선택 트랜지스터의 제 2 게이트로서 기능하고, 출력 트랜지스터의 채널 형성층으로서 기능하는 반도체층으로부터 떨어져 있으며, 반도체층과 같은 재료를 사용하여 형성된 도전층을 포함한다.
상술한 구성에 의하여, 필요에 따라 선택 트랜지스터의 문턱 전압이 조정되어, 오프 상태에서의 선택 트랜지스터의 소스와 드레인 사이를 흐르는 전류의 양이 최대한 저감될 수 있다. 따라서, 기억 회로에서의 데이터 유지 기간이 길게 될 수 있다.
또한, 상술한 구성에 의하여, 데이터의 기록 및 판독에 필요로 되는 전압이 종래의 반도체 장치의 전압보다 낮게 될 수 있어, 소비 전력이 저감될 수 있다.
또한, 상술한 구성에 의하여, 출력 트랜지스터의 게이트에 데이터 신호가 입력되어 데이터가 기록될 수 있어, 데이터가 기록될 수 있는 횟수가 늘어날 수 있다.
또한, 상술한 구성에 의하여, 출력 트랜지스터의 채널 형성층으로서 기능하는 반도체층과 선택 트랜지스터의 제 2 게이트로서 기능하는 도전층이 같은 공정으로 같은 재료의 층을 사용하여 동시에 형성될 수 있다. 따라서, 제작 공정수의 증가 및 제작 비용의 증가가 억제될 수 있다.
(실시형태 2)
본 실시형태에서는, 상술한 실시형태에서의 반도체 장치의 일례로서, NOR형 반도체 기억 장치의 일례에 대하여 설명한다.
본 실시형태의 반도체 기억 장치의 일례는, I행(I는 2 이상의 자연수) J열(J는 자연수)의 매트릭스 형태로 배열된 복수의 메모리 셀을 포함한 메모리 셀 어레이를 포함한다. 메모리 셀은, 상술한 실시형태에서의 반도체 기억 장치의 기억 회로에 상당한다.
본 실시형태의 반도체 기억 장치에서의 메모리 셀 어레이의 일례에 대하여 도 2(A) 및 도 2(B)를 참조하여 설명한다.
우선, 본 실시형태의 반도체 기억 장치에서의 메모리 셀 어레이의 회로 구성예에 대하여 도 2(A)를 참조하여 설명한다.
도 2(A)에 도시된 메모리 셀 어레이는, i행(i는 3 이상의 자연수) j열(j는 3 이상의 자연수)의 매트릭스 형태로 배열된 복수의 메모리 셀(200), i개의 워드선 WL(워드선 WL_1 내지 워드선 WL_i), i개의 용량선 CL(용량선 CL_1 내지 용량선 CL_i), i개의 게이트선 BGL(게이트선 BGL_1 내지 게이트선 BGL_i), j개의 비트선 BL(비트선 BL_1 내지 비트선 BL_j), 및 소스선 SL을 포함한다.
M행(M은 i 이하의 자연수) N열째(N은 j 이하의 자연수)의 메모리 셀(200)(이런 메모리 셀은 메모리 셀(200)(M,N)이라고도 불림)은 트랜지스터(211)(M,N), 용량 소자(213)(M,N), 및 트랜지스터(212)(M,N)를 포함한다.
또한, 반도체 기억 장치에 있어서, 용량 소자는 제 1 용량 전극, 제 2 용량 전극, 및 제 1 용량 전극 및 제 2 용량 전극과 중첩되는 유전체층을 포함한다는 점을 주목하라. 제 1 용량 전극과 제 2 용량 전극 사이에 인가되는 전압에 따라 용량 소자에 전하가 축적된다.
트랜지스터(211)(M,N)는 n채널형 트랜지스터이며, 소스, 드레인, 제 1 게이트, 및 제 2 게이트를 포함한다. 또한, 본 실시형태의 반도체 기억 장치에 있어서, 트랜지스터(211)는 반드시 n채널형 트랜지스터일 필요는 없다는 점을 주목하라.
트랜지스터(211)(M,N)의 소스 및 드레인 중 하나는 비트선 BL_N에 접속된다. 트랜지스터(211)(M,N)의 제 1 게이트는 워드선 WL_M에 접속된다. 트랜지스터(211)(M,N)의 제 2 게이트는 게이트선 BGL_M에 접속된다. 트랜지스터(211)(M,N)의 소스 및 드레인 중 하나가 비트선 BL_N에 접속되는 구성을 사용함으로써, 하나 이상의 메모리 셀로부터 데이터가 선택적으로 판독될 수 있다.
트랜지스터(211)(M,N)는 메모리 셀(200)(M,N)에서 선택 트랜지스터로서 기능한다.
트랜지스터(211)(M,N)로서는, 예를 들어 실시형태 1에서의 반도체 장치의 트랜지스터(111)로서 사용될 수 있는 산화물 반도체층을 포함한 트랜지스터가 사용될 수 있다.
트랜지스터(212)(M,N)는 p채널형 트랜지스터이다. 또한, 본 실시형태에서의 반도체 기억 장치에 있어서, 트랜지스터(212)는 반드시 p채널형 트랜지스터일 필요는 없다.
트랜지스터(212)(M,N)의 소스 및 드레인 중 하나는 소스선 SL에 접속된다. 트랜지스터(212)(M,N)의 소스 및 드레인 중 다른 하나는 비트선 BL_N에 접속된다. 트랜지스터(212)(M,N)의 게이트는 트랜지스터(212)(M,N)의 소스 및 드레인 중 다른 하나에 접속된다.
트랜지스터(212)(M,N)는 메모리 셀(200)(M,N)에서의 출력 트랜지스터로서 기능한다.
트랜지스터(212)(M,N)로서는, 실시형태 1에서의 반도체 장치의 트랜지스터(112)로서 사용될 수 있는 제 14족에 속하는 반도체를 함유한 반도체층을 포함한 트랜지스터가 사용될 수 있다.
용량 소자(213)(M,N)의 제 1 용량 전극은 용량선 CL_M에 접속된다. 용량 소자(213)(M,N)의 제 2 용량 전극은 트랜지스터(211)(M,N)의 소스 및 드레인 중 다른 하나에 접속된다.
용량 소자(213)(M,N)는 유지 용량 소자로서 기능한다.
워드선 WL_1 내지 워드선 WL_i의 전압은, 예를 들어 디코더를 포함한 구동 회로에 의하여 제어된다.
비트선 BL_1 내지 비트선 BL_j의 전압은, 예를 들어 디코더를 포함한 구동 회로에 의하여 제어된다.
용량선 CL_1 내지 용량선 CL_i의 전압은, 예를 들어 디코더를 포함한 구동 회로에 의하여 제어된다.
게이트선 BGL_1 내지 게이트선 BGL_i의 전압은, 예를 들어 게이트선 구동 회로에 의하여 제어된다.
게이트선 구동 회로는 예를 들어, 다이오드와 용량 소자를 포함한 회로를 사용하여 형성된다. 이 경우, 용량 소자의 제 1 용량 전극은 상기 다이오드의 애노드 및 게이트선 BGL에 전기적으로 접속된다.
또한, 도 2(A)에서의 메모리 셀 어레이를 구동하기 위한 방법의 일례에 대하여 도 2(B)를 참조하여 설명한다. 도 2(B)는 도 2(A)에서의 메모리 셀 어레이를 구동하기 위한 방법의 일례를 도시한 타이밍 차트이다. 여기서, 1행 1열째의 메모리 셀(200)(1,1)과 2행 2열째의 메모리 셀(200)(2,2)에 순차적으로 데이터가 기록되고, 그 후에 기록된 데이터가 판독되는 경우를 일례로서 설명한다. 또한, 도 2(B)에서의 타이밍 차트에 있어서, 전압 Vh는 트랜지스터(211)의 문턱 전압보다 크고, 사선 부분은 전압이 전압 Vh 또는 접지 전위 GND와 마찬가지이어도 좋은 부분이다는 점을 주목하라.
우선, 도 2(B)에서의 기간 t21로 나타내어진 바와 같이 워드선 WL_1의 전압은 전압 Vh로 설정된다. 이 때, 용량선 CL_1의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다. 또한, 워드선 WL_1 이외의 워드선 WL의 전압은 기준 전위인 접지 전위 GND와 마찬가지의 값으로 설정되고, 용량선 CL_1 이외의 용량선 CL의 전압은 전압 Vh로 설정된다. 또한, 소스선 SL의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다.
이 때, 1행째의 메모리 셀(200)(메모리 셀(200)(1,1) 내지 메모리 셀(200)(1,j))에 있어서, 트랜지스터(211)(1,1) 내지 트랜지스터(211)(1,j)는 온이 된다.
트랜지스터(211)(1,1) 내지 트랜지스터(211)(1,j)가 온일 때, 트랜지스터(211)(1,1)를 통하여 비트선 BL_1로부터 트랜지스터(212)(1,1)의 게이트 및 용량 소자(213)(1,1)의 제 2 용량 전극에 메모리 데이터 신호가 입력된다. 이 때, 트랜지스터(212)(1,1)의 게이트의 전압 및 용량 소자(213)(1,1)의 제 2 용량 전극의 전압은 입력되는 메모리 데이터 신호의 전압과 마찬가지의 값이 되고, 1행 1열째의 메모리 셀(200)(1,1)은 기록 상태가 된다. 여기서는, 일례로서 비트선 BL_1의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다.
1행째의 메모리 셀(200)(1행 1열째의 메모리 셀(200)(1,1)을 포함함)에 데이터가 기록된 후, 워드선 WL_1의 전압은 접지 전위 GND와 마찬가지로 설정되고, 용량선 CL_1의 전압은 예를 들어 접지 전위 GND로 유지된다. 이 때, 워드선 WL_1 이외의 워드선 WL의 전압은 접지 전위 GND와 마찬가지이고, 용량선 CL_1 이외의 용량 전압 CL의 전압은 예를 들어 전압 Vh로 유지된다. 또한, 1행째의 게이트선_BGL_1의 전압은 Vl로 설정된다. 전압 Vl은 접지 전위 GND 이하이다.
이 때, 트랜지스터(211)(1,1) 내지 트랜지스터(211)(1,j)는 오프가 된다. 또한, 트랜지스터(211)(1,1) 내지 트랜지스터(211)(1,j)의 문턱 전압은 양의 값이 된다. 따라서, 용량 소자(213)(1,1) 내지 용량 소자(213)(1,j)의 제 2 용량 전극의 전압 및 트랜지스터(212)(1,1) 내지 트랜지스터(212)(1,j)의 게이트의 전압은 일정 기간 동안 유지된다.
다음에, 도 2(B)에서의 기간 t22로 나타내어진 바와 같이, 워드선 WL_2의 전압은 전압 Vh로 설정되고, 용량선 CL_2의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다. 이 때, 워드선 WL_2 이외의 워드선 WL의 전압은 접지 전위 GND와 마찬가지의 값으로 설정되고, 용량선 CL_2 이외의 용량선 CL의 전압은 전압 Vh로 설정된다. 또한, 소스선 SL의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다.
이 때, 2행째의 메모리 셀(200)(메모리 셀(200)(2,1) 내지 메모리 셀(200)(2,j))에 있어서, 트랜지스터(211)(2,1) 내지 트랜지스터(211)(2,j)는 온이 된다.
트랜지스터(211)(2,1) 내지 트랜지스터(211)(2,j)가 온일 때, 트랜지스터(211)(2,2)를 통하여 비트선 BL_2로부터 트랜지스터(212)(2,2)의 게이트 및 용량 소자(213)(2,2)의 제 2 용량 전극에 메모리 데이터 신호가 입력된다. 이 때, 트랜지스터(212)(2,2)의 게이트의 전압 및 용량 소자(213)(2,2)의 제 2 용량 전극의 전압은 입력되는 메모리 데이터 신호의 전압과 마찬가지의 값이 되고, 2행 2열째의 메모리 셀(200)(2,2)은 기록 상태로 설정된다. 여기서는, 일례로서 비트선 BL_2의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다.
2행째의 메모리 셀(200)(2행 1열째의 메모리 셀(200)(2,1)을 포함함)에 데이터가 기록된 후, 워드선 WL_2의 전압은 접지 전위 GND와 마찬가지의 값으로 설정되고, 용량선 CL_2의 전압은 예를 들어 접지 전위 GND로 설정된다. 이 때, 워드선 WL_2 이외의 워드선 WL의 전압은 접지 전위 GND와 마찬가지이고, 용량선 CL_2 이외의 용량 전압 CL의 전압은 예를 들어 전압 Vh로 설정된다. 또한, 게이트선 BGL_2의 전압은 Vl로 설정된다. 비트선 BL_1 및 BL_2의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다.
이 때, 트랜지스터(211)(2,1) 내지 트랜지스터(211)(2,j)는 오프가 된다. 또한, 트랜지스터(211)(2,1) 내지 트랜지스터(211)(2,j)의 문턱 전압은 양의 값이 된다. 따라서, 용량 소자(213)(2,1) 내지 용량 소자(213)(2,j)의 제 2 용량 전극의 전압 및 트랜지스터(212)(2,1) 내지 트랜지스터(212)(2,j)의 게이트의 전압은 일정 기간 동안 유지된다.
또한, 도 2(B)에서의 기간 t23으로 나타내어진 바와 같이, 소스선 SL의 전압은 전압 Vr로 설정되고, 용량선 CL_1의 전압은 접지 전위 GND와 마찬가지로 설정된다. 이 때, 워드선 WL_1 내지 워드선 WL_i의 전압은 접지 전위 GND와 마찬가지의 값으로 설정되고, 용량선 CL_1 이외의 용량선 CL의 전압은 전압 Vh로 설정된다. 전압 Vr은 접지 전위 GND 이상 전압 Vh 이하이다.
이 때, 1행 1열째의 메모리 셀(200)(1,1)에 있어서 트랜지스터(212)(1,1)의 소스와 드레인 사이의 저항값은 트랜지스터(212)(1,1)의 게이트의 전압에 기초한다. 따라서, 트랜지스터(212)(1,1)의 게이트의 전압에 기초한 전압이 데이터로서 비트선 BL_1을 통하여 출력됨으로써, 메모리 셀(200)(1,1)로부터 데이터가 판독된다.
다음에, 도 2(B)에서의 기간 t24로 나타내어진 바와 같이, 소스선 SL의 전압은 전압 Vr로 설정되고, 용량선 CL_2의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다. 이 때, 워드선 WL_1 내지 워드선 WL_i의 전압은 접지 전위 GND와 마찬가지로 설정되고, 용량선 CL_2 이외의 용량선 CL의 전압은 전압 Vh로 설정된다.
이 때, 2행 2열째의 메모리 셀(200)(2,2)에 있어서 트랜지스터(212)(2,2)의 소스와 드레인 사이의 저항값은 트랜지스터(212)(2,2)의 게이트의 전압에 기초한다. 따라서, 트랜지스터(212)(2,2)의 게이트의 전압에 기초한 전압이 데이터로서 비트선 BL_1을 통하여 출력됨으로써, 메모리 셀(200)(2,2)로부터 데이터가 판독된다. 상술한 것이 도 2(A)에서의 메모리 셀 어레이를 구동하기 위한 방법의 일례이다.
다음에, 도 2(A)에 도시된 메모리 셀 어레이에서의 메모리 셀(200)의 구성예에 대하여 도 3(A) 및 도 3(B)를 참조하여 설명한다. 도 3(A)는 상면도이고 도 3(B)는 도 3(A)에서의 선분 A-B를 따른 단면도이다.
도 3(A) 및 도 3(B)에 도시된 메모리 셀은 반도체층(252a), 반도체층(252b), 절연층(253), 도전층(254), 절연층(255), 반도체층(256), 도전층(257a), 도전층(257b), 절연층(258), 도전층(259a), 도전층(259b), 절연층(260), 및 도전층(261)을 포함한다. 또한, 본 실시형태의 반도체 기억 장치는 절연층(255)을 반드시 포함할 필요는 없다는 점을 주목하라.
반도체층(252a) 및 반도체층(252b)은 각각 절연층(251)을 개재하여 기판(250)의 한 표면 위에 형성된다.
기판(250)으로서는, 실시형태 1에서 기판(150)으로서 사용될 수 있는 기판이 사용될 수 있다.
절연층(251)으로서는, 예를 들어 산화 절연층이 사용될 수 있다. 예를 들어, 산화 실리콘층, 또는 산화 질화 실리콘층 등이 사용될 수 있다. 또한, 상기 산화 절연층은 할로겐을 함유하여도 좋다. 또한, 절연층(251)은 절연층(251)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다는 점을 주목하라.
반도체층(252a)은 한 쌍의 불순물 영역을 갖는다. 반도체층(252a)은 한 쌍의 불순물 영역 사이에 채널 형성 영역을 갖는다. 불순물 원소로서는 p형의 도전형을 부여하는 불순물 원소가 사용될 수 있지만 본 실시형태는 이에 한정되지 않는다. n형의 도전형을 부여하는 불순물 원소가 사용되어도 좋다. 또한, 불순물 원소의 농도가 상이한 복수의 불순물 영역이 반도체층(252a)에 제공되어도 좋다. 이 경우, 불순물 원소의 농도가 상대적으로 낮은 영역은 저농도 불순물 영역이라고 불린다. 저농도 불순물 영역을 제공함으로써 국소적인 전계의 집중을 억제할 수 있다.
반도체층(252a)은 소스선 및 각 메모리 셀에서의 출력 트랜지스터로서 기능하는 트랜지스터의 채널 형성층으로서 기능한다.
반도체층(252b)은 반도체층(252a)에서의 불순물 영역과 같은 불순물 원소를 함유한다. 반도체층(252b)은 반도체층(252a)으로부터 떨어져 있다. 또한, 반도체층(252b)은 도전층으로서 기능할 수 있을 정도의 도전형을 부여하는 불순물 원소를 함유하기 때문에 도전층으로서 간주될 수 있다는 점을 주목하라.
반도체층(252b)은 게이트선 BGL 및 각 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 제 2 게이트로서 기능한다.
반도체층(252a) 및 반도체층(252b)으로서는, 예를 들어 상술한 실시형태에서의 반도체층(152a) 및 반도체층(152b)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다.
절연층(253)은 반도체층(252a) 및 반도체층(252b) 위에 제공된다.
절연층(253)은 각 메모리 셀에서의 출력 트랜지스터로서 기능하는 트랜지스터의 게이트 절연층으로서 기능한다.
절연층(253)으로서는, 예를 들어 실시형태 1에서의 절연층(151)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 절연층(253)은 절연층(253)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
도전층(254)은 절연층(253)을 개재하여 반도체층(252a)(채널 형성 영역을 포함함)과 중첩된다. 또한, 도전층(254)의 측면은 테이퍼가 되어도 좋다. 도전층(254)의 측면이 테이퍼일 때, 상부의 층의 형성이 용이하게 될 수 있다.
도전층(254)은 메모리 셀에서의 출력 트랜지스터로서 기능하는 트랜지스터의 게이트로서 기능한다.
도전층(254)으로서는, 예를 들어 실시형태 1에서의 도전층(154)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 도전층(254)은 도전층(254)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
절연층(255)은 절연층(253) 위에 제공된다. 절연층(255)을 제공함으로써, 예를 들어 도전층(254)으로 인한 단차 부분이 평탄하게 되고 상부에 층을 형성하는 것이 용이하게 된다.
절연층(255)으로서는, 예를 들어 실시형태 1에서의 절연층(151)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 절연층(255)은 절연층(255)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다. 예를 들어, 절연층(255)은 산화 질화 실리콘층, 질화 산화 실리콘층, 및 산화 실리콘층의 적층을 사용하여 형성될 수 있다.
반도체층(256)은 절연층(253) 및 절연층(255)을 개재하여 반도체층(252b)과 중첩된다.
반도체층(256)은 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 채널 형성층으로서 기능한다.
반도체층(256)으로서는, 예를 들어 실시형태 1에서의 반도체층(156)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다.
도전층(257a)은 반도체층(256)에 전기적으로 접속된다.
도전층(257a)은 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 소스 및 드레인 중 하나로서 기능한다.
도전층(257b)은 도전층(254)과 반도체층(256)에 전기적으로 접속된다. 도전층(257b)이 도전층(254)과 접하는 구성으로 함으로써, 도전층(257b)이 절연층에서의 개구부를 통하여 도전층(254)에 전기적으로 접속될 때의 접촉 면적보다 접촉 면적이 크게 될 수 있다. 따라서, 접촉 저항이 저감될 수 있다.
도전층(257b)은 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 소스 및 드레인 중 다른 하나로서 기능하고, 메모리 셀에서의 유지 용량 소자로서 기능하는 용량 소자의 제 2 용량 전극으로서도 기능한다.
도전층(257a) 및 도전층(257b)으로서는, 예를 들어 실시형태 1에서의 도전층(157a) 및 도전층(157b)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 도전층(257a) 및 도전층(257b)은 도전층(257a) 및 도전층(257b)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
절연층(258)은 반도체층(256), 도전층(257a), 및 도전층(257b) 위에 형성된다.
절연층(258)은 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 게이트 절연층으로서 기능하고, 메모리 셀에서의 유지 용량 소자로서 기능하는 용량 소자의 유전체층으로서도 기능한다.
절연층(258)으로서는, 예를 들어 실시형태 1에서의 절연층(158)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 절연층(258)은 절연층(258)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
도전층(259a)은 절연층(258)을 개재하여 도전층(257b)과 중첩된다.
도전층(259a)은 메모리 셀에서의 유지 용량 소자로서 기능하는 용량 소자의 제 1 용량 전극으로서 기능한다.
도전층(259b)은 절연층(258)을 개재하여 반도체층(256)과 중첩된다.
반도체층(259b)은 워드선 WL 및 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 제 1 게이트로서 기능한다.
도전층(259a) 및 도전층(259b)으로서는, 예를 들어 실시형태 1에서의 도전층(159)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 도전층(259a) 및 도전층(259b)은 도전층(259a) 및 도전층(259b)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
절연층(260)은 절연층(258), 도전층(259a), 및 도전층(259b) 위에 형성된다.
절연층(260)으로서는, 예를 들어 절연층(255)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 절연층(260)은 절연층(260)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
도전층(261)은, 절연층(258) 및 절연층(260)에 형성된 개구부를 통하여 도전층(257a)과 접하고, 절연층(253), 절연층(255), 절연층(258), 및 절연층(260)에 형성된 개구부를 통하여 반도체층(252a)에서의 한 쌍의 불순물 영역 중 한쪽과 접한다.
도전층(261)은 메모리 셀에서의 비트선 BL로서 기능한다.
도전층(261)으로서는, 예를 들어 도전층(254)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 도전층(261)은 도전층(261)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
절연층이 도전층(261) 위에 제공되어도 좋고, 상기 절연층 위에, 상기 절연층에 형성된 개구부를 통하여 도전층(261)에 전기적으로 접속된 다른 도전층이 제공되어도 좋다.
또한, 본 실시형태에서의 반도체 기억 장치의 메모리 셀에 있어서는, 필요에 따라 선택 트랜지스터로서 기능하는 트랜지스터의 문턱 전압의 값이 원하는 값으로 변화될 수 있도록 제 2 게이트에 인가되는 전압의 값 또는 절연층(255)의 두께가 적절히 설정된다는 점을 주목하라.
다음에, 도 3(A) 및 도 3(B)에서의 메모리 셀을 제작하기 위한 방법의 일례에 대하여 도 4(A) 내지 도 4(D), 도 5(A) 내지 도 5(D), 도 6(A) 내지 도 6(C), 및 도 7(A) 내지 도 7(C)를 참조하여 설명한다. 도 4(A) 내지 도 4(D), 도 5(A) 내지 도 5(D), 도 6(A) 내지 도 6(C), 및 도 7(A) 내지 도 7(C)는 도 3(A) 및 도 3(B)에서의 메모리 셀을 제작하기 위한 방법의 일례를 도시한 단면도이다.
우선, 도 4(A)에 도시된 바와 같이, 기판(250)이 준비되고, 기판(250)의 한 표면 위에 절연층(251)이 형성되고, 절연층(251)을 개재하여 기판(250)의 한 표면 위에 반도체층(242)이 형성된다. 또한, 산화 절연층 또는 질화 절연층이 기판(250) 위에 미리 형성되어도 좋다는 점을 주목하라.
절연층(251) 및 반도체층(242)이 기판(250)의 한 표면 위에 형성되는 일례에 대하여 이하에서 설명한다.
예를 들어, 기판(250)과, 상면에 절연층(251)이 제공된 반도체 기판이 준비된다.
예를 들어, 열 산화, CVD, 또는 스퍼터링 등에 의하여 산화 절연막을 형성함으로써 산화 절연층이 형성될 수 있다. 예를 들어, 열 산화에서의 열 산화 처리에 의하여 상기 반도체 기판 위에 산화 실리콘막을 형성함으로써 산화 절연층이 형성될 수 있다.
또한, 전계에 의하여 가속된 이온을 포함한 이온 빔이 반도체 기판에 들어가고, 상기 반도체 기판의 표면으로부터 일정한 깊이의 영역에 취화(脆化) 영역이 형성된다. 또한, 취화 영역이 형성되는 깊이는 이온의 운동 에너지, 질량, 전하, 또는 입사각 등에 의하여 조절된다는 점을 주목하라.
예를 들어, 이온 도핑 장치 또는 이온 주입 장치를 사용하여 상기 반도체 기판에 이온이 도입될 수 있다.
도입되는 이온으로서는, 예를 들어 수소 및/또는 헬륨이 사용될 수 있다. 예를 들어, 이온 도핑 장치를 사용하여 수소 이온이 도입되는 경우에는, 도입되는 이온에 있어서 H3 +의 비율을 높임으로써 이온 도입의 효율이 향상될 수 있다. 구체적으로는, H+, H2 +, 및 H3 +의 총량에 대하여 H3 +의 비율이 50% 이상(더 바람직하게는 80% 이상)인 것이 바람직하다.
반도체 기판 위의 절연층을 개재하여 기판(250)과 반도체 기판이 서로 접착된다. 또한, 절연층이 기판(250)에도 제공되는 경우에는, 반도체 기판 위의 절연층과 기판(250) 위의 절연층을 개재하여 기판(250)과 반도체 기판이 서로 접착된다는 점을 주목하라. 이 경우, 기판(250)과 반도체 기판 사이에 제공되는 절연층들은 절연층(251)으로서 기능한다.
또한, 취화 영역이 벽개면으로서 사용되어 반도체 기판이 분리되도록 가열 처리가 수행된다. 따라서, 절연층(251)을 개재하여 기판(250)의 한 표면 위에 반도체층(242)이 형성될 수 있다.
또한, 반도체층(242)의 표면이 레이저 광으로 조사될 때, 반도체층(242)의 표면의 평탄성이 향상될 수 있다는 점을 주목하라.
또한, 반도체층(242)이 형성된 후에 p형 또는 n형의 도전형을 부여하는 불순물 원소가 반도체층(242)에 첨가되어도 좋다는 점을 주목하라. 반도체층(242)에 p형 또는 n형의 도전형을 부여하는 불순물 원소가 첨가됨으로써, 반도체층(242)을 포함한 트랜지스터의 문턱 전압이 용이하게 제어될 수 있다.
상술한 형성 방법에 한정되지 않고, CVD에 의하여 절연층(251) 위에 다결정, 미결정, 또는 비정질의 반도체층을 형성함으로써 반도체층(242)이 형성되어도 좋다.
다음에, 도 4(B)에 도시된 바와 같이, 반도체층(242)의 일부를 에칭함으로써, 서로 분리된 반도체층(242a) 및 반도체층(242b)이 형성된다.
예를 들어, 포토리소그래피 공정에 의하여 층 또는 막의 일부 위에 레지스트 마스크가 형성되고, 레지스트 마스크를 사용하여 층 또는 막의 일부가 에칭될 수 있다. 또한, 이 경우에는 에칭 후에 레지스트 마스크가 제거된다는 점을 주목하라.
레지스트 마스크는 잉크젯법에 의하여 형성되어도 좋다. 잉크젯법에서는 포토마스크가 불필요하기 때문에, 제작 비용이 저감될 수 있다. 또한, 투과율이 다른 복수의 영역을 갖는 노광 마스크(이와 같은 노광 마스크는 다계조 마스크라고도 불림)를 사용하여 레지스트 마스크가 형성되어도 좋다. 다계조 마스크를 사용함으로써 두께가 다른 복수의 영역을 갖는 레지스트 마스크가 형성될 수 있어, 반도체 기억 장치의 형성에 사용되는 레지스트 마스크의 개수가 저감될 수 있다.
다음에, 도 4(C)에 도시된 바와 같이, 절연층(253)이 반도체층(242a) 및 반도체층(242b) 위에 형성된다.
예를 들어, 스퍼터링, 또는 플라즈마 CVD 등에 의하여, 절연층(253)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 절연층(253)이 형성될 수 있다. 또한, 절연층(253)은 절연층(253)에 사용될 수 있는 재료를 사용하여 형성되는 막의 적층일 수 있다. 또한, 절연층(253)이 고밀도 플라즈마 CVD(예를 들어 μ파(예를 들어 주파수 2.45GHz의 μ파)를 사용한 고밀도 플라즈마 CVD)에 의하여 형성될 때, 절연층(253)이 치밀하게 될 수 있고 높은 절연 파괴 전압을 가질 수 있다. 또한, 절연층(253)은 가열 처리(예를 들어 열 산화 처리 또는 열 질화 처리) 또는 고밀도 플라즈마 처리에 의하여 형성될 수 있다. 고밀도 플라즈마 처리는 예를 들어 He, Ar, Kr, 또는 Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 또는 수소의 어느 것의 혼합 가스를 사용하여 수행될 수 있다.
또한, 예를 들어 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스가 스퍼터링 가스로서 사용되는 경우에는, 막 내의 불순물 농도가 저감될 수 있다는 점을 주목하라.
또한, 스퍼터링에 의하여 막이 형성되기 전에 스퍼터링 장치의 예비 가열실에서 예비 가열 처리가 수행되어도 좋다는 점을 주목하라. 예비 가열 처리에 의하여 수소 또는 수분 등과 같은 불순물이 제거될 수 있다.
스퍼터링에 의하여 막이 형성되기 전에, 예를 들어 아르곤, 질소, 헬륨, 또는 산소 분위기하에서 RF 전원을 사용하여, 타깃 측이 아닌 기판 측에 전압이 인가되고, 플라즈마가 발생되어 막이 형성되는 기판의 표면이 개질되는 처리(이와 같은 처리는 역 스퍼터링이라고도 불림)가 수행되어도 좋다. 역 스퍼터링에 의하여, 막이 형성되는 표면에 부착된 분말 물질(파티클 또는 먼지라고도 불림)이 제거될 수 있다.
스퍼터링에 의하여 막이 형성되는 경우에는, 흡착형 진공 펌프 등에 의하여 막을 형성하기 위한 성막실 내에 잔류하는 수분이 저감될 수 있다. 크라이오 펌프, 이온 펌프, 또는 티타늄 승화 펌프 등이 흡착형 진공 펌프로서 사용될 수 있다. 또한, 콜드 트랩이 제공된 터보 분자 펌프에 의하여 성막실 내에 잔류하는 수분이 저감될 수 있다.
또한, 절연층(253)이 형성된 후에, p형 또는 n형의 도전형을 부여하는 불순물 원소가 반도체층(242a)의 일부 및 반도체층(242b)의 일부에 첨가되어도 좋다는 점을 주목하라.
다음에, 도 4(D)에 도시된 바와 같이, 절연층(253)을 개재하여 반도체층(242a)의 적어도 일부 위에 제 1 도전막이 형성되고 부분적으로 에칭되어, 도전층(254)이 형성된다.
예를 들어, 스퍼터링에 의하여 도전층(254)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 제 1 도전막이 형성될 수 있다. 또한, 제 1 도전막은 도전층(254)에 사용될 수 있는 재료를 사용하여 형성되는 막의 적층일 수 있다.
다음에, 도 5(A)에 도시된 바와 같이, p형 또는 n형의 도전형을 부여하는 불순물 원소가, 도전층(254)을 마스크로 사용하여 반도체층(242a)과 반도체층(242b)에 첨가되어, 도전층(254)과 중첩되도록 반도체층(242a)에 채널 형성 영역이 형성되고, 이 영역 이외의 영역에 불순물 영역이 형성되고, 반도체층(242b)에 불순물 영역이 형성됨으로써, 반도체층(252a) 및 반도체층(252b)이 형성된다.
다음에, 도 5(B)에 도시된 바와 같이, 절연층(253)과 도전층(254) 위에 제 3 절연막을 형성함으로써 절연층(255)이 형성된다.
예를 들어, 절연층(253)과 도전층(254) 위에 산화 질화 실리콘막이 형성되고, 상기 산화 질화 실리콘막 위에 질화 산화 실리콘막이 형성되고, 상기 질화 산화 실리콘막 위에 산화 실리콘막이 형성됨으로써 절연층(255)이 형성될 수 있다.
다음에, 도 5(C)에 도시된 바와 같이, 절연층(255)의 일부를 제거함으로써 도전층(254)의 상면이 노출된다.
예를 들어, CMP(화학적 기계적 연마) 또는 에칭에 의하여 절연층(255)의 일부를 제거함으로써 도전층(254)의 상면이 노출될 수 있다.
예를 들어, 산화 질화 실리콘막, 질화 산화 실리콘막, 및 산화 실리콘막이 이 순서대로 형성되어 절연층(253)이 형성되는 경우에는, CMP에 의하여 질화 산화 실리콘막의 상면이 노출되고, 드라이 에칭에 의하여 도전층(254)의 상면이 노출되어도 좋다.
다음에, 도 5(D)에 도시된 바와 같이, 산화물 반도체막이 절연층(255) 위에 형성되고 부분적으로 에칭되어, 반도체층(256)이 형성된다.
예를 들어, 스퍼터링에 의하여 반도체층(256)에 사용될 수 있는 산화물 반도체 재료를 사용하여 형성되는 막을 형성함으로써 산화물 반도체막이 형성될 수 있다. 또한, 산화물 반도체막은 희가스 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기에서 형성되어도 좋다는 점을 주목하라. 예를 들어, 산소 분위기에서 산화물 반도체막을 형성함으로써, 결정성이 높은 산화물 반도체막이 형성될 수 있다.
산화물 반도체막은, In2O3:Ga2O3:ZnO=1:1:1[몰수비]의 조성비를 갖는 산화물 타깃을 스퍼터링 타깃으로서 사용하여 형성될 수 있다. 또한, 산화물 반도체막은 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[몰수비]의 조성비를 갖는 산화물 타깃을 사용하여 형성되어도 좋다.
산화물 타깃의 전체 체적에 대하여 공극(空隙) 등의 면적 이외의 부분의 체적의 비율(이와 같은 비율은 상대 밀도라고도 불림)은 90% 이상 100% 이하, 더 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 산화물 반도체막이 치밀한 막이 될 수 있다.
산화물 반도체막이 스퍼터링에 의하여 형성될 때, 기판(250)이 감압하에서 유지되고 100℃ 내지 600℃, 바람직하게는 200℃ 내지 400℃로 가열되어도 좋다. 기판(250)의 가열에 의하여, 산화물 반도체막에서의 불순물 농도가 저감되고, 스퍼터링으로 인한 산화물 반도체막에 대한 대미지가 저감될 수 있다.
다음에, 도 6(A)에 도시된 바와 같이, 도전층(254), 절연층(255), 및 반도체층(256) 위에 제 2 도전막이 형성되고 부분적으로 에칭됨으로써, 도전층(257a) 및 도전층(257b)이 형성된다.
예를 들어, 스퍼터링 등에 의하여 도전층(257a) 및 도전층(257b)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 제 2 도전막이 형성될 수 있다. 또한, 제 2 도전막은 도전층(257a) 및 도전층(257b)에 사용될 수 있는 재료를 사용하여 형성되는 막의 적층일 수 있다.
다음에, 도 6(B)에 도시된 바와 같이, 반도체층(256)과 접하도록 절연층(258)이 형성된다.
또한, 산화물 반도체막이 형성된 후, 산화물 반도체막의 일부가 에칭된 후, 제 2 도전막이 형성된 후, 제 2 도전막의 일부가 에칭된 후, 또는 절연층(258)이 형성된 후에 400℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 변형점 미만으로 가열 처리가 수행되어도 좋다는 점을 주목하라.
또한, 가열 처리를 수행하기 위한 가열 처리 장치는 전기로 또는 저항 발열체 등 발열체로부터의 열 전도 또는 열 복사에 의하여 대상물을 가열하는 장치일 수 있다는 점을 주목하라. 예를 들어, GRTA(Gas Rapid Thermal Annealing) 장치 또는 LRTA(Lamp Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치가 사용될 수 있다. LRTA 장치는, 예를 들면 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발광되는 광(전자파)의 복사에 의하여, 대상물 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 가열 처리가 수행되는 장치이다. 고온 가스로서는, 예를 들어 희가스, 또는 가열 처리에 의하여 대상물과 반응하지 않는 불활성 가스(예를 들어 질소)가 사용될 수 있다.
상기 가열 처리 후에, 그 가열 온도가 유지되거나 떨어지는 동안에 상기 가열 처리에서 사용된 노에 고순도 산소 가스, 고순도 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)가 도입되어도 좋다. 이 경우, 물, 수소 등이 산소 가스 또는 N2O 가스에 함유되지 않는 것이 바람직하다. 가열 처리 장치에 도입되는 산소 가스 또는 N2O 가스의 순도는 6N 이상, 더 바람직하게는 7N 이상이다. 즉, 산소 가스 또는 N2O 가스의 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하다. 산소 가스 또는 N2O 가스의 작용에 의하여, 반도체층(256)에 산소가 공급되어, 반도체층(256)에서의 산소 결핍으로 인한 산소 결함이 저감될 수 있다.
또한, 상기 가열 처리에 더하여, 절연층(258)이 형성된 후에, 불활성 가스 분위기 또는 산소 가스 분위기에서 가열 처리(바람직하게는 200℃ 내지 400℃, 예를 들어 250℃ 내지 350℃)가 수행되어도 좋다.
또한, 절연층(258) 형성 후, 산화물 반도체막 형성 후, 선택 트랜지스터로서 기능하는 트랜지스터의 소스 또는 드레인으로서 기능하는 도전층 형성 후, 절연층 형성 후, 또는 가열 처리 후에 산소 플라즈마를 사용하는 산소 도핑 처리가 수행되어도 좋다. 예를 들어, 2.45GHz의 고밀도 플라즈마를 사용하여 산소 도핑 처리가 수행되어도 좋다. 또한, 이온 주입 또는 이온 도핑에 의하여 산소 도핑 처리가 수행되어도 좋다. 산소 도핑 처리에 의하여 트랜지스터의 전기 특성의 편차가 저감될 수 있다. 예를 들어, 절연층(258)이 화학량론적 조성보다 많은 비율의 산소를 함유하게 하기 위하여 산소 도핑 처리가 수행된다. 결과적으로는, 절연층 내의 과잉의 산소가 반도체층(256)에 공급되기 쉬워진다. 이로써, 반도체층(256) 내 또는 절연층(258)과 반도체층(256) 사이의 계면에서의 산소 결함을 저감할 수 있기 때문에, 반도체층(256)의 캐리어 농도를 저감할 수 있다.
예를 들어, 절연층(258)으로서 산화 갈륨을 함유한 절연층이 형성되는 경우에는, 상기 절연층에 산소가 공급되어, 산화 갈륨의 조성이 GaOx가 될 수 있다.
또한, 절연층(258)으로서 산화 알루미늄을 함유한 절연층이 형성되는 경우에는, 상기 절연층에 산소가 공급되어, 산화 알루미늄의 조성이 AlOx가 될 수 있다.
또한, 절연층(258)으로서 산화 갈륨 알루미늄 또는 산화 알루미늄 갈륨을 함유한 절연층이 형성되는 경우에는, 상기 절연층에 산소가 공급되어, 산화 갈륨 알루미늄 또는 산화 알루미늄 갈륨의 조성이 GaxAl2 - xO3 ＋α가 될 수 있다.
상술한 공정을 거쳐, 반도체층(256)으로부터 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 불림)과 같은 불순물이 제거되고 반도체층(256)에 산소가 공급된다. 따라서, 반도체층(256)이 고순도화될 수 있다.
다음에, 도 6(C)에 도시된 바와 같이, 절연층(258) 위에 제 3 도전막이 형성되고 부분적으로 에칭되어, 도전층(259a) 및 도전층(259b)이 형성된다.
예를 들어, 스퍼터링에 의하여 도전층(259a) 및 도전층(259b)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 제 3 도전막이 형성될 수 있다. 또한, 제 3 도전막은 도전층(259a) 및 도전층(259b)에 사용될 수 있는 재료를 사용하여 형성되는 막의 적층일 수 있다.
다음에, 도 7(A)에 도시된 바와 같이, 절연층(258), 도전층(259a), 및 도전층(259b) 위에 제 5 절연막을 형성함으로써 절연층(260)이 형성된다.
예를 들어, 스퍼터링 또는 플라즈마 CVD 등에 의하여, 절연층(260)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 제 5 절연막이 형성될 수 있다.
다음에, 도 7(B)에 도시된 바와 같이, 절연층(253), 절연층(255), 절연층(258), 및 절연층(260)이 부분적으로 에칭되어 반도체층(252a)에 도달하는 제 1 개구부가 형성되고, 절연층(258) 및 절연층(260)이 부분적으로 에칭되어 도전층(257a)에 도달하는 제 2 개구부가 형성된다.
다음에, 도 7(C)에 도시된 바와 같이, 제 1 개구부를 통하여 반도체층(252a)에서의 불순물 영역과 접하고 제 2 개구부를 통하여 도전층(257a)과 접하도록 절연층(260) 위에 제 4 도전막이 형성됨으로써, 도전층(261)이 형성된다.
예를 들어, 스퍼터링 등에 의하여 도전층(261)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 제 4 도전막이 형성될 수 있다. 또한, 제 4 도전막은 도전층(261)에 사용될 수 있는 재료를 사용하여 형성되는 막의 적층일 수 있다. 상술한 것이 도 3(A) 및 도 3(B)에서의 메모리 셀을 제작하기 위한 방법의 일례이다.
도 2(A) 및 도 2(B), 도 3(A) 및 도 3(B), 도 4(A) 내지 도 4(D), 도 5(A) 내지 도 5(D), 도 6(A) 내지 도 6(C), 및 도 7(A) 내지 도 7(C)를 참조하여 설명한 바와 같이, 본 실시형태에서의 반도체 기억 장치의 일례는 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 갖는다.
본 실시형태에서의 반도체 기억 장치의 일례의 상기 메모리 셀은 전계 효과 트랜지스터인 선택 트랜지스터 및 출력 트랜지스터, 및 유지 용량 소자를 적어도 포함한다.
선택 트랜지스터는 채널이 형성되는 산화물 반도체층을 포함한다. 상기 채널이 형성되는 산화물 반도체층은, 고순도화에 의하여 진성(i형) 또는 실질적으로 진성(실질적으로 i형)이 된 산화물 반도체층이다. 산화물 반도체층의 고순도화에 의하여, 산화물 반도체층에서의 캐리어 농도가 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만이 될 수 있어, 온도 변화로 인한 특성의 변화가 억제될 수 있다. 또한, 상술한 구성에 의하여, 채널 폭 1μm당 오프 전류가 10aA(1×10-17A) 이하, 1aA(1×10-18A) 이하, 10zA(1×10-20A) 이하, 1zA(1×10-21A／μm) 이하, 100yA(1×10-22A) 이하가 될 수 있다. 트랜지스터의 오프 전류는 최대한 낮은 것이 바람직하다. 본 실시형태에서의 트랜지스터의 채널 폭 1μm당 오프 전류의 하한은 약 10-30A/μm로 추산된다.
또한, 채널이 형성되는 산화물 반도체층에 함유되는 알칼리 금속의 농도는 낮은 것이 바람직하다. 예를 들어, 채널이 형성되는 산화물 반도체층에 나트륨이 함유되는 경우에는 채널이 형성되는 산화물 반도체층에 함유되는 나트륨의 농도는 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더 바람직하게는 1×1015/cm3 이하이다. 예를 들어, 채널이 형성되는 산화물 반도체층에 리튬이 함유되는 경우에는 채널이 형성되는 산화물 반도체층에 함유되는 리튬의 농도는 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하이다. 예를 들어, 채널이 형성되는 산화물 반도체층에 칼륨이 함유되는 경우에는 채널이 형성되는 산화물 반도체층에 함유되는 칼륨의 농도는 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하이다. 예를 들어, 산화물 반도체층과 접하는 절연층이 산화물인 경우에는, 나트륨이 산화 절연층에 확산되어 트랜지스터의 열화(예를 들어 문턱 전압의 시프트 또는 이동도의 저하)를 일으킨다. 또한, 나트륨은 복수의 트랜지스터의 특성 차이도 일으킨다. 따라서, 채널이 형성되는 산화물 반도체층에 함유되는 알칼리 금속의 농도의 저하는 알칼리 금속으로 인한 트랜지스터 특성의 열화의 억제에 기여한다.
또한, 본 실시형태에서의 반도체 기억 장치의 일례의 메모리 셀에 있어서, 선택 트랜지스터는 제 1 게이트와 제 2 게이트를 포함한다.
또한, 본 실시형태에서의 반도체 기억 장치의 일례의 메모리 셀은, 선택 트랜지스터의 제 2 게이트로서 기능하고, 출력 트랜지스터의 채널 형성층으로서 기능하는 반도체층으로부터 떨어져 있고, 상기 반도체층과 같은 재료를 사용하여 형성된 도전층을 포함한다.
상술한 구성에 의하여, 필요에 따라 선택 트랜지스터의 문턱 전압이 조정되어, 오프 상태에서 선택 트랜지스터의 소스와 드레인 사이를 흐르는 전류의 양이 최대한 저감될 수 있다. 따라서, 메모리 셀에서의 데이터 유지 기간이 길어질 수 있다.
또한, 상술한 구성에 의하여, 데이터의 기록 및 판독에 필요한 전압이 종래의 반도체 기억 장치보다 저감될 수 있기 때문에, 소비 전력이 저감될 수 있다.
또한, 상술한 구성에 의하여, 출력 트랜지스터의 게이트에 데이터 신호를 입력함으로써 데이터가 기록되기 때문에, 데이터 기록 가능 횟수가 증가될 수 있다.
또한, 상술한 구성에 의하여, 출력 트랜지스터의 채널 형성층으로서 기능하는 반도체층과 선택 트랜지스터의 제 2 게이트로서 기능하는 도전층이 동일 공정에서 동일한 재료의 층을 사용하여 동시에 형성될 수 있다. 따라서, 제작 공정수의 증가 및 제작 비용의 증가가 억제될 수 있다.
(실시형태 3)
본 실시형태에서는, 상술한 실시형태에서의 반도체 장치의 일례로서 NAND형 반도체 기억 장치의 예에 대하여 설명한다.
본 실시형태에서의 반도체 기억 장치의 일례는, I행(I는 2 이상의 자연수) J열(J는 자연수)의 매트릭스 형태로 배열된 복수의 메모리 셀을 포함한 메모리 셀 어레이를 포함한다. 메모리 셀은 상술한 실시형태에서의 반도체 기억 장치의 기억 회로에 상당한다.
본 실시형태에서의 반도체 기억 장치의 메모리 셀 어레이의 일례에 대하여 도 8(A) 및 도 8(B)를 참조하여 설명한다.
우선, 본 실시형태에서의 반도체 기억 장치의 메모리 셀 어레이의 회로 구성의 일례에 대하여 도 8(A)를 참조하여 설명한다.
도 8(A)에 도시된 메모리 셀 어레이는 i행(i는 3 이상의 자연수) j열(j는 3 이상의 자연수)의 매트릭스 형태로 배열된 복수의 메모리 셀(300)과, i개의 워드선 WL(워드선 WL_1 내지 워드선 WL_i), i개의 용량선 CL(용량선 CL_1 내지 용량선 CL_i), i개의 게이트선 BGL(게이트선 BGL_1 내지 게이트선 BGL_j), j개의 비트선 BL(비트선 BL_1 내지 비트선 BL_j), 소스 신호선 SL, 선택선 SEL_A, 선택선 SEL_B, j개의 트랜지스터(301)(트랜지스터 301_1 내지 트랜지스터 301_j), 및 j개의 트랜지스터(302)(트랜지스터 302_1 내지 트랜지스터 302_j)를 포함한다. 또한, 본 실시형태의 반도체 기억 장치에 있어서는, 선택선 SEL_A, 선택선 SEL_B, i개의 트랜지스터(301), 및 i개의 트랜지스터(302)는 반드시 제공될 필요는 없다는 점을 주목하라.
트랜지스터 301_N(N은 j 이하의 자연수)의 소스 및 드레인 중 하나는 비트선 BL_N에 접속되고, 트랜지스터 301_N의 게이트는 선택선 SEL_A에 접속된다.
M행(M은 i 이하의 자연수) N열째의 메모리 셀(300)(메모리 셀(300)(M,N)이라고도 불림)은 트랜지스터(311)(M,N), 용량 소자(313)(M,N), 및 트랜지스터(312)(M,N)를 포함한다.
트랜지스터(311)(M,N)는 n채널형 트랜지스터이며, 소스, 드레인, 제 1 게이트, 및 제 2 게이트를 포함한다.
트랜지스터(311)(M,N)의 제 1 게이트는 워드선 WL_M에 접속된다. 트랜지스터(311)(M,N)의 제 2 게이트는 게이트선 BGL_N에 접속된다.
1행째의 메모리 셀(300)(메모리 셀(300)(1,1) 내지 메모리 셀(300)(i,1))에 있어서, 트랜지스터(311)(1,N)의 소스 및 드레인 중 하나는 비트선 BL_N에 접속된다.
K행째(K는 2 이상 (i-1) 이하의 자연수)의 메모리 셀(300)(메모리 셀(300)(K,1) 내지 메모리 셀(300)(K,j))에 있어서, 트랜지스터(311)의 소스 및 드레인 중 하나는 (K-1)행째의 메모리 셀(메모리 셀(300)(K-1,1) 내지 메모리 셀(300)(K-1,j))의 트랜지스터(311)의 소스 및 드레인 중 다른 하나에 접속된다.
i행째의 메모리 셀(300)(메모리 셀(300)(i,1) 내지 메모리 셀(300)(i,j))에 있어서, 트랜지스터(311)의 소스 및 드레인 중 하나는 (i-1)행째의 메모리 셀(메모리 셀(300)(i-1,1) 내지 메모리 셀(300)(i-1,j))의 트랜지스터(311)의 소스 및 드레인 중 다른 하나에 접속된다.
트랜지스터(311)(M,N)는 메모리 셀(300)(M,N)의 선택 트랜지스터로서 기능한다. 또한, 본 실시형태의 반도체 기억 장치에 있어서, 트랜지스터(311)는 반드시 n채널형 트랜지스터일 필요는 없다는 점을 주목하라.
트랜지스터(311)(M,N)로서는, 예를 들어 실시형태 1에서의 반도체 장치의 트랜지스터(111)로서 사용될 수 있는 산화물 반도체층을 포함한 트랜지스터가 사용될 수 있다.
트랜지스터(312)(M,N)는 n채널형 트랜지스터이다. 또한, 본 실시형태의 반도체 기억 장치에 있어서, 트랜지스터(312)는 반드시 n채널형 트랜지스터일 필요는 없다는 점을 주목하라.
트랜지스터(312)(M,N)의 게이트는 트랜지스터(311)(M,N)의 소스 및 드레인 중 다른 하나에 접속된다.
1행째의 메모리 셀(300)(메모리 셀(300)(1,1) 내지 메모리 셀(300)(i,1))에 있어서, 트랜지스터(312)(1,N)의 소스 및 드레인 중 하나는 트랜지스터 301_N의 소스 및 드레인 중 다른 하나에 접속된다.
K행째의 메모리 셀(300)(메모리 셀(300)(K,1) 내지 메모리 셀(300)(K,j))에 있어서, 트랜지스터(312)의 소스 및 드레인 중 하나는 (K-1)행째의 메모리 셀(메모리 셀(300)(K-1,1) 내지 메모리 셀(300)(K-1,j))의 트랜지스터(312)의 소스 및 드레인 중 다른 하나에 접속된다.
i행째의 메모리 셀(300)(메모리 셀(300)(i,1) 내지 메모리 셀(300)(i,j))에 있어서, 트랜지스터(312)의 소스 및 드레인 중 하나는 (i-1)행째의 메모리 셀(메모리 셀(300)(i-1,1) 내지 메모리 셀(300)(i-1,j))의 트랜지스터(312)의 소스 및 드레인 중 다른 하나에 접속된다.
트랜지스터(312)(M,N)는 메모리 셀(300)(M,N)의 출력 트랜지스터로서 기능한다.
트랜지스터(312)(M,N)로서는, 실시형태 1에서의 반도체 장치의 트랜지스터(112)에 사용될 수 있는 제 14족에 속하는 반도체를 함유한 반도체층을 포함한 트랜지스터가 사용될 수 있다.
용량 소자(313)(M,N)의 제 1 용량 전극은 용량선 CL_M에 접속된다. 용량 소자(313)(M,N)의 제 2 용량 전극은 트랜지스터(311)(M,N)의 소스 및 드레인 중 다른 하나에 접속된다.
용량 소자(313)(M,N)는 유지 용량 소자로서 기능한다.
트랜지스터 302_N의 소스 및 드레인 중 하나는 i행째의 메모리 셀(300)(메모리 셀(300)(i,1) 내지 메모리 셀(300)(i,j))의 트랜지스터(312)(i,N)의 소스 및 드레인 중 다른 하나에 접속된다. 트랜지스터 302_N의 소스 및 드레인 중 다른 하나는 소스선 SL에 접속된다.
워드선 WL_1 내지 워드선 WL_i의 전압은, 예를 들어 디코더를 포함한 구동 회로에 의하여 제어된다.
비트선 BL_1 내지 비트선 BL_j의 전압은, 예를 들어 디코더를 포함한 구동 회로에 의하여 제어된다.
용량선 CL_1 내지 용량선 CL_i의 전압은, 예를 들어 디코더를 포함한 구동 회로에 의하여 제어된다.
게이트선 BGL_1 내지 게이트선 BGL_j의 전압은, 예를 들어 게이트선 구동 회로에 의하여 제어된다.
게이트선 구동 회로는 예를 들어, 다이오드와 용량 소자를 포함한 회로를 사용하여 형성된다. 이 경우, 용량 소자의 제 1 용량 전극은 상기 다이오드의 애노드 및 게이트선 BGL에 전기적으로 접속된다.
또한, 도 8(A)에서의 메모리 셀 어레이를 구동하기 위한 방법의 일례에 대하여 도 8(B)를 참조하여 설명한다. 도 8(B)는 도 8(A)에서의 메모리 셀 어레이를 구동하기 위한 방법의 일례를 도시한 타이밍 차트이다. 여기서, 1행 1열째의 메모리 셀(300)(1,1), 및 2행 2열째의 메모리 셀(300)(2,2)에 데이터가 기록되고, 그 기록된 데이터가 판독되는 경우를 예로서 설명한다. 또한, 도 8(B)에서의 타이밍 차트에 있어서, 전압 Vh는 트랜지스터(311)의 문턱 전압보다 높다는 점을 주목하라.
우선, 도 8(B)에서의 기간 t31로 나타내어진 바와 같이, 워드선 WL_1 및 워드선 WL_2의 전압이 전압 Vh로 설정되고, 선택선 SEL_A의 전압이 기준 전위인 접지 전위 GND와 마찬가지의 값으로 설정되고, 선택선 SEL_B의 전압이 전압 Vh로 설정된다. 이 때, 워드선 WL_1 및 워드선 WL_2 이외의 워드선 WL의 전압이 접지 전위 GND와 마찬가지의 값으로 설정되고, 용량선 CL_1 내지 용량선 CL_i의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다. 또한, 소스선 SL의 전압이 접지 전위 GND와 마찬가지의 값으로 설정된다.
이 때, 1행째의 메모리 셀(300)(메모리 셀(300)(1,1) 내지 메모리 셀(300)(1,j))에서 트랜지스터(311)(1,1) 내지 트랜지스터(311)(1,j)는 온이 되고, 2행째의 메모리 셀(300)(메모리 셀(300)(2,1) 내지 메모리 셀(300)(2,j))에서 트랜지스터(311)(2,1) 내지 트랜지스터(311)(2,j)는 온이 된다.
트랜지스터(311)(1,1) 내지 트랜지스터(311)(1,j) 및 트랜지스터(311)(2,1) 내지 트랜지스터(311)(2,j)가 온일 때, 트랜지스터(311)(2,1) 및 트랜지스터(311)(2,2)를 통하여 비트선 BL_2로부터 트랜지스터(312)(2,2)의 게이트 및 용량 소자(313)(2,2)의 제 2 용량 전극에 메모리 데이터 신호가 입력된다. 이 때, 트랜지스터(312)(2,2)의 게이트의 전압 및 용량 소자(313)(2,2)의 제 2 용량 전극의 전압이 메모리 데이터 신호의 전압과 마찬가지의 값이 되고, 2행 2열째의 메모리 셀(300)(2,2)이 기록 상태가 된다. 여기서, 비트선 BL_2의 전압은 예를 들어 전압 Vh이다.
2행째의 메모리 셀(300)(2행 2열째의 메모리 셀(300)(2,2)을 포함함)에 데이터가 기록된 후, 워드선 WL_2의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다. 이 때, 워드선 WL_3 내지 워드선 WL_i의 전압은 접지 전위 GND와 마찬가지의 값이고, 용량선 CL_1 내지 용량선 CL_i의 전압은 접지 전위 GND와 마찬가지의 값이다. 또한, 2행째의 게이트선 BGL_2의 전압은 Vl로 설정된다.
이 때, 트랜지스터(311)(2,1) 내지 트랜지스터(311)(2,j)는 오프가 된다. 또한, 트랜지스터(311)(2,1) 내지 트랜지스터(311)(2,j)의 문턱 전압은 양의 값이 된다. 따라서, 용량 소자(313)(2,1) 내지 용량 소자(313)(2,j)의 제 2 용량 전극의 전압 및 트랜지스터(312)(2,1) 내지 트랜지스터(312)(2,j)의 게이트의 전압이 일정 기간 동안 유지된다.
다음에, 도 8(B)에서의 기간 t32로 나타내어진 바와 같이, 워드선 WL_1의 전압이 전압 Vh로 설정된다. 이 때, 워드선 WL_1 이외의 워드선 WL의 전압 및 용량선 CL_1 내지 용량선 CL_i의 전압이 접지 전위 GND와 마찬가지의 값으로 설정된다.
이 때, 1행째의 메모리 셀(300)(메모리 셀(300)(1,1) 내지 메모리 셀(300)(1,j))에 있어서, 트랜지스터(311)(1,1) 내지 트랜지스터(311)(1,j)는 온이 된다.
트랜지스터(311)(1,1) 내지 트랜지스터(311)(1,j)가 온일 때, 트랜지스터(311)(1,1)를 통하여 비트선 BL_1로부터 트랜지스터(312)(1,1)의 게이트 및 용량 소자(313)(1,1)의 제 2 용량 전극에 메모리 데이터 신호가 입력된다. 이 때, 트랜지스터(312)(1,1)의 게이트의 전압 및 용량 소자(313)(1,1)의 제 2 용량 전극의 전압은 입력되는 메모리 데이터 신호의 전압과 마찬가지의 값이 되고, 1행 1열째의 메모리 셀(300)(1,1)은 기록 상태로 설정된다. 여기서, 1행째의 비트선 BL_1의 전압은 예를 들어 전압 Vh이다.
1행째의 메모리 셀(300)(1행 1열째의 메모리 셀(300)(1,1)을 포함함)에 데이터가 기록된 후, 워드선 WL_1의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다. 이 때, 워드선 WL_1 이외의 워드선 WL의 전압은 접지 전위 GND와 마찬가지이고, 용량선 CL_1 내지 용량선 CL_i의 전압은 접지 전위 GND와 마찬가지이다. 또한, 1행째의 게이트선 BGL_1의 전압은 전압 Vl로 설정된다.
이 때, 트랜지스터(311)(1,1) 내지 트랜지스터(311)(1,j)는 오프가 된다. 또한, 트랜지스터(311)(1,1) 내지 트랜지스터(311)(1,j)의 문턱 전압은 양의 값이 된다. 따라서, 용량 소자(313)(1,1) 내지 용량 소자(313)(1,j)의 제 2 용량 전극의 전압 및 트랜지스터(312)(1,1) 내지 트랜지스터(312)(1,j)의 게이트의 전압이 일정 기간 동안 유지된다.
또한, 도 8(B)에서의 기간 t33으로 나타내어진 바와 같이, 용량선 CL_1의 전압은 접지 전위 GND와 마찬가지의 값으로 설정되고, 선택선 SEL_A의 전압은 전압 Vh로 설정되고, 선택선 SEL_B의 전압은 전압 Vh로 설정된다. 이 때, 워드선 WL_1 내지 워드선 WL_i의 전압은 접지 전위 GND와 마찬가지로 설정되고, 용량선 CL_1 이외의 용량선 CL의 전압은 전압 Vh로 설정된다. 또한, 소스선 SL의 전압은 접지 전위 GND와 마찬가지이다. 또한, 기간 t33 전에 비트선 BL_1의 전압은 전압 Vh로 설정된다는 점을 주목하라.
이 때, 메모리 셀(300)(1,1) 내지 메모리 셀(300)(i,1)의 각각에 있어서, 트랜지스터(312)의 소스와 드레인 사이의 저항값은 트랜지스터(312)의 게이트의 전압에 기초한다. 또한, 메모리 셀(300)(1,1) 내지 메모리 셀(300)(i,1) 각각에 있어서, 트랜지스터(312)가 온이 될 때, 비트선 BL_1의 전압은 접지 전위 GND와 마찬가지로 설정되고, 비트선 BL_1의 전압이 데이터로서 출력되어 데이터가 판독된다.
다음에, 도 8(B)에서의 기간 t34로 나타내어진 바와 같이, 용량선 CL_2의 전압은 접지 전위 GND와 마찬가지의 값으로 설정되고, 선택선 SEL_A의 전압은 전압 Vh로 설정되고, 선택선 SEL_B의 전압은 전압 Vh로 설정된다. 이 때, 워드선 WL_1 내지 워드선 WL_i의 전압은 접지 전위 GND와 마찬가지의 값이 되고, 용량선 CL_2 이외의 용량선 CL의 전압은 전압 Vh로 설정된다. 또한, 소스선 SL의 전압은 접지 전위 GND와 마찬가지의 값으로 설정된다. 또한, 기간 t34 전에, 비트선 BL_2의 전압은 전압 Vh로 설정된다는 점을 주목하라.
이 때, 메모리 셀(300)(1,2) 내지 메모리 셀(300)(i,2)의 각각에 있어서, 트랜지스터(312)의 소스와 드레인 사이의 저항값은 트랜지스터(312)의 게이트의 전압에 기초한다. 또한, 메모리 셀(300)(1,2) 내지 메모리 셀(300)(i,2) 각각에 있어서, 트랜지스터(312)가 온이 될 때, 비트선 BL_2의 전압은 접지 전위 GND와 마찬가지의 값으로 설정되고, 비트선 BL_2의 전압이 데이터로서 출력되어 데이터가 판독된다. 상술한 것이 도 8(A)에서의 메모리 셀 어레이의 구동 방법의 일례이다.
다음에, 도 8(A)에서의 메모리 셀 어레이의 메모리 셀(300)의 구성예에 대하여 도 9(A) 및 도 9(B)를 참조하여 설명한다. 도 9(A) 및 도 9(B)는 본 실시형태에서의 반도체 기억 장치의 메모리 셀의 구성예를 도시한 것이다. 도 9(A)는 상면도이고, 도 9(B)는 도 9(A)에서의 선분 C-D를 따른 단면도이다. 또한, 도 9(A) 및 도 9(B)는 2개의 메모리 셀의 구성예를 도시한 것임을 주목하라.
도 9(A) 및 도 9(B)에 도시된 메모리 셀은 반도체층(352a), 반도체층(352b), 절연층(353), 도전층(354), 절연층(355), 반도체층(356), 도전층(357a), 도전층(357b), 절연층(358), 도전층(359a), 도전층(359b), 절연층(360), 및 도전층(361)을 포함한다. 또한, 본 실시형태에서의 반도체 기억 장치는 절연층(355)을 반드시 포함할 필요는 없다는 점을 주목하라.
반도체층(352a) 및 반도체층(352b) 각각은 절연층(351)을 개재하여 기판(350)의 한 표면 위에 형성된다.
기판(350)으로서는, 실시형태 1에서의 기판(150)으로서 사용될 수 있는 기판이 사용될 수 있다.
절연층(351)으로서는, 실시형태 2에서의 절연층(251)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 절연층(351)은 절연층(351)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다는 점을 주목하라.
반도체층(352a)은 한 쌍의 불순물 영역을 갖는다. 반도체층(352a)은 한 쌍의 불순물 영역 사이에 채널 형성 영역을 갖는다. 불순물 원소의 농도가 다른 복수의 불순물 영역이 반도체층(352a)에 제공되어도 좋다.
또한, 같은 행에 배치되는 메모리 셀에 있어서, 반도체층(352a)은 같은 층을 사용하여 형성된다.
반도체층(352a)은 소스선 및 각 메모리 셀에서의 출력 트랜지스터로서 기능하는 트랜지스터의 채널 형성층으로서 기능한다.
반도체층(352b)은 반도체층(352a)에서의 불순물 영역과 같은 불순물 원소를 함유한다. 반도체층(352b)은 반도체층(352a)으로부터 떨어져 있다. 또한, 반도체층(352b)은 도전층으로서 기능할 수 있을 정도로 도전형을 부여하는 불순물 원소를 함유하기 때문에, 도전층으로서 간주될 수 있다는 점을 주목하라.
반도체층(352b)은 게이트선 BGL 및 각 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 제 2 게이트로서 기능한다.
반도체층(352a) 및 반도체층(352b)으로서는 예를 들어 실시형태 1에서의 반도체층(152a) 및 반도체층(152b)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다.
절연층(353)은 반도체층(352a) 및 반도체층(352b) 위에 제공된다.
절연층(353)은 각 메모리 셀에서의 출력 트랜지스터로서 기능하는 트랜지스터의 게이트 절연층으로서 기능한다.
절연층(353)으로서는, 예를 들어 실시형태 1에서의 절연층(151)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 절연층(353)은 절연층(151)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
도전층(354)은 절연층(353)을 개재하여 반도체층(352a)(채널 형성 영역을 포함함)과 중첩된다. 또한, 도전층(354)의 측면은 테이퍼가 되어도 좋다는 점을 주목하라. 도전층(354)의 측면이 테이퍼가 될 때, 상부의 층의 형성이 용이하게 될 수 있다.
도전층(354)은 메모리 셀에서의 출력 트랜지스터로서 기능하는 트랜지스터의 게이트로서 기능한다.
도전층(354)으로서는, 실시형태 1에서의 도전층(154)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 도전층(354)은 도전층(354)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
절연층(355)은 절연층(353) 위에 제공된다. 절연층(355)을 제공함으로써, 예를 들어 도전층(354)으로 인한 단차 부분이 평탄화되고, 상부에 층을 형성하는 것이 용이하게 된다.
절연층(355)으로서는, 예를 들어 실시형태 1에서의 절연층(151)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 절연층(355)은 절연층(355)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다. 예를 들어, 산화 질화 실리콘층, 질화 산화 실리콘층, 및 산화 실리콘층의 적층을 사용하여 절연층(355)이 형성될 수 있다.
반도체층(356)은 절연층(353)과 절연층(355)을 개재하여 반도체층(352b)과 중첩된다.
반도체층(356)은 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 채널 형성층으로서 기능한다.
반도체층(356)으로서는, 예를 들어 실시형태 1에서의 반도체층(156)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다.
도전층(357a)은 반도체층(356)과 전기적으로 접속된다.
같은 열에 배치되는 메모리 셀에 있어서, k행째(k는 2 이상 I 이하의 자연수)의 메모리 셀의 도전층(357a)은 (k-1)행째의 메모리 셀의 반도체층(356)에 전기적으로 접속된다. 따라서, 배선의 개수가 저감될 수 있어, 반도체 기억 장치의 면적이 작게 될 수 있다. 또한, 본 실시형태에서의 반도체 기억 장치는 반드시 이에 한정될 필요는 없다는 점을 주목하라.
도전층(357a)은 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 소스 및 드레인 중 하나로서 기능한다.
도전층(357b)은 도전층(354) 및 반도체층(356)에 전기적으로 접속된다. 도전층(357b)이 도전층(354)에 접하는 구성으로 함으로써, 도전층(357b)이 절연층에서의 개구부를 통하여 도전층(354)에 전기적으로 접속될 때보다 접촉 면적이 크게 될 수 있다. 따라서, 접촉 저항이 저감될 수 있다.
도전층(357b)은 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 소스 및 드레인 중 다른 하나로서 기능하고, 또 메모리 셀에서의 유지 용량 소자로서 기능하는 용량 소자의 제 2 용량 전극으로서도 기능한다.
도전층(357a) 및 도전층(357b)으로서는, 예를 들어 실시형태 1에서의 도전층(157a) 및 도전층(157b)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 도전층(357a) 및 도전층(357b)은 도전층(357a) 및 도전층(357b)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
절연층(358)은 반도체층(356), 도전층(357a), 및 도전층(357b) 위에 형성된다.
절연층(358)은 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 게이트 절연층으로서 기능하고, 또 메모리 셀에서의 유지 용량 소자로서 기능하는 용량 소자의 유전체층으로서도 기능한다.
절연층(358)으로서는, 실시형태 1에서의 절연층(158)에 사용될 수 있는 재료를 사용하여 형성되는 절연층이 사용될 수 있다. 또한, 절연층(358)은 절연층(158)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
도전층(359a)은 절연층(358)을 개재하여 도전층(357a)과 중첩된다.
도전층(359a)은 메모리 셀에서의 유지 용량 소자로서 사용되는 용량 소자의 제 1 용량 전극으로서 기능한다.
도전층(359b)은 절연층(358)을 개재하여 반도체층(356)과 중첩된다.
반도체층(359b)은 워드선 WL 및 메모리 셀에서의 선택 트랜지스터로서 기능하는 트랜지스터의 제 1 게이트로서 기능한다.
도전층(359a) 및 도전층(359b)으로서는, 실시형태 1에서의 도전층(159)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 도전층(359a) 및 도전층(359b)은 도전층(359a) 및 도전층(359b)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
절연층(360)은 절연층(358), 도전층(359a), 및 도전층(359b) 위에 형성된다.
절연층(360)으로서는, 예를 들어 절연층(355)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 절연층(360)은 절연층(360)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
도전층(361)은, 절연층(358) 및 절연층(360)에 형성된 개구부를 통하여 도전층(357b)과 접하고, 절연층(353), 절연층(355), 절연층(358), 및 절연층(360)에 형성된 개구부를 통하여 반도체층(352a)에서의 불순물 영역과 접한다.
도전층(361)은 메모리 셀에서의 비트선 BL로서 기능한다.
도전층(361)으로서는, 예를 들어 도전층(354)에 사용될 수 있는 재료를 사용하여 형성되는 층이 사용될 수 있다. 또한, 도전층(361)은 도전층(361)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
절연층이 도전층(361) 위에 제공되어도 좋고, 상기 절연층에 형성된 개구부를 통하여 도전층(361)에 전기적으로 접속되는 다른 도전층이 상기 절연층 위에 제공되어도 좋다.
또한, 본 실시형태에서의 반도체 기억 장치의 메모리 셀에 있어서, 필요에 따라 제 2 게이트에 인가되는 전압의 값 또는 절연층(355)의 두께가 적절히 설정되어, 선택 트랜지스터로서 기능하는 트랜지스터의 문턱 전압의 값이 원하는 값으로 바뀔 수 있다는 점을 주목하라.
다음에, 도 9(A) 및 도 9(B)에서의 메모리 셀을 제작하기 위한 방법의 일례에 대하여 도 10(D) 내지 도 10(D), 도 11(A) 내지 도 11(C), 도 12(A) 내지 도 12(C), 및 도 13(A) 내지 도 13(C)를 참조하여 설명한다. 도 10(D) 내지 도 10(D), 도 11(A) 내지 도 11(C), 도 12(A) 내지 도 12(C), 및 도 13(A) 내지 도 13(C)는, 도 9(A) 및 도 9(B)에서의 메모리 셀을 제작하기 위한 방법의 일례를 도시한 단면도이다.
우선, 도 10(A)에 도시된 바와 같이, 기판(350)이 준비된다. 기판(350)의 한 표면 위에 절연층(351)이 형성되고, 절연층(351)을 개재하여 기판(350)의 한 표면 위에 반도체층(342)이 형성된다. 또한, 산화 절연층 또는 질화 절연층이 미리 기판(350) 위에 형성되어도 좋다는 점을 주목하라.
예를 들어, 실시형태 2에서의 기판(250)의 한 표면 위에 절연층(251)과 반도체층(242)을 형성하기 위한 방법과 같은 방법에 의하여, 기판(350) 위에 절연층(351) 및 반도체층(342)이 형성될 수 있다.
또한, 반도체층(342)이 형성된 후에 반도체층(342)에 p형 또는 n형의 도전형을 부여하는 불순물 원소가 첨가되어도 좋다는 점을 주목하라. 반도체층(342)에 p형 또는 n형을 부여하는 불순물 원소를 첨가함으로써, 반도체층(342)을 포함한 트랜지스터의 문턱 전압이 용이하게 제어될 수 있다.
상술한 형성 방법에 한정되지 않고, 절연층(351) 위에 CVD를 사용하여 다결정, 미결정, 또는 비정질의 반도체층을 형성함으로써 반도체층(342)이 형성되어도 좋다.
다음에, 도 10(B)에 도시된 바와 같이, 반도체층(342)의 일부를 에칭함으로써, 서로 떨어져 있는 반도체층(342a) 및 반도체층(342b)이 형성된다.
다음에, 도 10(C)에 도시된 바와 같이, 반도체층(342a) 및 반도체층(342b) 위에 절연층(353)이 형성된다.
예를 들어, 절연층(253)에 사용될 수 있는 막을 형성하기 위한 방법과 같은 방법에 의하여, 절연층(353)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 절연층(353)이 형성될 수 있다. 또한, 절연층(353)은 절연층(353)에 사용될 수 있는 재료를 사용하여 형성되는 층의 적층일 수 있다.
또한, 절연층(353)이 형성된 후에 반도체층(342a)의 일부와 반도체층(342b)의 일부에 p형 또는 n형의 도전형을 부여하는 불순물 원소가 첨가되어도 좋다.
다음에, 도 10(D)에 도시된 바와 같이, 절연층(353)을 개재하여 반도체층(342a)의 적어도 일부 위에 제 1 도전막이 형성되고 일부적으로 에칭되어, 도전층(354)이 형성된다.
예를 들어, 스퍼터링에 의하여 도전층(354)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 제 1 도전막이 형성될 수 있다. 또한, 제 1 도전막은 제 1 도전막에 사용될 수 있는 재료를 사용하여 형성되는 막의 적층일 수 있다.
다음에, 도 11(A)에 도시된 바와 같이, 도전층(354)을 마스크로 사용하여 p형 또는 n형의 도전형을 부여하는 불순물 원소가 반도체층(342a) 및 반도체층(342b)에 첨가됨으로써, 반도체층(342a)에서 도전층(354)과 중첩되는 채널 형성 영역이 형성되고, 이 영역 이외의 영역에 불순물 영역이 형성되고, 반도체층(342b)에 불순물 영역이 형성되어, 반도체층(352a) 및 반도체층(352b)이 형성된다.
다음에, 도 11(B)에 도시된 바와 같이, 절연층(353)과 도전층(354) 위에 제 3 절연막을 형성함으로써 절연층(355)이 형성된다.
예를 들어, 절연층(353) 및 도전층(354) 위에 산화 질화 실리콘막이 형성되고, 상기 산화 질화 실리콘막 위에 질화 산화 실리콘막이 형성되고, 상기 질화 산화 실리콘막 위에 산화 실리콘막이 형성됨으로써, 절연층(355)이 형성될 수 있다.
다음에, 도 11(C)에 도시된 바와 같이, 절연층(355)의 일부를 제거함으로써 도전층(354)의 상면이 노출된다.
예를 들어, CMP(화학적 기계적 연마) 또는 에칭에 의하여 절연층(355)의 일부를 제거함으로써 도전층(354)의 상면이 노출될 수 있다.
예를 들어, 산화 질화 실리콘막, 질화 산화 실리콘막, 및 산화 실리콘막이 이 순서대로 형성하여 절연층(353)이 형성되는 경우에는, CMP에 의하여 질화 산화 실리콘막의 상면이 노출되고, 드라이 에칭에 의하여 도전층(354)의 상면이 노출된다.
다음에, 도 12(A)에 도시된 바와 같이, 절연층(355) 위에 산화물 반도체막이 형성되고 부분적으로 에칭되어, 반도체층(356)이 형성된다.
예를 들어, 스퍼터링에 의하여 반도체층(356)에 사용될 수 있는 산화물 반도체 재료를 사용하여 형성되는 막을 형성함으로써 산화물 반도체막이 형성될 수 있다. 또한, 산화물 반도체막은 희가스 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기에서 형성되어도 좋다는 점을 주목하라. 예를 들어, 산소 분위기에서 산화물 반도체막을 형성함으로써, 결정성이 높은 산화물 반도체막이 형성될 수 있다.
산화물 반도체막은, In2O3:Ga2O3:ZnO=1:1:1[몰수비]의 조성비를 갖는 산화물 타깃을 스퍼터링 타깃으로서 사용하여 형성될 수 있다. 또한, 산화물 반도체막은 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[몰수비]의 조성비를 갖는 산화물 타깃을 사용하여 형성되어도 좋다.
산화물 타깃의 전체 체적에 대하여 공극(空隙) 등의 면적 이외의 부분의 체적의 비율(이와 같은 비율은 상대 밀도라고도 불림)은 바람직하게는 90% 이상 100% 이하이고, 더 바람직하게는 95% 이상 99.9% 이하이다.
산화물 반도체막이 스퍼터링에 의하여 형성될 때, 기판(350)이 감압하에서 유지되고 100℃ 내지 600℃, 바람직하게는 300℃ 내지 400℃로 가열되어도 좋다. 기판(350)을 가열함으로써, 산화물 반도체막에서의 불순물 농도가 저감되고, 스퍼터링으로 인한 산화물 반도체막에 대한 대미지가 저감될 수 있다.
다음에, 도 12(B)에 도시된 바와 같이, 도전층(354), 절연층(355), 및 반도체층(356) 위에 제 2 도전막이 형성되고 부분적으로 에칭되어, 도전층(357a) 및 도전층(357b)이 형성된다.
예를 들어, 스퍼터링 등에 의하여 도전층(357a) 및 도전층(357b)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 제 2 도전막이 형성될 수 있다. 또한, 제 2 도전막은 도전층(357a) 및 도전층(357b)에 사용될 수 있는 재료를 사용하여 형성되는 막의 적층일 수 있다.
다음에, 도 12(C)에 도시된 바와 같이, 반도체층(356)과 접하도록 절연층(358)이 형성된다.
또한, 산화물 반도체막이 형성된 후, 산화물 반도체막의 일부가 에칭된 후, 제 2 도전막이 형성된 후, 제 2 도전막의 일부가 에칭된 후, 또는 절연층(358)이 형성된 후에 400℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 변형점 미만으로 가열 처리가 수행되어도 좋다는 점을 주목하라.
또한, 상기 가열 처리에 사용되는 가열 처리 장치로서는, 실시형태 2에서의 제작 방법에 적용될 수 있는 가열 처리 장치가 사용될 수 있다는 점을 주목하라.
상기 가열 처리 후에, 그 가열 온도가 유지되거나 떨어지는 동안에 상기 가열 처리에서 사용된 노에 고순도 산소 가스, 고순도 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하)가 도입되어도 좋다. 이 경우, 물, 수소 등이 산소 가스 또는 N2O 가스에 함유되지 않는 것이 바람직하다. 가열 처리 장치에 도입되는 산소 가스 또는 N2O 가스의 순도는 6N 이상, 바람직하게는 7N 이상이다. 즉, 산소 가스 또는 N2O 가스의 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하이다. 산소 가스 또는 N2O 가스의 작용에 의하여, 반도체층(356)에 산소가 공급되어, 반도체층(356)에서의 산소 결핍으로 인한 산소 결함이 저감될 수 있다.
또한, 상기 가열 처리에 더하여, 절연층(358)이 형성된 후에, 불활성 가스 분위기 또는 산소 가스 분위기에서 가열 처리(바람직하게는 300℃ 내지 400℃, 예를 들어 300℃ 내지 350℃)가 수행되어도 좋다.
또한, 절연층(358) 형성 후, 산화물 반도체막 형성 후, 선택 트랜지스터로서 기능하는 트랜지스터의 소스 또는 드레인으로서 기능하는 도전층 형성 후, 절연층 형성 후, 또는 가열 처리 후에 산소 플라즈마를 사용한 산소 도핑 처리가 수행되어도 좋다. 예를 들어, 2.45GHz의 고밀도 플라즈마를 사용하여 산소 도핑 처리가 수행되어도 좋다. 또한, 이온 주입 또는 이온 도핑에 의하여 산소 도핑 처리가 수행되어도 좋다.
예를 들어, 절연층(358)으로서 산화 갈륨을 함유한 절연층이 형성되는 경우에는, 상기 절연층에 산소가 공급되어, 산화 갈륨의 조성이 GaOx가 될 수 있다.
또한, 절연층(358)으로서 산화 알루미늄을 함유한 절연층이 형성되는 경우에는, 상기 절연층에 산소가 공급되어, 산화 알루미늄의 조성이 AlOx가 될 수 있다.
또한, 절연층(358)으로서 산화 갈륨 알루미늄 또는 산화 알루미늄 갈륨을 함유한 절연층이 형성되는 경우에는, 상기 절연층에 산소가 공급되어, 산화 갈륨 알루미늄 또는 산화 알루미늄 갈륨의 조성이 GaxAl2 - xO3 ＋α가 될 수 있다.
상술한 공정을 거쳐, 반도체층(356)으로부터 수소, 수분, 수산기, 또는 수소화물(수소 화합물이라고도 불림)이 제거되고 반도체층(356)에 산소가 공급된다. 따라서, 반도체층(356)이 고순도화될 수 있다.
다음에, 도 13(A)에 도시된 바와 같이, 절연층(358) 위에 제 3 도전막이 형성되고 부분적으로 에칭되어, 도전층(359a) 및 도전층(359b)이 형성된다.
예를 들어, 스퍼터링에 의하여 도전층(359a) 및 도전층(359b)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 제 3 도전막이 형성될 수 있다. 또한, 제 3 도전막은 도전층(359a) 및 도전층(359b)에 사용될 수 있는 재료를 사용하여 형성되는 막의 적층일 수 있다.
다음에, 도 13(B)에 도시된 바와 같이, 절연층(358), 도전층(359a), 및 도전층(359b) 위에 제 5 절연막을 형성함으로써 절연층(360)이 형성된다.
예를 들어, 스퍼터링 또는 플라즈마 CVD 등에 의하여, 절연층(360)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 제 5 절연막이 형성될 수 있다.
다음에, 도 13(C)에 도시된 바와 같이, 절연층(360) 위에 도전층(361)이 형성된다. 이 때, 도전층(361)과, 같은 열의 1행째의 메모리 셀의 반도체층(352a)에 있어서의 불순물 영역과 접하도록 개구부가 제공된다.
예를 들어, 스퍼터링 등에 의하여 도전층(361)에 사용될 수 있는 재료를 사용하여 형성되는 막을 형성함으로써 제 4 도전막이 형성될 수 있다. 또한, 제 4 도전막은 도전층(361)에 사용될 수 있는 재료를 사용하여 형성되는 막의 적층일 수 있다. 상술한 것이 도 9(A) 및 도 9(B)에서의 메모리 셀을 제작하기 위한 방법의 일례이다.
도 8(A) 및 도 8(B), 도 9(A) 및 도 9(B), 10D 내지 도 10(D), 도 11(A) 내지 도 11(C), 도 12(A) 내지 도 12(C), 및 도 13(A) 내지 도 13(C)를 참조하여 설명한 바와 같이, 본 실시형태에서의 반도체 기억 장치의 일례는 복수의 메모리 셀을 포함한 메모리 셀 어레이를 갖는다.
본 실시형태에서의 반도체 기억 장치의 일례의 상기 메모리 셀은 전계 효과 트랜지스터인 선택 트랜지스터 및 출력 트랜지스터와, 유지 용량 소자를 적어도 포함한다.
선택 트랜지스터는 채널이 형성되는 산화물 반도체층을 포함한다. 상기 채널이 형성되는 산화물 반도체층은, 고순도화에 의하여 진성(i형) 또는 실질적으로 진성(i형)이 된 산화물 반도체층이다. 산화물 반도체층의 고순도화에 의하여, 산화물 반도체층에서의 캐리어 농도가 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만이 될 수 있어, 온도 변화로 인한 특성의 변화가 억제될 수 있다. 또한, 상술한 구성에 의하여, 채널 폭 1μm당 오프 전류가 10aA(1×10-17A) 이하, 1aA(1×10-18A) 이하, 10zA(1×10-30A) 이하, 1zA(1×10-31A／μm) 이하, 또는 100yA(1×10-22A) 이하가 될 수 있다. 트랜지스터의 오프 전류는 최대한 낮은 것이 바람직하다. 본 실시형태에서의 트랜지스터의 채널 폭 1μm당 오프 전류의 하한은 약 10-30A/μm로 추산된다.
또한, 채널이 형성되는 산화물 반도체층에 함유되는 알칼리 금속의 농도는 낮은 것이 바람직하다. 예를 들어, 채널이 형성되는 산화물 반도체층에 나트륨이 함유되는 경우에는 채널이 형성되는 산화물 반도체층에 함유되는 나트륨의 농도는 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더 바람직하게는 1×1015/cm3 이하이다. 예를 들어, 채널이 형성되는 산화물 반도체층에 리튬이 함유되는 경우에는 채널이 형성되는 산화물 반도체층에 함유되는 리튬의 농도는 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하이다. 예를 들어, 채널이 형성되는 산화물 반도체층에 칼륨이 함유되는 경우에는 채널이 형성되는 산화물 반도체층에 함유되는 칼륨의 농도는 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하이다. 예를 들어, 산화물 반도체층과 접하는 절연층이 산화물인 경우에는, 나트륨이 산화 절연층에 확산되어 트랜지스터의 열화(예를 들어 문턱 전압의 시프트 또는 이동도의 저하)를 일으킨다. 또한, 나트륨은 복수의 트랜지스터의 특성 차이도 일으킨다. 따라서, 채널이 형성되는 산화물 반도체층에 함유되는 알칼리 금속의 농도의 저하는 알칼리 금속으로 인한 트랜지스터 특성의 열화의 억제에 기여한다.
또한, 본 실시형태에서의 반도체 기억 장치의 일례의 메모리 셀에 있어서, 선택 트랜지스터는 제 1 게이트와 제 2 게이트를 포함한다.
또한, 본 실시형태에서의 반도체 기억 장치의 일례의 메모리 셀은, 선택 트랜지스터의 제 2 게이트로서 기능하고, 출력 트랜지스터의 채널 형성층으로서 기능하는 반도체층으로부터 떨어져 있고, 상기 반도체층과 같은 재료를 사용하여 형성된 도전층을 포함한다.
상술한 구성에 의하여, 필요에 따라 선택 트랜지스터의 문턱 전압이 조정되어, 오프 상태에서 선택 트랜지스터의 소스와 드레인 사이를 흐르는 전류의 양이 최대한 저감될 수 있다. 따라서, 메모리 셀에서의 데이터 유지 기간이 길어질 수 있다.
또한, 상술한 구성에 의하여, 데이터의 기록 및 판독에 필요한 전압이 종래의 반도체 기억 장치보다 저감될 수 있기 때문에, 소비 전력이 저감될 수 있다.
또한, 상술한 구성에 의하여, 출력 트랜지스터의 게이트에 데이터 신호를 입력함으로써 데이터가 기록될 수 있기 때문에, 데이터 기록 가능 횟수가 증가될 수 있다.
또한, 상술한 구성에 의하여, 출력 트랜지스터의 채널 형성층으로서 기능하는 반도체층과 선택 트랜지스터의 제 2 게이트로서 기능하는 도전층이 동일 공정에서 동일한 재료의 층을 사용하여 동시에 형성될 수 있다. 따라서, 제작 공정수의 증가 및 제작 비용의 증가가 억제될 수 있다.
(실시형태 4)
본 실시형태에 있어서는, 상술한 실시형태에서의 반도체 기억 장치의 게이트선 구동 회로의 구성예에 대하여 설명한다.
본 실시형태에서의 게이트선 구동 회로의 회로 구성의 일례에 대하여 도 14를 참조하여 설명한다.
도 14에 도시된 게이트선 구동 회로는 s단(s는 2 이상 i 이하의 자연수)의 단위 게이트선 구동 회로를 포함한다.
z단째(z는 2 이상 s 이하의 자연수)의 단위 게이트선 구동 회로는 트랜지스터 511_z 및 용량 소자 512_z를 포함한다.
전압 VC는 트랜지스터 511_z의 소스 및 드레인 중 하나에 선택적으로 입력된다. 트랜지스터 511_z의 소스 및 드레인 중 다른 하나는 트랜지스터 511_z의 게이트에 접속된다.
트랜지스터 511_z는 다이오드로서 기능한다. 이 경우, 트랜지스터 511_z의 소스 및 드레인 중 하나는 캐소드이고, 트랜지스터 511_z의 소스 및 드레인 중 다른 하나는 애노드이다.
또한, 트랜지스터 511_z로서, 제 1 게이트 및 제 2 게이트를 포함하는 트랜지스터가 사용될 수 있다는 점을 주목하라. 이 경우, 트랜지스터 511_z의 소스 및 드레인 중 다른 하나는 트랜지스터 511_z의 제 1 게이트 및 제 2 게이트에 접속된다.
용량 소자 512_z의 제 1 용량 전극은 트랜지스터 511_z의 소스 및 드레인 중 다른 하나에 접속된다. 용량 소자 512_z의 제 2 용량 전극에 접지 전위 GND가 입력된다.
단위 게이트선 구동 회로에 있어서는, 트랜지스터 511_z의 소스 및 드레인 중 다른 하나가 I개의 게이트선 BGL 중 상이한 게이트선 BGL에 전기적으로 접속된다. 예를 들어, 1단째의 단위 게이트선 구동 회로에 있어서, 트랜지스터 511_1의 소스 및 드레인 중 다른 하나는 1행째 내지 p행째의 게이트선 BGL_1 내지 게이트선 BGL_p(p는 3 이상 (i-2) 이하의 자연수)에 접속되고, s단째에서의 단위 게이트선 구동 회로에 있어서는, 트랜지스터 511_s의 소스 및 드레인 중 다른 하나는 (p(s-1)+1)열째 내지 i열째의 게이트선 BGL_p(s-1)+1 내지 게이트선 BGL_i에 접속된다.
트랜지스터가 접속된 게이트선 BGL의 전압이 전압 VC보다 일정량 높은 경우에는, 게이트선 BGL로부터 트랜지스터 511_z의 소스 및 드레인을 통하여 전류가 흐른다. 따라서, 게이트선 BGL의 전압은, 전압 VC보다 트랜지스터 511_z의 문턱 전압만큼 높은 전압으로 설정된다. 게이트선 BGL의 전압이 메모리 셀에서의 선택 트랜지스터의 소스의 전압보다 충분히 낮게 설정될 수 있을 때, 선택 트랜지스터의 문턱 전압이 양으로 시프트된다. 따라서, 메모리 셀에서의 유지 특성이 향상될 수 있다.
또한, 게이트선 구동 회로에 대한 전압 VC의 공급이 정지되고 게이트선 BGL의 전압이 전압 VC보다 낮은 경우에는, 역 바이어스 전압이 트랜지스터 511_z에 인가된다는 점을 주목하라. 따라서, 트랜지스터 511_z를 흐르는 전류는 오프 전류만이다. 이 오프 전류에 의하여 용량 소자 512_z에서 전력이 충전되고, 게이트선 BGL의 전압이 시간 경과에 따라 상승한다. 그 후, 메모리 셀에서의 선택 트랜지스터의 전압 Vgs가 작아지기 때문에, 트랜지스터의 문턱 전압을 시프트시킬 수 없다. 그러나, 용량 소자 512_z가 셀 어레이 외부에 제공될 수 있기 때문에, 메모리 셀에서의 유지 용량 소자와 비교하여 더 큰 용량이 얻어질 수 있다. 따라서, 트랜지스터 511_1의 소스 및 드레인 중 하나에 대한 전압 VC의 공급이 일정 기간 동안 정지될 때도, 각 메모리 셀에 기록된 데이터가 유지될 수 있다.
도 14를 참조하여 설명한 바와 같이, 본 실시형태에서의 게이트선 구동 회로의 일례는 복수 단의 단위 게이트선 구동 회로를 포함한다. 복수 단의 단위 게이트선 구동 회로 각각은 다이오드 접속된 트랜지스터와, 용량 소자를 갖는다. 이와 같은 구성에 의하여, 게이트선 구동 회로에 대한 전압의 공급이 일시적으로 정지될 때도, 게이트선 BGL의 전압이 일정 기간 동안 유지될 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 기억 장치의 구성예에 대하여 설명한다.
우선, 본 실시형태에서의 반도체 기억 장치의 구성예에 대하여 도 15를 참조하여 설명한다. 도 15는 본 실시형태에서의 반도체 기억 장치의 구성예를 도시한 블록도이다.
도 15에 도시된 반도체 기억 장치는 복수의 메모리 셀(MC)(811)을 포함하는 메모리 셀 어레이(MCA)(812), 제 1 구동 회로 813_1(IDRV), 제 2 구동 회로 813_2(JDRV), 및 구동 제어 회로 813_3(DCTL)을 포함한다.
메모리 셀 어레이의 구성으로서는, 실시형태 2에서 설명한 메모리 셀의 구성이 사용될 수 있다.
제 1 구동 회로 813_1에는 행 어드레스 신호가 입력된다. 제 1 구동 회로 813_1은 입력된 행 어드레스 신호에 따라 워드선 WL을 선택하고 워드선 WL의 전압을 설정한다. 제 1 구동 회로 813_1은 예를 들어 디코더를 포함한다. 디코더는 입력된 행 어드레스 신호에 따라 워드선 WL을 선택한다. 또한, 본 실시형태에서의 반도체 기억 장치는 복수의 제 1 구동 회로 813_1을 포함하여도 좋다는 점을 주목하라.
제 2 구동 회로 813_2에는 메모리 데이터 신호 및 열 어드레스 신호가 입력된다. 제 2 구동 회로 813_2는 비트선 BL의 전압을 설정한다. 또한, 제 2 구동 회로 813_2는 판독 신호에 따라 용량선 CL의 전압을 설정하고, 메모리 셀(811)에 유지된 데이터를 선택적으로 판독한다. 제 2 구동 회로 813_2는 예를 들어 디코더, 복수의 아날로그 스위치, 판독 신호 출력 회로, 및 판독 회로를 포함한다. 디코더는 비트선 BL을 선택한다. 복수의 아날로그 스위치는 디코더로부터 입력되는 신호에 따라 메모리 데이터 신호가 출력될지 여부를 판단한다. 판독 신호 출력 회로는 판독 신호를 생성하고 출력한다. 판독 회로는 판독 신호에 의하여 선택된 메모리 셀(811)에 기억된 데이터를 판독한다.
구동 제어 회로 813_3에는 기록 제어 신호, 판독 제어 신호, 및 어드레스 신호가 입력된다. 구동 제어 회로 813_3은 입력되는 기록 제어 신호, 판독 제어 신호, 및 어드레스 신호에 따라, 제 1 구동 회로 813_1 및 제 2 구동 회로 813_2의 조작을 제어하는 신호를 생성하고 출력한다. 예를 들어, 구동 제어 회로 813_3은 어드레스 신호에 따라 복수의 행 어드레스 신호를 제 1 구동 회로 813_1에, 복수의 열 어드레스 신호를 제 2 구동 회로 813_2에 출력한다.
도 15를 참조하여 설명한 바와 같이, 본 실시형태에서의 기억 장치의 일례는 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 제 1 구동 회로, 제 2 구동 회로, 및 구동 제어 회로를 포함한다.
이와 같은 구성에 의하여, 소정의 메모리 셀에 데이터가 기록되거나, 소정의 메모리 셀로부터 데이터가 판독될 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에서의 반도체 기억 장치를 각각 포함한 전자 기기의 예에 대하여 설명한다.
본 실시형태에서는 전자 기기의 구성예에 대하여 도 16(A) 내지 도 16(D)를 참조하여 설명한다.
도 16(A)에 도시된 전자 기기는 휴대 정보 단말의 일례이다. 도 16(A)에 도시된 휴대 정보 단말은 하우징(1001a)과, 하우징(1001a)에 제공된 표시부(1002a)를 포함한다.
또한, 하우징(1001a)의 측면(1003a)에는 휴대 정보 단말을 외부 기기에 접속시키는 접속 단자, 및 도 16(A)에 도시된 휴대 정보 단말을 조작하기 위한 하나 또는 복수의 버튼이 제공되어도 좋다는 점을 주목하라.
도 16(A)에 도시된 휴대 정보 단말은 하우징(1001a) 중에 CPU, 기억 회로, 외부 기기와 CPU 및 기록 회로 각각 사이의 신호를 송수신하기 위한 인터페이스, 및 외부 기기에 신호를 송신하거나 외부 기기로부터 신호를 수신하기 위한 안테나를 포함한다.
도 16(A)에 도시된 휴대 정보 단말은 예를 들어 전화기, 전자 서적, 퍼스널 컴퓨터, 및 게임기 중 하나 또는 복수로서 기능하여도 좋다.
도 16(B)에 도시된 전자 기기는 폴더형 휴대 정보 단말의 일례이다. 도 16(B)에 도시된 휴대 정보 단말은 하우징(1001b), 하우징(1001b)에 제공된 표시부(1002b), 하우징(1004), 하우징(1004)에 제공된 표시부(1005), 및 하우징(1001b)과 하우징(1004)을 접속하는 축부(1006)를 포함한다.
도 16(B)에 도시된 휴대 정보 단말에 있어서, 축부(1006)로 하우징(1001b) 또는 하우징(1004)을 움직임으로써, 하우징(1001b)이 하우징(1004)에 중첩될 수 있다.
또한, 하우징(1001b)의 측면(1003b) 또는 하우징(1004)의 측면(1007)에는 휴대 정보 단말을 외부 기기에 접속시키기 위한 접속 단자, 및 도 16(B)에 도시된 휴대 정보 단말을 조작하기 위한 하나 또는 복수의 버튼이 제공되어도 좋다는 점을 주목하라.
표시부(1002b) 및 표시부(1005)는 서로 다른 화상을 표시하여도 좋고, 또는 하나의 화상을 표시하여도 좋다. 또한, 표시부(1005)는 반드시 제공될 필요는 없고, 표시부(1005) 대신에 입력 장치인 키보드가 제공되어도 좋다는 점을 주목하라.
도 16(B)에 도시된 휴대 정보 단말은 하우징(1001b) 또는 하우징(1004) 중에 CPU, 기억 회로, 외부 기기와 CPU 및 기록 회로 각각 사이의 신호를 송수신하기 위한 인터페이스를 포함한다. 또한, 도 16(B)에 도시된 휴대 정보 단말은 외부 기기에 신호를 송신하거나 외부 기기로부터 신호를 수신하기 위한 안테나를 포함하여도 좋다는 점을 주목하라.
도 16(B)에 도시된 휴대 정보 단말은 예를 들어 전화기, 전자 서적, 퍼스널 컴퓨터, 및 게임기 중 하나 또는 복수로서 기능하여도 좋다.
도 16(C)에 도시된 전자 기기는 설치형 정보 단말의 일례이다. 도 16(C)에 도시된 설치형 정보 단말은 하우징(1001c), 및 하우징(1001c)에 제공된 표시부(1002c)를 포함한다.
또한, 표시부(1002c)는 하우징(1001c)에서의 갑판부(deck portion; 1008)에 제공될 수 있다는 점을 주목하라.
도 16(C)에 도시된 설치형 정보 단말은 하우징(1001c) 중에 CPU, 기억 회로, 외부 기기와 CPU 및 기록 회로 각각 사이의 신호를 송수신하기 위한 인터페이스를 포함한다. 또한, 도 16(C)에 도시된 설치형 정보 단말은 외부 기기에 신호를 송신하거나 외부 기기로부터 신호를 수신하기 위한 안테나를 포함하여도 좋다.
또한, 도 16(C)에 도시된 설치형 정보 단말에서의 하우징(1001c)의 측면(1003c)에는 티켓 등을 발권하는 티켓 출력부, 코인 투입부, 및 지폐 삽입부 중 하나 또는 복수가 제공되어도 좋다.
도 16(C)에 도시된 설치형 정보 단말은 예를 들어, 현금 자동 입출금기, 티켓 등을 주문하기 위한 정보 통신 단말기(멀티미디어 스테이션이라고도 불림), 또는 게임기로서 기능한다.
도 16(D)에 도시된 전자 기기는 설치형 정보 단말의 일례이다. 도 16(D)에 도시된 설치형 정보 단말은 하우징(1001d), 및 하우징(1001d)에 제공된 표시부(1002d)를 포함한다. 하우징(1001d)을 지지하는 지지물이 제공되어도 좋다는 점을 주목하라.
또한, 하우징(1001d)의 측면(1003d)에는 설치형 정보 단말을 외부 기기에 접속시키기 위한 접속 단자, 및 도 16(D)에 도시된 설치형 정보 단말을 조작하기 위한 하나 또는 복수의 버튼이 제공되어도 좋다는 점을 주목하라.
도 16(D)에 도시된 설치형 정보 단말은 하우징(1001d) 중에 CPU, 기억 회로, 외부 기기와 CPU 및 기록 회로 각각 사이의 신호를 송수신하기 위한 인터페이스를 포함한다. 또한, 도 16(D)에 도시된 설치형 정보 단말은 외부 기기에 신호를 송신하거나 외부 기기로부터 신호를 수신하기 위한 안테나를 포함하여도 좋다는 점을 주목하라.
도 16(D)에 도시된 설치형 정보 단말은 예를 들어 디지털 포토프레임, 모니터, 또는 텔레비전 장치로서 기능한다.
상술한 실시형태에서의 반도체 기억 장치가 예를 들어 전자 기기에서의 기억 회로의 하나로서 사용된다. 예를 들어, 본 실시형태에서의 반도체 기억 장치는 도 16(A) 내지 도 16(D)에 도시된 전자 기기에서의 기억 회로의 하나로서 사용된다.
도 16(A) 내지 도 16(D)를 참조하여 설명한 바와 같이, 본 실시형태에서의 전자 기기의 예는 각각 상술한 실시형태에서의 반도체 기억 장치를 포함한 기억 회로를 포함한다.
이와 같은 구성에 의하여, 전력이 공급되지 않을 때도, 전자 기기 내의 데이터가 일정 기간 동안 유지될 수 있다. 따라서, 신뢰성이 향상될 수 있고 소비 전력이 저감될 수 있다.
또한, 도 16(A) 내지 도 16(D)에 도시된 구성에 한정되지 않고, 상술한 실시형태에서의 반도체 기억 장치를 사용하여 커넥터가 제공된 휴대형 반도체 기억 장치 등이 제작될 수 있다.
111: 트랜지스터, 112: 트랜지스터, 130: 곡선, 131: 곡선, 150: 기판, 151: 절연층, 152a: 반도체층, 152b: 반도체층, 153: 절연층, 154: 도전층, 155: 절연층, 156: 반도체층, 157a: 도전층, 157b: 도전층, 158: 절연층, 159: 도전층, 200: 메모리 셀, 211: 트랜지스터, 212: 트랜지스터, 213: 용량 소자, 242: 반도체층, 242a: 반도체층, 242b: 반도체층, 250: 기판, 251: 절연층, 252a: 반도체층, 252b: 반도체층, 253: 절연층, 254: 도전층, 255: 절연층, 256: 반도체층, 257a: 도전층, 257b: 도전층, 258: 절연층, 259a: 도전층, 259b: 도전층, 260: 절연층, 261: 도전층, 300: 메모리 셀, 301: 트랜지스터, 302: 트랜지스터, 311: 트랜지스터, 312: 트랜지스터, 313: 용량 소자, 342: 반도체층, 342a: 반도체층, 342b: 반도체층, 350: 기판, 351: 절연층, 352a: 반도체층, 352b: 반도체층, 353: 절연층, 354: 도전층, 355: 절연층, 356: 반도체층, 357a: 도전층, 357b: 도전층, 358: 절연층, 359a: 도전층, 359b: 도전층, 360: 절연층, 361: 도전층, 511: 트랜지스터, 512: 용량 소자, 811: 메모리 셀, 812: 메모리 셀 어레이, 813: 회로, 1001a: 하우징, 1001b: 하우징, 1001c: 하우징, 1001d: 하우징, 1002a: 표시부, 1002b: 표시부, 1002c: 표시부, 1002d: 표시부, 1003a: 측면, 1003b: 측면, 1003c: 측면, 1003d: 측면, 1004: 하우징, 1005: 표시부, 1006: 축부, 1007: 측면, 1008: 갑판부
본 출원은 본 명세서에 전문이 참조로 통합되고, 2010년 11월 5일에 일본 특허청에 출원된 일련 번호가 2010-247996인 일본 특허 출원과 2010-247995인 일본 특허 출원에 기초한다.

Claims (21)

  1. 기억 회로를 포함하는 반도체 장치에 있어서,
    상기 기억 회로는,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    상기 제 2 트랜지스터의 채널 형성층으로서 기능하는 제 1 층과;
    상기 제 1 층과 동시에 동일한 재료를 사용하여 형성되는 제 2 층으로서, 상기 제 2 층이 상기 제 1 층으로부터 떨어져 있으며, 상기 제 1 트랜지스터의 제 1 게이트로서 기능하는, 상기 제 2 층과;
    상기 제 1 층 및 상기 제 2 층 위의 제 1 절연층과;
    상기 제 1 절연층을 개재하여 상기 제 1 층과 중첩되는 제 1 도전층과;
    상기 제 1 절연층을 개재하여 상기 제 2 층과 중첩되는 반도체층과;
    상기 반도체층에 전기적으로 접속되는 제 2 도전층과;
    상기 제 1 도전층 및 상기 반도체층에 전기적으로 접속되는 제 3 도전층과;
    상기 반도체층, 상기 제 2 도전층, 및 상기 제 3 도전층 위의 제 2 절연층과;
    상기 제 2 절연층을 개재하여 상기 반도체층과 중첩되고, 상기 제 2 트랜지스터의 제 2 게이트로서 기능하는 제 4 도전층을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 층 및 상기 제 2 층은 실리콘을 함유하고, 상기 반도체층은 산화물 반도체층인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 층은 도전형을 부여하는 불순물 원소를 함유하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 층은 상기 불순물 원소를 함유한 한 쌍의 불순물 영역을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체층은 상기 제 1 층의 재료와 다른 재료를 사용하여 형성되고,
    상기 반도체층은 상기 제 1 트랜지스터의 채널 형성층으로서 기능하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 3 도전층은 상기 제 1 도전층과 접하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 기억 회로는 상기 제 2 절연층 및 상기 제 4 도전층 위에 제 3 절연층, 상기 제 3 절연층 위에 제 5 도전층을 더 포함하고,
    상기 제 5 도전층은, 상기 제 1 절연층으로부터 상기 제 3 절연층까지를 관통하는 제 1 개구부를 통하여 상기 제 1 층에 전기적으로 접속되며, 상기 제 2 절연층 및 상기 제 3 절연층을 관통하는 제 2 개구부를 통하여 상기 제 3 도전층에 전기적으로 접속되는, 반도체 장치.
  8. I행(I는 2 이상의 자연수) J열(J는 자연수)로 배열된 복수의 메모리 셀을 포함하는 반도체 장치에 있어서,
    상기 복수의 메모리 셀 각각은,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    상기 제 2 트랜지스터의 채널 형성층으로서 기능하는 제 1 층과;
    상기 제 1 층과 동시에 동일한 재료를 사용하여 형성되는 제 2 층으로서, 상기 제 2 층이 상기 제 1 층으로부터 떨어져 있으며, 상기 제 1 트랜지스터의 제 1 게이트로서 기능하는, 상기 제 2 층과;
    상기 제 1 층 및 상기 제 2 층 위의 제 1 절연층과;
    상기 제 1 절연층을 개재하여 상기 제 1 층과 중첩되는 제 1 도전층과;
    상기 제 1 절연층을 개재하여 상기 제 2 층과 중첩되는 반도체층과;
    상기 반도체층에 전기적으로 접속되는 제 2 도전층과;
    상기 제 1 도전층 및 상기 반도체층에 전기적으로 접속되는 제 3 도전층과;
    상기 반도체층, 상기 제 2 도전층, 및 상기 제 3 도전층 위의 제 2 절연층과;
    상기 제 2 절연층을 개재하여 상기 반도체층과 중첩되고, 상기 제 2 트랜지스터의 제 2 게이트로서 기능하는 제 4 도전층을 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 층 및 상기 제 2 층은 실리콘을 함유하고, 상기 반도체층은 산화물 반도체층인, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 2 층은 도전형을 부여하는 불순물 원소를 함유하는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 층은 상기 불순물 원소를 함유한 한 쌍의 불순물 영역을 포함하는, 반도체 장치.
  12. 제 8 항에 있어서,
    상기 반도체층은 상기 제 1 층의 재료와 다른 재료를 사용하여 형성되고,
    상기 반도체층은 상기 제 1 트랜지스터의 채널 형성층으로서 기능하는, 반도체 장치.
  13. 제 8 항에 있어서,
    상기 제 3 도전층은 상기 제 1 도전층과 접하는, 반도체 장치.
  14. 제 8 항에 있어서,
    상기 복수의 메모리 셀 각각은 상기 제 2 절연층 및 상기 제 4 도전층 위에 제 3 절연층, 상기 제 3 절연층 위에 제 5 도전층을 더 포함하고,
    상기 제 5 도전층은, 상기 제 1 절연층으로부터 상기 제 3 절연층까지를 관통하는 제 1 개구부를 통하여 상기 제 1 층에 전기적으로 접속되며, 상기 제 2 절연층 및 상기 제 3 절연층을 관통하는 제 2 개구부를 통하여 상기 제 3 도전층에 전기적으로 접속되는, 반도체 장치.
  15. I행(I는 2 이상의 자연수) J열(J는 자연수)로 배열된 복수의 메모리 셀을 포함하는 반도체 장치에 있어서,
    상기 복수의 메모리 셀 각각은,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    상기 제 2 트랜지스터의 채널 형성층으로서 기능하는 제 1 층과;
    상기 제 1 층과 동시에 동일한 재료를 사용하여 형성되는 제 2 층으로서, 상기 제 2 층이 상기 제 1 층으로부터 떨어져 있으며, 상기 제 1 트랜지스터의 제 1 게이트로서 기능하는, 상기 제 2 층과;
    상기 제 1 층 및 상기 제 2 층 위의 제 1 절연층과;
    상기 제 1 절연층을 개재하여 상기 제 1 층과 중첩되는 제 1 도전층과;
    상기 제 1 절연층을 개재하여 상기 제 2 층과 중첩되는 반도체층과;
    상기 반도체층에 전기적으로 접속되는 제 2 도전층과;
    상기 제 1 도전층 및 상기 반도체층에 전기적으로 접속되는 제 3 도전층과;
    상기 반도체층, 상기 제 2 도전층, 및 상기 제 3 도전층 위의 제 2 절연층과;
    상기 제 2 절연층을 개재하여 상기 반도체층과 중첩되고, 상기 제 2 트랜지스터의 제 2 게이트로서 기능하는 제 4 도전층을 포함하고,
    같은 열에 배치된 상기 메모리 셀에 포함된 상기 제 1 층은 같은 층에 포함되는, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 층 및 상기 제 2 층은 실리콘을 함유하고, 상기 반도체층은 산화물 반도체층인, 반도체 장치.
  17. 제 15 항에 있어서,
    같은 열에 배치된 상기 메모리 셀에 있어서, k행째(k는 2 이상 I 이하의 자연수)의 제 1 메모리 셀의 상기 제 2 도전층은 (k-1)행째에서의 제 2 메모리 셀의 상기 반도체층에 전기적으로 접속되는, 반도체 장치.
  18. 제 15 항에 있어서,
    상기 제 2 층은 도전형을 부여하는 불순물 원소를 함유하는, 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 1 층은 상기 불순물 원소를 함유한 한 쌍의 불순물 영역을 포함하는, 반도체 장치.
  20. 제 15 항에 있어서,
    상기 반도체층은 상기 제 1 층의 재료와 다른 재료를 사용하여 형성되고,
    상기 반도체층은 상기 제 1 트랜지스터의 채널 형성층으로서 기능하는, 반도체 장치.
  21. 제 15 항에 있어서,
    상기 제 3 도전층은 상기 제 1 도전층과 접하는, 반도체 장치.
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