KR101623958B1 - 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로 - Google Patents

인버터 및 그의 동작방법과 인버터를 포함하는 논리회로 Download PDF

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Abstract

인버터 및 그의 동작방법과 인버터를 포함하는 논리회로에 관해 개시되어 있다. 개시된 인버터는 부하 트랜지스터와 구동 트랜지스터를 포함하고, 상기 부하 트랜지스터와 구동 트랜지스터 중 적어도 하나는 더블 게이트 구조를 갖는다. 상기 더블 게이트 구조에 의해 상기 부하 트랜지스터 또는 상기 구동 트랜지스터의 문턱전압이 조절될 수 있고, 따라서 상기 인버터는 E/D(enhancement/depletion) 모드일 수 있다.

Description

인버터 및 그의 동작방법과 인버터를 포함하는 논리회로{Inverter, method of operating the same and logic circuit comprising inverter}
본 개시는 인버터 및 그를 포함하는 논리회로와 반도체소자에 관한 것이다.
DRAM(dynamic random access memory), SRAM(static random access memory), 비휘발성 메모리, 액정표시장치 및 유기발광표시장치 등 다양한 반도체 집적회로에서 NAND(not and) 및 NOR 회로와 같은 여러 논리회로가 사용된다. 이러한 논리회로의 기본이 되는 것이 인버터(inverter)이다.
일반적으로, 실리콘(Si) 기반의 인버터는 NMOS(n-channel metal-oxide semiconductor) 트랜지스터와 PMOS(p-channel metal-oxide semiconductor) 트랜지스터를 함께 구비하는 CMOS(complementary metal-oxide semiconductor) 인버터이다. 채널층으로 Si층을 사용하는 경우, 채널층에 도핑하는 원소의 종류를 달리함으로써, NMOS 또는 PMOS 트랜지스터를 용이하게 제조할 수 있고, 따라서 CMOS 인버터의 제조가 용이하다. 예를 들어, Si층에 보론(B)과 같은 3족 원소를 도핑하면 p-채널층이 된다.
그런데, 산화물 반도체로 채널층을 형성하는 경우, 산화물 반도체의 재료 특 성으로 인해 p-채널층을 구현하기 어렵다. 즉, 산화물 반도체로 형성한 채널층은 대부분 n-채널층이다. 그러므로 산화물 반도체를 채널층으로 적용한 트랜지스터를 이용하는 경우, n-채널 트랜지스터와 p-채널 트랜지스터를 모두 갖는 인버터의 구현이 용이하지 않다.
본 발명의 일 측면(aspect)은 E/D(enhancement/depletion) 모드 인버터를 제공한다.
본 발명의 다른 측면은 상기 인버터의 동작방법을 제공한다.
본 발명의 또 다른 측면은 상기 인버터를 포함하는 논리회로를 제공한다.
본 발명의 일 실시예는 부하(load) 트랜지스터; 및 상기 부하 트랜지스터와 연결된 구동(driving) 트랜지스터;를 포함하고, 상기 부하 트랜지스터와 상기 구동 트랜지스터 중 어느 하나는 더블 게이트 구조를 갖는 인버터를 제공한다.
상기 부하 트랜지스터는 공핍형(depletion mode)이고, 상기 구동 트랜지스터는 상기 더블 게이트 구조를 갖는 증가형(enhancement mode)일 수 있다.
상기 부하 트랜지스터는 상기 더블 게이트 구조를 갖는 공핍형(depletion mode)이고, 상기 구동 트랜지스터는 증가형(enhancement mode)일 수 있다.
상기 부하 트랜지스터와 상기 구동 트랜지스터는 산화물 박막 트랜지스터일 수 있다.
상기 부하 트랜지스터와 상기 구동 트랜지스터의 채널층은 ZnO 계열의 산화물을 포함할 수 있다.
상기 부하 트랜지스터와 상기 구동 트랜지스터는 탑 게이트 구조의 트랜지스터를 포함할 수 있고, 상기 부하 트랜지스터와 상기 구동 트랜지스터 중 하나는 상 기 탑 게이트 구조의 트랜지스터 아래에 바텀 게이트를 더 포함할 수 있다.
이 경우, 상기 부하 트랜지스터와 상기 구동 트랜지스터는 채널영역, 소오스영역 및 드레인영역을 갖는 활성층을 포함하거나, 채널층과 상기 채널층 일단에 접촉된 소오스층 및 상기 채널층 타단에 접촉된 드레인층을 포함할 수 있다.
상기 부하 트랜지스터와 상기 구동 트랜지스터는 바텀 게이트 구조의 트랜지스터를 포함할 수 있고, 상기 부하 트랜지스터와 상기 구동 트랜지스터 중 하나는 상기 바텀 게이트 구조의 트랜지스터 위쪽에 탑 게이트를 더 포함할 수 있다.
상기 부하 트랜지스터와 상기 구동 트랜지스터 중 상기 더블 게이트 구조를 갖는 트랜지스터의 두 게이트는 서로 분리돼 있을 수 있다.
상기 부하 트랜지스터와 상기 구동 트랜지스터 중 상기 더블 게이트 구조를 갖는 트랜지스터의 두 게이트는 전기적으로 서로 연결돼 있을 수 있다.
상기 부하 트랜지스터와 상기 구동 트랜지스터 중 다른 하나도 더블 게이트 구조를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 전술한 본 발명의 실시예에 따른 인버터를 복수 개 포함하는 논리회로를 제공한다.
상기 각 인버터의 상기 부하 트랜지스터와 상기 구동 트랜지스터는 탑 게이트 구조의 트랜지스터를 포함할 수 있고, 상기 부하 트랜지스터와 상기 구동 트랜지스터 중 하나는 상기 탑 게이트 구조의 트랜지스터 아래에 바텀 게이트를 더 포함할 수 있다. 이 경우, 상기 각 인버터에서 상기 바텀 게이트는 그에 대응하는 탑 게이트와 서로 분리될 수 있고, 상기 바텀 게이트들은 전기적으로 서로 연결될 수 있다.
상기 각 인버터의 상기 부하 트랜지스터와 상기 구동 트랜지스터는 바텀 게이트 구조의 트랜지스터를 포함할 수 있고, 상기 부하 트랜지스터와 상기 구동 트랜지스터 중 하나는 상기 바텀 게이트 구조의 트랜지스터 위쪽에 탑 게이트를 더 포함할 수 있다. 이 경우, 상기 각 인버터에서 상기 탑 게이트는 그에 대응하는 바텀 게이트와 서로 분리될 수 있고, 상기 탑 게이트들은 전기적으로 서로 연결될 수 있다.
상기 논리회로는 NAND 회로, NOR 회로, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예는 부하(load) 트랜지스터 및 상기 부하 트랜지스터와 연결된 구동(driving) 트랜지스터를 포함하고, 상기 부하 트랜지스터와 상기 구동 트랜지스터 중 어느 하나는 더블 게이트 구조를 갖는 인버터의 동작방법에 있어서, 상기 부하 트랜지스터와 상기 구동 트랜지스터 중 상기 더블 게이트 구조를 갖는 트랜지스터의 문턱전압을 변화시키는 단계를 포함하는 인버터의 동작방법을 제공한다.
상기 문턱전압을 변화시키는 단계는 상기 더블 게이트 구조를 갖는 트랜지스터의 두 게이트 중 적어도 하나에 전압을 인가하는 단계를 포함할 수 있다.
상기 더블 게이트 구조를 갖는 트랜지스터가 상기 구동 트랜지스터일 때, 상기 문턱전압을 변화시키는 단계는 상기 구동 트랜지스터의 두 게이트 중 어느 하나 에 음(-)의 전압을 인가하는 단계를 포함할 수 있다.
상기 더블 게이트 구조를 갖는 트랜지스터가 상기 구동 트랜지스터일 때, 상기 문턱전압을 변화시키는 단계는 상기 구동 트랜지스터의 두 게이트에 양(+)의 전압을 인가하는 단계를 포함할 수 있다.
상기 더블 게이트 구조를 갖는 트랜지스터가 상기 부하 트랜지스터일 때, 상기 문턱전압을 변화시키는 단계는 상기 부하 트랜지스터의 두 게이트 중 어느 하나에 양(+)의 전압을 인가하는 단계를 포함할 수 있다.
상기 문턱전압을 조절하는 단계 후, 상기 인버터에 정상 동작 전압을 인가하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 문턱전압이 용이하게 제어되는 트랜지스터를 포함하는 인버터를 구현할 수 있다. 상기 트랜지스터는 더블 게이트 구조를 가질 수 있고, 이를 포함하는 인버터는 우수한 성능을 나타낼 수 있다.
이하, 본 발명의 실시예에 따른 인버터, 인버터의 동작방법, 인버터를 포함하는 논리회로와 반도체소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 인버터의 단면도이다.
도 1을 참조하면, 기판(SUB1) 상에 전기적으로 서로 연결된 부하 트랜지스터(load transistor)(T1)와 구동 트랜지스터(driving transistor)(T2)가 구비되어 있다. 부하 트랜지스터(T1)와 구동 트랜지스터(T2) 중 적어도 어느 하나는 더블 게이트 구조를 가질 수 있다. 본 실시예에서는 구동 트랜지스터(T2)가 더블 게이트 구조를 갖는다. 부하 트랜지스터(T1)는 공핍형(depletion mode) 트랜지스터일 수 있고, 구동 트랜지스터(T2)는 증가형(enhancement mode) 트랜지스터일 수 있다. 공핍형 트랜지스터는 게이트 전압이 0V일 때, 실질적으로 무시할 수 없는 전류가 흐르는 '온(ON)' 상태이다. 반면, 증가형 트랜지스터는 게이트 전압이 0V일 때, '오프(OFF)' 상태이다. 따라서, 상기 공핍형 트랜지스터의 문턱전압은 0V보다 작을 수 있고, 상기 증가형 트랜지스터의 문턱전압은 OV보다 클 수 있다.
보다 상세하게 설명하면, 기판(SUB1) 상에 바텀 게이트(BG1)가 구비되고, 바텀 게이트(BG1)를 덮는 절연층(IL1)이 구비될 수 있다. 절연층(IL1)의 상면은 평탄할 수 있고, 절연층(IL1) 상에 서로 이격된 제1 활성층(A1)과 제2 활성층(A2)이 구비될 수 있다. 제2 활성층(A2)은 바텀 게이트(BG1) 위쪽에 구비될 수 있다. 제1 및 제2 활성층(A1, A2)은 산화물 반도체, 예컨대, ZnO, InZnO, GaInZnO 및 ZnSnO와 같은 ZnO 계열의 산화물 반도체를 포함할 수 있고, 다른 원소, 예컨대, Hf, Cr, Ta, Y, Ti 및 Zr 중 적어도 하나를 더 포함할 수 있다. 그러나 제1 및 제2 활성층(A1, A2)의 물질은 산화물에 한정되지 않는다. 즉, 제1 및 제2 활성층(A1, A2)은 비산화물층일 수도 있다. 제1 활성층(A1)의 양단 내에 각각 제1 소오스영역(S1) 및 제1 드레인영역(S2)이 구비될 수 있다. 제1 소오스영역(S1) 및 제1 드레인영역(D1)은 플라즈마 처리된 영역일 수 있다. 예컨대, 제1 활성층(A1)의 상기 양단을 단일가스 플라즈마(예 : 아르곤(Ar) 플라즈마, 크세논(Xe) 플라즈마, 수소(H) 플라즈마, 수소(H)를 포함한 가스의 플라즈마 등) 또는 혼합가스 플라즈마(예 : SF6와 O2의 혼합가스의 플라즈마 등)로 처리하면, 도전성을 갖게 되어 제1 소오스영역(S1) 및 제1 드레인영역(D1)이 될 수 있다. 그러나, 상기 플라즈마 처리 대신에, 또는 상기 플라즈마 처리와 병행하여 제1 활성층(A1)의 상기 양단에 도전성 불순물을 주입함으로써, 제1 소오스영역(S1) 및 제1 드레인영역(D1)을 형성할 수도 있다. 제1 소오스영역(S1)과 제1 드레인영역(D1) 사이의 제1 활성층(A1) 영역은 제1 채널영역(C1)일 수 있다. 이와 유사하게, 제2 활성층(A2)은 제2 채널영역(C2), 제2 소오스영역(S2) 및 제2 드레인영역(S2)을 가질 수 있다. 도시하지는 않았지만, 제1 소오스영역(S1) 및 제1 드레인영역(D1) 각각은 전기전도도가 높은 제1 도전영역과 상기 제1 도전영역과 제1 활성층(A1) 사이에 전기전도도가 상대적으로 낮은 제2 도전영역을 포함할 수 있다. 즉, 제1 소오스영역(S1) 및 제1 드레인영역(D1)은 LDD(lightly doped drain) 구조와 유사한 구조를 가질 수 있다. 이와 유사하게, 제2 소오스영역(S2) 및 제2 드레인영역(D2)도 LDD 구조와 유사한 구조를 가질 수 있다. 또한, 제1 및 제2 활성층(A1, A2) 중 어느 하나와 절연층(IL1) 사이에 적어도 하나의 다른 절연층이 더 구비될 수 있다. 그리고, 제1 및 제2 활성층(A1, A2)은 분리되지 않은 일체형으로 형성될 수 있고, 이 경우, 제1 소오스영역(S1)과 제2 드레인영역(D2)이 서로 접촉되도록 형성될 수 있다.
제1 채널영역(C1) 위쪽에 제1 게이트절연층(GI1)과 제1 탑 게이트(TG1)가 구비될 수 있고, 이와 유사하게, 제2 채널영역(C2) 위쪽에 제2 게이트절연층(GI2)과 제2 탑 게이트(TG2)가 구비될 수 있다. 따라서, 구동 트랜지스터(T2)는 제2 채널영역(C2) 양측에 게이트(BG1, TG2)를 갖는 더블 게이트 구조일 수 있다. 구동 트랜지스터(T2)에서 제2 채널영역(C2), 제2 소오스영역(S2), 제2 드레인영역(D2), 제2 게이트절연층(GI2) 및 제2 탑 게이트(TG2)는 탑 게이트 구조의 박막 트랜지스터를 구성한다. 그러므로, 구동 트랜지스터(T2)는 탑 게이트 구조의 박막 트랜지스터 아래에 바텀 게이트(BG1)를 갖는 더블 게이트 박막 트랜지스터일 수 있다. 바텀 게이트(BG1)는 제2 탑 게이트(TG2)와 서로 분리되거나, 전기적으로 서로 연결될 수 있다. 바텀 게이트(BG1)와 제2 탑 게이트(TG2)는 도전성 플러그에 의해 서로 연결될 수 있다.
제1 드레인영역(D1)에 전원(VDD)이 연결될 수 있고, 제2 탑 게이트(TG2)에 입력단자(Vin)가 연결될 수 있다. 제1 소오스영역(S1) 및 제2 드레인영역(D2)은 출력단자(Vout)에 공통으로 연결될 수 있고, 제1 탑 게이트(TG1) 및 제2 소오스영역(S2)은 접지될 수 있다. 제1 탑 게이트(TG1)는 접지되는 대신 출력단자(Vout)에 연결될 수도 있다.
구동 트랜지스터(T2)는 더블 게이트 구조를 갖기 때문에 증가형 트랜지스터가 될 수 있다. 이에 대해 보다 자세히 설명하면, 구동 트랜지스터(T2)에서 제2 채널영역(C2), 제2 소오스영역(S2), 제2 드레인영역(D2), 제2 게이트절연층(GI2) 및 제2 탑 게이트(TG2)가 구성하는 탑 게이트 구조의 박막 트랜지스터는 공핍형 트랜 지스터일 수 있지만, 상기 탑 게이트 구조의 박막 트랜지스터 아래에 구비되는 바텀 게이트(BG1)에 인가되는 전압에 의해 구동 트랜지스터(T2)는 증가형 트랜지스터가 될 수 있다. 예컨대, 바텀 게이트(BG1)에 소정의 음(-)의 전압을 인가하면, 제2 채널영역(C2)에 전자가 감소하기 때문에, 즉, 제2 채널영역(C2)에 공핍 영역이 형성되기 때문에, 제2 채널영역(C2)에 n-채널을 형성하기 어려워진다. 이는 문턱전압의 증가를 의미한다. 다시 말해, 바텀 게이트(BG1)에 소정의 음(-)의 전압을 인가한 경우, 그렇지 않은 경우에 비해, 제2 탑 게이트(TG2)에 상대적으로 큰 전압을 인가해야만 제2 채널영역(C2)에 n-채널이 형성될 수 있다. 따라서 구동 트랜지스터(T2)는 문턱전압이 0V보다 큰 증가형 트랜지스터일 수 있다. 바텀 게이트(BG1)에 전압이 인가되지 않은 상태에서는, 구동 트랜지스터(T2)가 공핍형일 수 있지만, 실제 동작시에는 구동 트랜지스터(T2)가 증가형으로 사용되기 때문에, 본원의 상세한 설명에서는 구동 트랜지스터(T2)를 증가형 트랜지스터라 한다. 일반적으로, 산화물 반도체를 채널층으로 사용하는 경우, 증가형 트랜지스터를 구현하기가 쉽지 않다. 그러나 본 실시예에서는 더블 게이트 구조를 이용함으로써, 산화물 채널층을 갖는 증가형 트랜지스터를 용이하게 구현할 수 있다.
부가해서, 바텀 게이트(BG1)와 제2 탑 게이트(TG2)에 소정의 양(+)의 전압을 인가하는 경우에도, 상기 양(+)의 전압에 의해 구동 트랜지스터(T2)의 문턱전압이 증가할 수 있다. 그 메카니즘에 관해서는, 바텀 게이트(BG1)에 인가된 상기 양(+)의 전압에 의해 바텀 게이트(BG1)와 제2 채널영역(C2) 사이의 절연층(IL1) 부분(즉, 게이트절연층)에 전자가 트랩될 수 있고, 이와 유사하게, 제2 탑 게이트(TG2) 에 인가된 상기 양(+)의 전압에 의해 제2 게이트절연층(G12)에 전자가 트랩될 수 있으며, 상기 트랩된 전자에 의해 제2 채널영역(C2)에 n-채널이 형성되기 어려울 수 있다는 점을 고려해 볼 수 있다. 그러나 그 밖의 다른 요인에 의해 문턱전압이 증가될 수도 있다. 이와 같이, 바텀 게이트(BG1)와 제2 탑 게이트(TG2)에 양(+)의 전압을 인가하여 구동 트랜지스터(T2)의 문턱전압을 증가시키는 경우에는, 문턱전압을 증가시킨 후, 인버터의 정상 동작을 위해 바텀 게이트(BG1)와 제2 탑 게이트(TG2) 중 어느 하나, 예컨대, 제2 탑 게이트(TG2)에 정상 동작 전압을 인가할 수 있다. 상기 정상 동작시 제2 탑 게이트(TG2)에 인가하는 전압의 세기는 문턱전압 증가를 위해 바텀 게이트(BG1)와 제2 탑 게이트(TG2)에 인가하는 전압보다 작을 수 있다.
한편, 부하 트랜지스터(T1)는 공핍형 트랜지스터일 수 있다. 따라서, 본 실시예에 따른 인버터는 E/D(enhancement/depletion) 모드 인버터일 수 있다. 이러한 E/D 모드 인버터는 공핍형의 부하 트랜지스터와 공핍형의 구동 트랜지스터를 갖는 인버터보다 우수한 동작 특성을 갖는다.
도 2는 본 발명의 다른 실시예에 따른 인버터의 단면도이다.
도 2를 참조하면, 바텀 게이트(BG1')가 제1 채널영역(C1') 아래에 위치해 있다. 따라서, 부하 트랜지스터(T1')는 더블 게이트 구조, 구동 트랜지스터(T2')는 싱글 게이트 구조를 갖는다. 바텀 게이트(BG1')의 위치를 제외한 나머지 구성은 도 1의 그것과 유사할 수 있다. 도 2에서 참조번호 SUB1', IL1', A1', A2', S1', S2', D1', D2', GI1', GI2', TG1' 및 TG2'는 각각 기판, 절연층, 제1 활성층, 제2 활성 층, 제1 소오스영역, 제2 소오스영역, 제1 드레인영역, 제2 드레인영역, 제1 게이트절연층, 제2 게이트절연층, 제1 탑 게이트 및 제2 탑 게이트를 나타낸다. 여기서, 제1 및 제2 활성층(A1', A2')은 도 1의 제1 및 제2 활성층(A1, A2)과 다른 물질층 및/또는 다른 공정으로 형성된 층일 수 있다. 제1 및 제2 활성층(A1', A2')이 도 1의 제1 및 제2 활성층(A1, A2)과 다른 물질 및/또는 다른 공정으로 형성된 것과 관련해서, 도 1의 부하 트랜지스터(T1)는 공핍형인 반면, 이와 유사한 구조를 갖는 도 2의 구동 트랜지스터(T2')는 증가형 일 수 있다. 구체적인 예로, 높은 산소분압에서 증착한 ZnO 계열의 물질층, 또는 Ga-리치(rich)한 GaInZnO 나 Hf-리치(rich)한 HfInZnO 등을 채널층 물질로 사용하면, 증가형의 싱글 게이트 박막트랜지스터를 구현할 수 있다. 또한, 도 1의 구동 트랜지스터(T2)에서 제2 채널영역(C2), 제2 소오스영역(S2), 제2 드레인영역(D2), 제2 게이트절연층(GI2) 및 제2 탑 게이트(TG2)가 구성하는 탑 게이트 구조의 박막 트랜지스터는 공핍형 트랜지스터인 반면, 도 2의 부하 트랜지스터(T1')에서 제1 채널영역(C1'), 제1 소오스영역(S1'), 제1 드레인영역(D1'), 제1 게이트절연층(GI1') 및 제1 탑 게이트(TG1')가 구성하는 탑 게이트 구조의 박막 트랜지스터는 증가형 트랜지스터일 수 있다. 도 1에서 바텀 게이트(BG1)에 의해 구동 트랜지스터(T2)가 증가형 트랜지스터가 되는 반면, 도 2에서는 바텀 게이트(BG1')에 의해 부하 트랜지스터(T1')가 공핍형 트랜지스터가 될 수 있다. 보다 상세히 설명하면, 바텀 게이트(BG1')에 소정의 양(+)의 전압이 인가된 경우, 제1 채널영역(C1')에 전자가 증가하기 때문에, 문턱전압이 감소될 수 있다. 따라서, 부하 트랜지스터(T1')는 문턱전압이 0보다 작은 공핍형 트 랜지스터가 될 수 있다. 이때, 제1 탑 게이트(TG1')는 접지되거나 출력단자(Vout)에 연결될 수 있으므로, 제1 탑 게이트(TG1')와 바텀 게이트(BG1')는 서로 분리되어 있을 수 있다.
이와 같이, 도 2에서 부하 트랜지스터(T1')는 공핍형일 수 있고, 구동 트랜지스터(T2')는 증가형일 수 있으므로, 이들(T1', T2')을 포함하는 인버터는 도 1의 인버터와 유사하게 E/D 모드일 수 있다.
도 1 및 도 2의 구조는 다양하게 변화될 수 있다. 그 예들이 도 3 내지 도 6에 도시되어 있다.
도 3은 본 발명의 다른 실시예에 따른 인버터의 단면도이다.
도 3을 참조하면, 기판(SUB2) 상에 바텀 게이트(BG10)가 구비되고, 바텀 게이트(BG10)를 덮는 절연층(IL10)이 구비될 수 있다. 절연층(IL10) 상에 제1 채널층(C10) 및 그 양단에 각각 접하는 제1 소오스층(S10)과 제1 드레인층(D10)이 구비되어 있다. 그리고 제1 채널층(C10)과 이격되어 바텀 게이트(BG10) 위쪽에 위치하는 제2 채널층(C20) 및 그 양단에 각각 접하는 제2 소오스층(S20)과 제2 드레인층(D20)이 구비되어 있다. 제1 및 제2 채널층(C10, C20)은 각각 도 1의 제1 및 제2 채널영역(C1, C2)에 대응될 수 있고, 이들의 형성 물질은 유사할 수 있다. 도 1 및 도 2에서는 하나의 활성층(A1, A1', A2, A2') 내에 채널영역(C1, C1', C2, C2'), 소오스영역(S1, S1', S2, S2') 및 드레인영역(D1, D1', D2, D2')이 구비되지만, 도 3에서는 채널층(C10, C20)과 소오스층(S10, S20) 및 드레인층(D10, D20)이 개별적으로 구비된다. 제1 소오스층(S10)과 제2 드레인층(D20)은 서로 분리되어 있을 수 있지만, 일체형으로 형성될 수도 있다.
절연층(IL10) 상에 제1 채널층(C10), 제1 소오스층(S10), 제1 드레인층(D10), 제2 채널층(C20), 제2 소오스층(S20) 및 제2 드레인층(D20)을 덮는 게이트절연층(GI10)이 구비될 수 있다. 게이트절연층(GI10) 상에 제1 채널층(C10)에 대응하는 제1 탑 게이트(TG10)와 제2 채널층(C20)에 대응하는 제2 탑 게이트(TG20)가 구비될 수 있다. 제2 탑 게이트(TG20)는 바텀 게이트(BG10)와 서로 분리되어 있거나, 전기적으로 연결될 수 있다. 도면 왼쪽의 싱글 게이트 트랜지스터가 부하 트랜지스터(T10)이고, 오른쪽의 더블 게이트 트랜지스터가 구동 트랜지스터(T20)이다. 도 3의 구조는 도 1의 구조와 큰 차이가 없고, 기능적으로 도 3과 도 1의 구조는 거의 유사할 수 있다. 즉, 도 3에서도 구동 트랜지스터(T20)가 두 개의 게이트(BG10, TG20)를 갖기 때문에, 구동 트랜지스터(T20)는 증가형일 수 있다. 부하 트랜지스터(T10)는 공핍형일 수 있다.
도 1의 구조가 도 2와 같이 변형된 것과 유사하게, 도 3의 구조는 도 4와 같이 변형될 수 있다.
도 4를 참조하면, 바텀 게이트(BG10')가 제1 채널층(C10') 아래에 위치해 있다. 따라서, 부하 트랜지스터(T10')가 더블 게이트 구조를 갖고, 구동 트랜지스터(T20')가 싱글 게이트 구조를 갖는다. 바텀 게이트(BG10')의 위치를 제외한 나머지 구성은 도 3의 그것과 유사할 수 있다. 도 4에서 참조번호 SUB2', IL10', C10', C20', S10', S20', D10', D20', GI10', TG10' 및 TG20'는 각각 기판, 절연층, 제1 채널층, 제2 채널층, 제1 소오스층, 제2 소오스층, 제1 드레인층, 제2 드레인층, 게이트절연층, 제1 탑 게이트 및 제2 탑 게이트를 나타낸다. 여기서, 제1 및 제2 채널층(C10', C20')은 도 3의 제1 및 제2 채널층(C10, C20)과 다른 물질층 및/또는 다른 공정으로 형성된 층일 수 있다. 제1 및 제2 채널층(C10', C20')이 도 3의 제1 및 제2 채널층(C10, C20)과 다른 물질 및/또는 다른 공정으로 형성된 것과 관련해서 도 3의 부하 트랜지스터(T10)는 공핍형인 반면, 이와 유사한 구조를 갖는 도 4의 구동 트랜지스터(T20')는 증가형 일 수 있다. 또한, 도 3의 구동 트랜지스터(T20)에서 제2 채널층(C20), 제2 소오스층(S20), 제2 드레인층(D20), 게이트절연층(GI10) 및 제2 탑 게이트(TG20)가 구성하는 탑 게이트 구조의 박막 트랜지스터는 공핍형 트랜지스터인 반면, 도 4의 부하 트랜지스터(T10')에서 제1 채널층(C10'), 제1 소오스층(S10'), 제1 드레인층(D10'), 게이트절연층(GI10') 및 제1 탑 게이트(TG10')가 구성하는 탑 게이트 구조의 박막 트랜지스터는 증가형 트랜지스터일 수 있다. 도 3에서 바텀 게이트(BG10)에 의해 구동 트랜지스터(T20)가 증가형 트랜지스터가 되는 반면, 도 4에서는 바텀 게이트(BG10')에 의해 부하 트랜지스터(T10')가 공핍형 트랜지스터가 될 수 있다. 보다 상세히 설명하면, 바텀 게이트(BG10')에 소정의 양(+)의 전압이 인가된 경우, 제1 채널층(C10')에 전자가 증가하기 때문에, 문턱전압이 감소될 수 있다. 따라서, 부하 트랜지스터(T10')는 공핍형 트랜지스터로 사용될 수 있다. 이때, 제1 탑 게이트(TG10')는 접지되거나 출력단자(Vout)에 연결될 수 있으므로, 제1 탑 게이트(TG10')와 바텀 게이트(BG10')는 서로 분리되어 있을 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 인버터는 기본적으로 두 개의 탑 게이트 박막 트랜지스터를 갖고, 상기 두 개의 탑 게이트 박막 트랜지스터 중 어느 하나의 아래에 바텀 게이트가 부가된 구조를 갖는다.
본 발명의 다른 실시예에 따르면, 기본적으로 두 개의 바텀 게이트 박막 트랜지스터를 갖고, 상기 두 개의 바텀 게이트 박막 트랜지스터 중 적어도 어느 하나 상에 탑 게이트가 부가된 인버터도 가능하다. 그 예가 도 5 및 도 6에 도시되어 있다.
도 5를 참조하면, 부하 트랜지스터(T100)는 바텀 게이트 구조를 갖는 싱글 게이트 트랜지스터일 수 있다. 구동 트랜지스터(T200)는 바텀 게이트 구조를 갖는 트랜지스터 상에 탑 게이트(TG100)를 갖는 더블 게이트 트랜지스터일 수 있다. 도 5에서 참조번호 SUB3, BG100, BG200, GI100, C100, C200, S100, S200, D100, D200 및 IL100는 각각 기판, 제1 바텀 게이트, 제2 바텀 게이트, 게이트절연층, 제1 채널층, 제2 채널층, 제1 소오스층, 제2 소오스층, 제1 드레인층, 제2 드레인층 및 절연층을 나타낸다. 제1 및 제2 채널층(C100, C200)은 각각 도 3의 제1 및 제2 채널층(C10, C20)과 유사한 물질층일 수 있다. 부하 트랜지스터(T100)는 공핍형일 수 있고, 구동 트랜지스터(T200)는 증가형일 수 있다. 구동 트랜지스터(T200)가 증가형이 되는 원리는 도 3의 그것과 유사하다.
도 6을 참조하면, 탑 게이트(TG100')가 제1 채널층(C100') 위쪽에 위치한다. 따라서, 부하 트랜지스터(T100')가 더블 게이트 구조를 갖고, 구동 트랜지스터(T200')가 싱글 게이트 구조를 갖는다. 탑 게이트(TG100')의 위치를 제외한 나머지 구성은 도 5의 그것과 유사할 수 있다. 도 6에서 참조번호 SUB3', BG100', BG200', GI100', C200', S100', S200', D100', D200' 및 IL100'는 각각 기판, 제1 바텀 게이트, 제2 바텀 게이트, 게이트절연층, 제2 채널층, 제1 소오스층, 제2 소오스층, 제1 드레인층, 제2 드레인층 및 절연층을 나타낸다. 여기서, 제1 및 제2 채널층(C100', C200')은 도 4의 제1 및 제2 채널층(C10', C20')과 유사한 물질층일 수 있다. 부하 트랜지스터(T100')는 공핍형일 수 있고, 구동 트랜지스터(T200')는 증가형일 수 있다. 부하 트랜지스터(T100')가 공핍형이 되는 원리는 도 4의 그것과 유사하다.
도 1 내지 도 6의 구조는 도 7과 같은 회로도로 표현될 수 있다. 즉, 도 7은 본 발명의 실시예에 따른 인버터의 대표적인 회로도일 수 있다. 여기서, 부하 트랜지스터(1000)와 구동 트랜지스터(2000) 중 적어도 하나는 더블 게이트 구조를 가질 수 있는데, 더블 게이트 구조를 갖더라도, 편의상, 두 개의 게이트 중 하나만 표현한다.
도 7을 참조하면, 공핍형의 부하 트랜지스터(1000)와 증가형의 구동 트랜지스터(2000)가 서로 연결되어 있다. 부하 트랜지스터(1000)의 드레인에 전원(VDD)이 연결될 수 있고, 구동 트랜지스터(2000)의 게이트에 입력단자(Vin)가 연결될 수 있으며, 부하 트랜지스터(1000)의 소오스 및 구동 트랜지스터(2000)의 드레인에 출력단자(Vout)가 공통으로 연결될 수 있다. 구동 트랜지스터(2000)의 소오스와 부하 트랜지스터(1000)의 게이트는 접지될 수 있다. 부하 트랜지스터(1000)의 게이트는 접지되는 대신에 출력단자(Vout)에 연결될 수도 있다.
입력단자(Vin)에 0V의 전압을 인가한 상태, 즉, 구동 트랜지스터(2000)가 오 프(off)된 상태에서, 전원(VDD)을 통해 하이 레벨(high level)의 전원전압을 부하 트랜지스터(1000)의 드레인에 인가하면, 출력단자(Vout)에서 하이 레벨의 전압이 검출된다. 상기 전원전압을 부하 트랜지스터(1000)의 드레인에 계속해서 인가한 상태에서, 입력단자(Vin)에 문턱전압 이상의 전압을 인가하여 구동 트랜지스터(2000)를 턴-온(turn-on)시키면, 대부분의 전류가 구동 트랜지스터(2000)를 통해 접지로 흐른다. 따라서 출력단자(Vout)에서는 로우 레벨(low level)의 전압이 검출된다. 즉, 상기 전원전압이 고정된 상태에서, 입력단자(Vin)에 인가하는 전압에 따라 출력단자(Vout)로 출력되는 전압이 달라질 수 있다.
도 8은 본 발명의 실시예에 따른 인버터에 포함되는 더블 게이트 트랜지스터의 제1 게이트전압에 따른 제2 게이트전압(Vg)-드레인전류(Id)의 특성 변화를 보여준다. 도 8의 결과를 얻는데 사용한 트랜지스터는 도 5의 구동 트랜지스터(T200) 구조를 갖는다. 이때, 탑 게이트(TG100)와 제2 바텀 게이트(BG200)는 서로 분리되어, 서로 다른 전압을 인가받을 수 있다. 보다 자세히 설명하면, 도 5의 탑 게이트(TG100)에 소정의 전압(상기 제1 게이트전압)을 일정하게 인가한 상태에서, 제2 바텀 게이트(BG200)에 인가하는 전압(제2 게이트전압(Vg))의 변화에 따른 드레인전류(Id)의 변화 특성을 평가한 결과가 도 8이다. 도 8에서 제1 내지 제9 그래프(G1∼G9)는 각각 상기 제1 게이트전압이 +10.0V, +7.5V, +5.0V, +2.5V, 0V, -2.5V, -5.0V. -7.5V 및 -10.0V 일때의 결과이다.
도 8을 참조하면, 상기 제1 게이트전압이 작아질수록 그래프는 오른쪽으로 이동된다. 이는 상기 제1 게이트전압이 작아짐에 따라 트랜지스터의 문턱전압이 양(+)의 방향으로 이동된다는 것을 의미한다. 따라서 도 5의 탑 게이트(TG100)에 소정의 음(-)의 전압을 인가하면, 그를 포함하는 구동 트랜지스터(T200)는 양(+)의 문턱전압을 갖는 증가형이 될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 인버터에 포함되는 더블 게이트 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성 변화를 보여준다. 도 9의 결과를 얻는데 사용한 트랜지스터는 두 개의 게이트가 전기적으로 연결된 트랜지스터이고, 그 단면 구조는 도 5의 구동 트랜지스터(T200) 구조와 유사할 수 있다. 즉, 도 9의 결과는 도 5의 구동 트랜지스터(T200) 구조를 갖되, 두 개의 게이트(TG100, BG200)가 서로 연결되어 동일 전압을 인가 받는 샘플에 대한 것이다.
도 9를 참조하면, 본 발명의 실시예에 따른 상기 더블 게이트 트랜지스터는 양(+)의 문턱전압을 갖는 증가형인 것을 알 수 있다.
한편, 도 10은 비교예에 따른 싱글 게이트 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성 변화를 보여준다. 상기 비교예에 따른 싱글 게이트 트랜지스터는 도 5의 구동 트랜지스터(T200)에서 탑 게이트(TG100)가 제거된 구조를 갖는다.
도 10을 참조하면, 상기 비교예에 따른 싱글 게이트 트랜지스터는 문턱전압이 0보다 작은 공핍형인 것을 알 수 있다.
따라서 도 9 및 도 10으로부터, 싱글 게이트 구조일 때 공핍형인 트랜지스터를 더블 게이트 구조로 변형하고, 두 게이트를 전기적으로 연결시켰을 때, 증가형으로 변화될 수 있음을 알 수 있다.
도 11은 본 발명의 실시예에 따른 인버터에 포함되는 공핍형 부하 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성을 보여준다. 도 11의 결과를 얻는데 사용한 공핍형 부하 트랜지스터는 도 1의 부하 트랜지스터(T1) 구조를 갖는다.
도 11을 참조하면, 게이트전압(Vg)이 0V일 때, 하이 레벨(high level)의 온-전류(ON-current)가 흐르므로, 본 발명의 실시예에 따른 부하 트랜지스터는 공핍형임을 알 수 있다.
도 12는 본 발명의 실시예에 따른 인버터에 포함되는 증가형 구동 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성을 보여준다. 도 12의 결과를 얻는데 사용한 증가형 구동 트랜지스터는 도 1의 구동 트랜지스터(T2) 구조를 갖는다.
도 12를 참조하면, 게이트전압(Vg)이 0V일 때, 로우 레벨(low level)의 오프-전류(OFF-current)가 흐르므로, 본 발명의 실시예에 따른 구동 트랜지스터는 증가형임을 알 수 있다. 여기서, 게이트전압(Vg)은 도 1의 구동 트랜지스터(T2)의 제2 탑 게이트(T2)에 인가되는 전압일 수 있다. 도 1의 바텀 게이트(BG1)에 소정의 음(-)의 전압이 일정하게 인가된 상태에서 제2 탑 게이트(T2)에 상기 게이트전압(Vg)이 인가될 수 있다.
도 13은 본 발명의 실시예에 따른 인버터의 입력전압(VI)-출력전압(VO) 특성을 보여준다. 도 13의 결과를 얻는데 사용한 전원전압은 10V 정도였다. 여기서, 입력전압(VI) 및 상기 전원전압은 각각 도 1의 입력단자(Vin) 및 전원(VDD)에 인가하는 전압을 나타내고, 출력전압(VO)은 도 1의 출력단자(Vout)에서 검출되는 전압을 나타낸다.
도 13을 참조하면, 입력전압(VI)이 0V일 때, 출력전압(VO)은 전원전압과 유사한 하이 레벨(high level)이지만, 입력전압(VI)이 4.5V 정도 이상으로 증가함에 따라, 출력전압(VO)이 거의 0V 수준으로 떨어지는 것을 알 수 있다. 이를 통해, 본 발명의 실시예에 따른 인버터를 이용하면, Si 기반의 CMOS 인버터 수준의 풀 스윙(full swing) 특성을 얻을 수 있음을 알 수 있다.
본 발명의 또 다른 실시예에 따르면, 도 1 내지 도 6의 인버터에서 부하 트랜지스터(T1, T1', T10, T10', T100, T100') 및 구동 트랜지스터(T2, T2', T20, T20', T200, T200') 모두 더블 게이트 구조를 가질 수도 있다. 그 일례가 도 14에 도시되어 있다. 본 실시예는 도 1에서 변형된 것이다.
도 14를 참조하면, 제1 채널영역(C1) 아래에 다른 바텀 게이트(BG11)가 구비되어 있다. 따라서, 부하 트랜지스터(T1") 및 구동 트랜지스터(T2)는 더블 게이트 구조를 갖는다. 이때, 다른 바텀 게이트(BG11)는 부하 트랜지스터(T1")의 모드(mode)를 바꾸지 않으면서, 부하 트랜지스터(T1")의 문턱전압을 조절하는 역할을 할 수 있다. 다른 바텀 게이트(BG11)는 제1 탑 게이트(TG1)와 서로 분리되어 있거나, 전기적으로 연결되어 있을 수 있다. 다른 바텀 게이트(BG11)를 제외한 나머지 구조는 도 1과 동일할 수 있으므로, 그에 대한 설명은 반복하지 않는다.
또한 도 1 내지 도 6 및 도 14의 인버터는 복수 개로 배열되어 논리회로를 구성할 수 있다. 그 예가 도 15 및 도 16에 도시되어 있다.
도 15를 참조하면, 도 1의 구조를 갖는 두 개의 인버터(IV1, IV2)가 동일 기판(SUB1) 상에 구비되어 있다. 인버터의 수는 세 개 이상으로 증가할 수 있다. 이때, 구동 트랜지스터(T2)의 바텀 게이트(BG1)들이 공통전원(Vcom)에 연결되어 동일 신호를 인가받을 수 있다. 이 경우, 각 구동 트랜지스터(T2)의 바텀 게이트(BG1)와 제2 탑 게이트(TG2)는 서로 분리되어 있을 수 있다.
도 16을 참조하면, 도 14의 구조를 갖는 두 개의 인버터(IV1', IV2')가 동일 기판(SUB1) 상에 구비되어 있다. 인버터의 수는 세 개 이상으로 증가할 수 있다. 이때, 구동 트랜지스터(T2)의 바텀 게이트(BG1)들이 공통전원(Vcom)에 연결되어 동일 신호를 인가받을 수 있고, 이와 유사하게, 부하 트랜지스터(T1")의 다른 바텀 게이트(BG11)들이 다른 공통전원(Vcom')에 연결되어 동일 신호를 인가받을 수 있다. 이 경우, 각 구동 트랜지스터(T2)의 바텀 게이트(BG1)와 제2 탑 게이트(TG2)는 서로 분리되어 있을 수 있고, 각 부하 트랜지스터(T1")의 다른 바텀 게이트(BG11)와 제1 탑 게이트(TG1)도 서로 분리되어 있을 수 있다. 부하 트랜지스터(T1")의 다른 바텀 게이트(BG11)와 제1 탑 게이트(TG1)이 전기적으로 연결된 경우라면, 다른 바텀 게이트(BG11)들이 다른 공통전원(Vcom')에 연결되지 않을 수 있다.
여기서, 도시하지는 않았지만, 도 2 내지 도 6의 인버터들이 복수 개로 배열된 경우에도 더블 게이트 중 어느 한쪽의 게이트가 공통전원에 연결될 수 있다.
본 발명의 실시예들에 따른 인버터는 다양한 논리회로, 예컨대, NAND 회로, NOR 회로, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 등의 논리회로의 기본 소자로 이용될 수 있다. 상기 논리회로들의 기본적인 구조는 잘 알려진 바, 그들에 대한 자세한 설명은 생략한다.
또한, 상기 본 발명의 실시예에 따른 인버터 및 그를 포함하는 논리회로는 액정표시장치나 유기발광표시장치 그리고 그 밖의 다양한 반도체소자에 적용될 수 있다. 특히, 상기 인버터의 부하 트랜지스터와 스위칭 트랜지스터가 산화물 박막 트랜지스터인 경우, 산화물 박막 트랜지스터는 저온 공정으로 형성가능하고, 우수한 이동도 특성을 갖기 때문에 다양한 이점이 있다. 예컨대, 본 발명의 실시예에 따른 산화물 박막 트랜지스터로 구성된 E/D 모드 인버터는 1D(diode)-1R(resistor) 다층 교차점 메모리 소자와 같이 저온 공정으로 형성가능한 3차원 적층 메모리의 주변소자로서 용이하게 적용될 수 있다.
한편, 전술한 상세한 설명은 본 발명의 실시예들에 따른 인버터의 동작방법을 포함하고 있지만, 동작방법에 대해 간략히 정리하면 다음과 같다.
본 발명의 실시예에 따른 인버터의 동작방법은 서로 연결된 부하 트랜지스터와 구동 트랜지스터를 포함하되, 상기 두 트랜지스터 중 어느 하나는 더블 게이트를 갖는 인버터의 동작방법으로서, 상기 더블 게이트 구조를 갖는 트랜지스터의 문턱전압을 변화시키는 단계를 포함한다.
상기 문턱전압을 변화시키는 단계는 상기 더블 게이트 구조를 갖는 트랜지스터의 두 게이트 중 적어도 하나에 전압을 인가하는 단계를 포함할 수 있다. 이때, 상기 두 게이트 중 하나에 음(-) 또는 양(+)의 전압을 인가하거나, 상기 두 게이트 모두에 동일한 부호의 전압, 예컨대, 동일한 양(+)의 전압을 인가할 수 있다. 이와 같이, 상기 더블 게이트 구조를 갖는 트랜지스터의 문턱전압을 변화시킴으로써, 상기 인버터는 E/D 모드 인버터가 될 수 있다.
예컨대, 도 1, 도 3 및 도 5와 같이 구동 트랜지스터(T2, T20, T200)가 더블 게이트 구조를 갖는 경우, 구동 트랜지스터(T2, T20, T200)의 두 게이트 중 어느 하나에 음(-)의 전압을 인가하면, 구동 트랜지스터(T2, T20, T200)는 증가형이 될 수 있다. 이때, 구동 트랜지스터(T2, T20, T200)의 두 게이트는 서로 분리되어 있을 수 있다. 만약, 구동 트랜지스터(T2, T20, T200)의 두 게이트가 전기적으로 연결되어 있는 경우, 상기 두 게이트에 양(+)의 전압을 인가함으로써, 구동 트랜지스터(T2, T20, T200)의 문턱전압을 변화시킬 수도 있다.
한편, 도 2, 도 4 및 도 6과 같이 부하 트랜지스터(T1', T10', T100')가 더블 게이트 구조를 갖는 경우, 부하 트랜지스터(T1', T10', T100')의 두 게이트 중 어느 하나에 양(+)의 전압을 인가하면, 부하 트랜지스터(T1', T10', T100')는 공핍형이 될 수 있다. 이때, 부하 트랜지스터(T1', T10', T100')의 두 게이트는 서로 분리되어 있을 수 있다.
이와 같이, 상기 더블 게이트 구조를 갖는 트랜지스터의 문턱전압을 변화시킨 상태에서, 상기 인버터의 정상 동작 단계, 즉 상기 인버터에 정상 동작 전압을 인가하는 단계를 수행할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 사상(idea)는 산화물 트랜지스터가 아닌 비산화물 트랜지스터와, 박막 트랜지스터가 아닌 다른 구조의 트랜지스터에도 동일하게 적용될 수 있음을 알 수 있을 것이다. 또한 도 1 내지 도 7 및 도 13 내지 도 16의 인버터의 구조 및 구성요소는 각각 변형 및 다양화될 수 있음을 알 수 있을 것이고, 본 발명의 실시예에 따른 인버터 및 논리회로는 액정표시장치나 유기발광표시장치 분야뿐만 아니라 메모리소자 및 그 밖의 다른 소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 6은 본 발명의 실시예들에 따른 인버터의 단면도이다.
도 7은 본 발명의 실시예에 따른 인버터의 회로도이다.
도 8은 본 발명의 실시예에 따른 인버터에 포함되는 더블 게이트 트랜지스터의 제1 게이트전압에 따른 제2 게이트전압(Vg)-드레인전류(Id)의 특성 변화를 보여주는 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 인버터에 포함되는 더블 게이트 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성 변화를 보여주는 그래프이다.
도 10은 비교예에 따른 싱글 게이트 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성 변화를 보여주는 그래프이다.
도 11은 본 발명의 실시예에 따른 인버터에 포함되는 부하(load) 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성을 보여주는 그래프이다.
도 12는 본 발명의 실시예에 따른 인버터에 포함되는 구동(driving) 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성을 보여주는 그래프이다.
도 13은 본 발명의 실시예에 따른 인버터의 입력전압(VI)-출력전압(VO) 특성을 보여주는 그래프이다.
도 14 내지 도 16은 본 발명의 다른 실시예들에 따른 인버터를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
A1, A2 : 활성층 BG1, BG10, BG100, BG200 : 바텀게이트
C1, C1', C2, C2' : 채널영역 C10, C20, C100, C200 : 채널층
D1, D1', D2, D2' : 드레인영역 D10, D20, D100, D200 : 드레인층
GI1, GI2, GI10 : 게이트절연층 IL1, IL10, IL100 : 절연층
IV1, IV1', IV2, IV2' : 인버터 S1, S1', S2, S2' : 소오스영역
S10, S20, S100, S200, : 소오스층 SUB1, SUB2, SUB3 : 기판
T1, T10, T100 : 부하 트랜지스터 T2, T20, T200 : 구동 트랜지스터
TG1, TG2, TG10, TG20 : 탑 게이트 Vcom, Vcom' : 공통전원
VDD : 전원 Vin : 입력단자
Vout : 출력단자

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  14. 복수의 인버터를 포함하는 논리회로에 있어서,
    상기 각 인버터는,
    부하(load) 트랜지스터; 및
    상기 부하 트랜지스터와 연결된 구동(driving) 트랜지스터;를 포함하고,
    상기 부하 트랜지스터와 상기 구동 트랜지스터 중 하나는 더블 게이트 구조를 갖고, 다른 하나는 싱글 게이트 구조를 가지며,
    상기 부하 트랜지스터와 상기 구동 트랜지스터의 각 채널층은 ZnO 계열의 산화물 반도체이고, 상기 부하 트랜지스터와 상기 구동 트랜지스터의 각 채널층은 n형 채널층이고, 상기 부하 트랜지스터와 상기 구동 트랜지스터는 모두 n-채널 트랜지스터이며,
    상기 각 인버터의 상기 부하 트랜지스터와 상기 구동 트랜지스터는 탑 게이트 구조의 트랜지스터를 포함하고, 상기 부하 트랜지스터와 상기 구동 트랜지스터 중 하나는 상기 탑 게이트 구조의 트랜지스터 아래에 바텀 게이트를 더 포함하며,
    상기 각 인버터에서 상기 바텀 게이트는 그에 대응하는 탑 게이트와 서로 분리되고,
    상기 바텀 게이트들은 전기적으로 서로 연결된 논리회로.
  15. 복수의 인버터를 포함하는 논리회로에 있어서,
    상기 각 인버터는,
    부하(load) 트랜지스터; 및
    상기 부하 트랜지스터와 연결된 구동(driving) 트랜지스터;를 포함하고,
    상기 부하 트랜지스터와 상기 구동 트랜지스터 중 하나는 더블 게이트 구조를 갖고, 다른 하나는 싱글 게이트 구조를 가지며,
    상기 부하 트랜지스터와 상기 구동 트랜지스터의 각 채널층은 ZnO 계열의 산화물 반도체이고, 상기 부하 트랜지스터와 상기 구동 트랜지스터의 각 채널층은 n형 채널층이고, 상기 부하 트랜지스터와 상기 구동 트랜지스터는 모두 n-채널 트랜지스터이며,
    상기 각 인버터의 상기 부하 트랜지스터와 상기 구동 트랜지스터는 바텀 게이트 구조의 트랜지스터를 포함하고, 상기 부하 트랜지스터와 상기 구동 트랜지스터 중 하나는 상기 바텀 게이트 구조의 트랜지스터 위쪽에 탑 게이트를 더 포함하며,
    상기 각 인버터에서 상기 탑 게이트는 그에 대응하는 바텀 게이트와 서로 분리되고,
    상기 탑 게이트들은 전기적으로 서로 연결된 논리회로.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 논리회로는 NAND 회로, NOR 회로, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 중 적어도 하나를 포함하는 논리회로.
  17. 청구항 14에 기재된 논리회로의 동작방법에 있어서,
    상기 부하 트랜지스터와 상기 구동 트랜지스터 중 상기 더블 게이트 구조를 갖는 트랜지스터의 문턱전압을 변화시키는 단계를 포함하는 논리회로의 동작방법.
  18. 제 17 항에 있어서,
    상기 문턱전압을 변화시키는 단계는 상기 더블 게이트 구조를 갖는 트랜지스터의 두 게이트 중 적어도 하나에 전압을 인가하는 단계를 포함하는 논리회로의 동작방법.
  19. 제 18 항에 있어서,
    상기 더블 게이트 구조를 갖는 트랜지스터가 상기 구동 트랜지스터일 때,
    상기 문턱전압을 변화시키는 단계는 상기 구동 트랜지스터의 두 게이트 중 어느 하나에 음(-)의 전압을 인가하는 단계를 포함하는 논리회로의 동작방법.
  20. 제 18 항에 있어서,
    상기 더블 게이트 구조를 갖는 트랜지스터가 상기 구동 트랜지스터일 때,
    상기 문턱전압을 변화시키는 단계는 상기 구동 트랜지스터의 두 게이트에 양(+)의 전압을 인가하는 단계를 포함하는 논리회로의 동작방법.
  21. 제 18 항에 있어서,
    상기 더블 게이트 구조를 갖는 트랜지스터가 상기 부하 트랜지스터일 때,
    상기 문턱전압을 변화시키는 단계는 상기 부하 트랜지스터의 두 게이트 중 어느 하나에 양(+)의 전압을 인가하는 단계를 포함하는 논리회로의 동작방법.
  22. 제 17 항에 있어서,
    상기 문턱전압을 변화시키는 단계 후, 상기 논리회로의 인버터에 정상 동작 전압을 인가하는 단계를 더 포함하는 논리회로의 동작방법.
  23. 제 14 항 또는 제 15 항에 있어서,
    상기 부하 트랜지스터는 공핍형(depletion mode)이고, 상기 구동 트랜지스터는 상기 더블 게이트 구조를 갖는 증가형(enhancement mode)인 논리회로.
  24. 제 14 항 또는 제 15 항에 있어서,
    상기 부하 트랜지스터는 상기 더블 게이트 구조를 갖는 공핍형(depletion mode)이고, 상기 구동 트랜지스터는 증가형(enhancement mode)인 논리회로.
  25. 제 14 항 또는 제 15 항에 있어서,
    상기 부하 트랜지스터와 상기 구동 트랜지스터는 산화물 박막 트랜지스터인 논리회로.
  26. 제 14 항 또는 제 15 항에 있어서,
    상기 부하 트랜지스터와 상기 구동 트랜지스터는 채널영역, 소오스영역 및 드레인영역을 갖는 활성층을 포함하는 논리회로.
  27. 제 14 항 또는 제 15 항에 있어서,
    상기 부하 트랜지스터와 상기 구동 트랜지스터는 채널층, 상기 채널층 일단에 접촉된 소오스층 및 상기 채널층 타단에 접촉된 드레인층을 포함하는 논리회로.
  28. 제 14 항 또는 제 15 항에 있어서,
    상기 부하 트랜지스터와 상기 구동 트랜지스터 중 상기 더블 게이트 구조를 갖는 트랜지스터의 두 게이트는 서로 분리된 논리회로.
  29. 제 14 항 또는 제 15 항에 있어서,
    상기 부하 트랜지스터와 상기 구동 트랜지스터 중 상기 더블 게이트 구조를 갖는 트랜지스터의 두 게이트는 전기적으로 서로 연결된 논리회로.
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