JP2000091591A

JP2000091591A - 薄膜トランジスタ、薄膜トランジスタを用いたｃ−ｍｏｓインバータ回路、及びそれらの製造方法

Info

Publication number: JP2000091591A
Application number: JP26276298A
Authority: JP
Inventors: Yutaka Minamino; 裕南野; Kazufumi Ogawa; 小川　　一文; Keizaburo Kuramasu; 敬三郎倉増
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-09-17
Filing date: 1998-09-17
Publication date: 2000-03-31

Abstract

(57)【要約】【課題】ＯＦＦ電流を抑えるとともにＯＮ電流の減少
がなく、低濃度不純物領域（ＬＤＤ領域）とゲート電極
を自己整合的に形成して寄生容量を小さくし、占有面積
を小さくすることができる薄膜トランジスタ、薄膜トラ
ンジスタを用いたＣ−ＭＯＳインバータ回路、及びそれ
らの製造方法を提供することを目的とする。【解決手段】ソース領域３ａとチャネル領域３ｃとの
間に低濃度不純物領域３ｄが形成され、ドレイン領域３
ｂとチャネル領域３ｃとの間に低濃度不純物領域３ｅが
形成さている。ゲート電極５は、第１サブゲート電極５
ａと、第１サブゲート電極を覆うように第１サブゲート
電極上面に固着された第２サブゲート電極５ｂとから構
成されている。低濃度不純物領域３ｄ，３ｅは、ゲート
電極５に覆われている。ソース領域３ａとゲート電極５
との重なり、並びに、ドレイン領域３ｂとゲート電極５
との重なりは、無視できる程度に小さい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば液晶表示装
置の画素スイッチング素子や駆動回路などに応用される
薄膜トランジスタ、薄膜トランジスタを用いたＣ−ＭＯ
Ｓインバータ回路、及びそれらの製造方法に関するもの
である。

【０００２】

【従来の技術】近年、液晶パネルの画素電極ごとに薄膜
トランジスタ（Thin Film Transistor：ＴＦＴと称す
る）を備えたアクティブマトリックス型表示基板を用い
た表示装置は、単純マトリックス型表示装置に比べて高
い画質が得られるため盛んに研究されている。

【０００３】ところで、ポリシリコン（ｐ−Ｓｉ）ＴＦ
Ｔの移動度が、非晶質シリコン（ａ−Ｓｉ）ＴＦＴと比
較して１桁から２桁以上高いことに着目して、画素スイ
ッチング素子としてのＴＦＴと駆動回路を同一ガラス基
板上に形成した、いわゆる駆動回路内蔵型の液晶表示装
置が提案されている。しかしながら、駆動回路を内蔵化
する場合に、ｐ−ＳｉＴＦＴはａ−ＳｉＴＦＴやＭＯＳ
型電解効果トランジスタに比較してＯＦＦ電流が大きい
という欠点を有している。そこで、ＯＦＦ電流低減のた
め、ＴＦＴのソース領域またはドレイン領域の少なくと
も一方の領域に隣接して、低濃度不純物領域（ＬＤＤ：
Lightly Doped Drain)を設けた薄膜トランジスタの構造
が、特開平５−１３６４１７号公報に開示されている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ＬＤＤ構造のＴＦＴでは、ＯＦＦ電流を低減することは
できるけれども、ＯＮ電流が低下するという新たな問題
が生じる。これは、ＴＦＴのゲート電極下のチャネルが
反転するＯＮ状態において、比較的高抵抗層である低濃
度不純物領域がチャネル領域に直列に挿入されることに
よりＯＮ電流が低下するからである。

【０００５】そこで、ＯＮ電流の低下を抑えたＬＤＤ構
造のＴＦＴが提案されている。〔SID96 DIGEST pp25 :
Samsung 電子（第１従来例と称する）、Euro Display'9
6 pp555 、ASIA Display'95 pp335 : Philips ( 第２従
来例と称する) 〕。

【０００６】第１従来例では、図１８に示すように、ゲ
ート電極１００を覆うようにサブゲート電極１０１を設
け、サブゲート電極１０１の下部に低濃度不純物領域１
０２ａ，１０２ｂ（ＬＤＤ領域：ｎ−層）を形成した構
造となっている。尚、図１８において、１０３はガラス
基板、１０４はソース領域（ｎ＋層）、１０５はドレイ
ン領域（ｎ＋層）、１０６はチャネル領域である。この
ようなサブゲート電極１０１を設けることにより、ＯＦ
Ｆ時には、サブゲート電極１０１下の低濃度不純物領域
１０２ａ，１０２ｂがキャリアの枯渇する高抵抗層とな
るため、ＯＦＦ電流は低く抑えられる。一方、ＯＮ時に
は、低濃度不純物領域１０２ａ，１０２ｂはキャリアと
なる電子が蓄積して低抵抗領域となるため、ＯＮ電流の
減少は起こらない。

【０００７】第２従来例は、ＧＯＬＤ（gate-drain oer
lapped lightly-doped drain) 構造のＴＦＴであり、具
体的には図１９に示すように、ゲート電極１１０が低濃
度不純物領域１１１ａ，１１１ｂ（ＬＤＤ領域：ｎ−
層）を覆う構造となっている。尚、図１９において、１
１２はガラス基板、１１３はソース領域（ｎ＋層）、１
１４はドレイン領域（ｎ＋層）、１１５はチャネル領域
である。このような構造によってもまた、上記第１従来
例と同様に、ＯＦＦ時には、ゲート電極１１０下の低濃
度不純物領域１１１ａ，１１１ｂがキャリアの枯渇する
高抵抗層となるため、ＯＦＦ電流は低く抑えられる。一
方、ＯＮ時には、低濃度不純物領域１１１ａ，１１１ｂ
はキャリアとなる電子が蓄積して低抵抗領域となるた
め、ＯＮ電流の減少は起こらない。

【０００８】このように、上記第１及び第２従来例は、
ＯＦＦ電流を低減させると共に、ＯＮ電流の減少を招か
ないという利点を有する。しかしながら、第１及び第２
従来例には、以下の問題が存在する。

【０００９】（第１従来例の問題点）ＯＮ電流の減少を
抑えるためには、サブゲート電極により低濃度不純物領
域をすべて電界制御させる必要がある。ところが、第１
従来例の構造では、サブゲート電極と低濃度不純物領域
との重ね合わせを自己整合的に形成することができな
い。そこで、低濃度不純物領域に対しマスク合わせによ
りサブゲート電極を作成する必要があるが、この際、サ
ブゲート電極とｎ＋層（ソース領域、ドレイン領域）の
合わせマージンを確保する必要がある。従って、寄生容
量が大きくなり、また、合わせマージンを確保する分だ
けＴＦＴの面積が大きくなる。

【００１０】（第２従来例の問題点）第２従来例の構造
を、自己整合的に製造することができれば、上記の効果
を達成することができる。ところが、第２従来例では、
メカニズムに関する原理的な記述がなされているに過ぎ
ず、ＧＯＬＤ構造をとるための具体的な製造プロセスに
ついての記述はなされていない。寧ろ、現在の公知技術
から判断すれば、第２従来例の構造を、自己整合的に製
造することは困難であると考えられる。従って、上記第
１従来例と同様な問題を有する。

【００１１】本発明は、上記課題に鑑みてなされたもの
であり、ＯＦＦ電流を抑えるとともにＯＮ電流の減少が
なく、低濃度不純物領域（ＬＤＤ領域）とゲート電極を
自己整合的に形成して寄生容量を小さくし微細化可能な
構成をとるとともに、高い信頼性が得られ、さらに占有
面積を小さくすることができる薄膜トランジスタ、薄膜
トランジスタを用いたＣ−ＭＯＳインバータ回路、及び
それらの製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明のうち請求項１記載の発明は、チャネル領域
と、チャネル領域の両側に配置されたソース領域及びド
レイン領域とが形成された多結晶シリコン半導体層を有
し、前記チャネル領域の上方には、ゲート絶縁膜を介し
てゲート電極が配置された薄膜トランジスタにおいて、
前記ソース領域とチャネル領域との間、またはドレイン
領域とチャネル領域との間の少なくともいずれか一方
に、不純物濃度がソース領域及びドレイン領域よりも低
い低濃度不純物領域が形成されており、前記ゲート電極
は、第１サブゲート電極と、第１サブゲート電極を覆う
ように第１サブゲート電極上面に固着された第２サブゲ
ート電極とから構成され、前記チャネル領域の両側接合
面がそれぞれ第１サブゲート電極の両端面のほぼ直下に
位置するように、チャネル領域が第１サブゲート電極に
覆われ、前記低濃度不純物領域の両側接合面のうちの、
チャネル領域側の接合面とは反対側の接合面が、前記第
２サブゲート電極の端面のほぼ直下に位置するように、
低濃度不純物領域が第２サブゲート電極に覆われている
ことを特徴とする。

【００１３】上記構成により、薄膜トランジスタのＯＦ
Ｆ時には、ゲート電極下の低濃度不純物領域がキャリア
の枯渇する高抵抗層となるためＯＦＦ電流の低減を図る
ことができる。一方、薄膜トランジスタのＯＮ時には、
ゲート電極からの電界の作用により、ゲート電極下の低
濃度不純物領域はキャリアとなる電子が蓄積して低抵抗
領域となる。そのため、ＯＮ電流の減少は起こらない。
また、ゲート電極とソース領域、並びに、ゲート電極と
ドレイン領域のそれぞれの重なり部分が殆ど無視できる
程度であるので、寄生容量を極めて小さく抑えることが
可能となり、微細化が可能となり、更に、薄膜トランジ
スタの占有面積を小さくすることができる。また、低濃
度不純物領域により、電界集中の緩和を達成できるの
で、ホットキャリアによる劣化を防止でき、信頼性の向
上を図ることができる。

【００１４】また請求項２記載の発明は、請求項１記載
の薄膜トランジスタであって、前記低濃度不純物領域
が、チャネル領域に向かうに連れて不純物濃度が段階的
に低下していく複数の接合領域から構成され、これら複
数の接合領域にそれぞれ対応して複数の第２サブゲート
電極が、設けられ、これら複数の第２サブゲート電極
は、下部に位置する第２サブゲート電極を覆うように、
積み重ねられた構造となっており、前記接合領域の両側
接合面のうちの、不純物濃度が高い側の隣接接合領域と
の接合面が、対応する第２サブゲート電極の端面のほぼ
直下に位置するように、各接合領域が第２サブゲート電
極に覆われていることを特徴とする。

【００１５】上記構成の如く、低濃度不純物領域は、チ
ャネル領域に向かうに連れて不純物濃度が段階的に低下
していく複数の接合領域により構成されているので、ソ
ース領域からチャネル領域に向けて、或いはドレイン領
域からチャネル領域に向けて、それぞれ不純物濃度が多
段階的に変化する。よって、低濃度不純物領域が１種類
の不純物濃度に設定されている場合に比べて、半導体層
での電界集中をより緩和することが可能となる。

【００１６】また請求項３記載の発明は、請求項１又は
請求項２記載の薄膜トランジスタであって、前記低濃度
不純物領域が、ドレイン領域とチャネル領域との間にの
み形成されていることを特徴とする。

【００１７】低濃度不純物領域を設けるのは、本来的に
はドレイン領域に作用する電界を緩和するためであり、
かかる観点からすれば、ドレイン領域とチャネル領域の
双方に低濃度不純物領域を設ける必要はない。そこで、
ドレイン領域とチャネル領域との間にのみ低濃度不純物
領域を形成すれば、ＯＦＦ電流の低減等の効果を奏する
と共に、薄膜トランジスタの面積を小さくすることが可
能となる。

【００１８】また請求項４記載の発明は、Ｃ−ＭＯＳイ
ンバータ回路であって、ｐチャネル薄膜トランジスタと
ｎチャネル薄膜トランジスタのうち、少なくともｎチャ
ネル薄膜トランジスタを、前記請求項１又は請求項２に
記載の薄膜トランジスタで構成したことを特徴とする。

【００１９】少なくともｎチャネル薄膜トランジスタを
請求項１又は請求項２に記載の薄膜トランジスタで構成
するのは、以下の理由による。即ち、ｐチャネル薄膜ト
ランジスタのキャリアであるホールと、ｎチャネル薄膜
トランジスタのキャリアである電子の各移動度を比較す
ると、電子の方が格段に大きい。従って、ｐチャネルト
ランジスタとｎチャネルトランジスタとに、同じ電界が
印加された場合、ｎチャネルトランジスタの方がキャリ
アにって受ける衝撃が大きく、そのためｎチャネルトラ
ンジスタの方が劣化し易い。よって、ドレイン領域での
電界集中を緩和して、トランジスタの劣化を防止して信
頼性の向上を図る観点からすると、ｎチャネルトランジ
スタの方をＬＤＤ構造とするのが望ましいからである。

【００２０】また請求項５記載の発明は、Ｃ−ＭＯＳイ
ンバータ回路であって、ｐチャネル薄膜トランジスタと
ｎチャネル薄膜トランジスタのうち、少なくともｎチャ
ネル薄膜トランジスタを、前記請求項３に記載の薄膜ト
ランジスタで構成したことを特徴とする。

【００２１】少なくともｎチャネル薄膜トランジスタを
請求項３記載の薄膜トランジスタで構成するのは、以下
の理由による。例えば、ｎチャネルトランジスタとｐチ
ャネルトランジスタから構成されるトランスファゲート
回路のような場合には、入力側あるいは出力側から見る
と、チャネル領域の両側に配置された高濃度不純物領域
（ｎ＋層）は、それぞれドレイン領域として機能した
り、ソース領域として機能したりして、常に固定的に定
まっていない。ところが、Ｃ−ＭＯＳインバータ回路で
は、ｎチャネルトランジスタにおいては、マイナス側の
電源に対しゲート電極の極性は常に０Ｖより高い電圧で
動作する。したがってマイナス側の電源は常にｎ−ｃｈ
ＴＦＴのソース電極となって作用し、出力側は常にドレ
イン電極となって作用する。従って、常にソース−ドレ
イン領域が固定されている。一方、本来的には、低濃度
不純物領域を設けるのは、ＯＦＦ電流の低減を図るため
である。このためには、ドレインにかかる電界を緩和す
ることが必要である。従って、かかる観点からすれば、
本来的にはソース領域及びドレイン領域の双方に、低濃
度不純物領域を設ける必要はない。よって、Ｃ−ＭＯＳ
インバータ回路のｎチャネルトランジスタのドレイン領
域側に低濃度不純物領域を設けることにより、Ｃ−ＭＯ
Ｓインバータ回路のアレイ基板に占める面積を小さくで
き、寄生容量の減少をも図ることができる。

【００２２】また請求項６記載の発明は、チャネル領域
と、チャネル領域の両側に配置されたソース領域及びド
レイン領域とが形成された多結晶シリコン半導体層を有
し、前記チャネル領域の上方には、ゲート絶縁膜を介し
てゲート電極が配置された薄膜トランジスタの製造方法
であって、基板上に多結晶シリコン半導体層を形成する
工程と、多結晶シリコン半導体層の所定領域に不純物を
ドープする第１の不純物ドープ工程と、前記第１の不純
物ドープ工程により、不純物がドープされた半導体領域
上に金属の遮蔽膜を形成し、この状態で不純物をドープ
して、金属遮蔽膜の下部領域とそれ以外の領域で不純物
濃度差が存在するようにして、ソース領域とチャネル領
域との間、またはドレイン領域とチャネル領域との間の
少なくともいずれか一方に、不純物濃度がソース領域及
びドレイン領域よりも低い低濃度不純物領域を形成する
第２の不純物ドープ工程と、を有することを特徴とす
る。

【００２３】上記構成により、自己整合的にソース領
域、低濃度不純物領域、チャネル領域、ドレイン領域を
形成することができる。また、２回目のドーピングの遮
蔽が金属膜となるため、レジスト膜あるいは絶縁膜等で
遮蔽した場合と比較して、金属膜の遮蔽能が高いため、
最初にドーピングされた部分が２回目のドーピングによ
りダメージを受けることがなく、特性の向上が図れる。
尚、第１の不純物ドープ工程においては、多結晶シリコ
ン半導体層上にレジストを形成し、このレジストをマス
クとして不純物をドープしてもよく、また、多結晶シリ
コン半導体層上に金属層（第１サブゲート電極に相当）
を形成し、この金属層をマスクとして不純物をドープし
てもよい。また、基板はガラス基板であってもよく、ま
た、石英基板であってもよい。尚、第１及び第２の不純
物ドープ工程では、イオンドーピング法によってもよ
く、またイオンドーピング装置で発生した水素イオンを
予め磁場で補足するようにしてもよい。

【００２４】また請求項７記載の発明は、請求項６記載
の薄膜トランジスタの製造方法であって、前記第１の不
純物ドープ工程では、第１サブゲート電極を多結晶シリ
コン半導体層上に形成し、この第１サブゲート電極をマ
スクとして、不純物をドープし、前記第２の不純物ドー
プ工程では、前記第１サブゲート電極上を覆って第２サ
ブゲート電極を形成し、この第２サブゲート電極をマス
クとして、不純物をドープすることを特徴とする。

【００２５】上記構成によれば、第１サブゲート電極の
直下にチャネル領域を形成し、第２サブゲート電極の第
１サブゲート電極から突出した部分の直下に低濃度不純
物領域を形成することができる。このため、薄膜トラン
ジスタがＯＮ状態になった場合、低濃度不純物領域では
キャリアとなる電子が蓄積し低抵抗領域となる。よっ
て、ＯＮ電流の減少が起こらない。また、第１及び第２
の不純物ドープ工程において、チャネル領域が常に金属
層で遮蔽される構成となるため、チャネル領域中に水素
などが注入されることがなく、特性の安定化が図れる。

【００２６】また請求項８記載の発明は、請求項６又は
請求項７記載の薄膜トランジスタの製造方法であって、
前記第２の不純物ドープ工程を複数回行って、前記低濃
度不純物領域が、チャネル領域に向かうに連れて不純物
濃度が段階的に低下していく複数の接合領域を形成する
工程を有することを特徴とする。

【００２７】上記構成により、ソース領域からチャネル
領域に向けて、或いはドレイン領域からチャネル領域に
向けて、それぞれ不純物濃度が多段階的に変化する低濃
度不純物領域が形成される。これにより、半導体層での
電界集中をより緩和することが可能となり、ホットキャ
リアによる特性劣化のない薄膜トランジスタが得られ
る。

【００２８】また請求項９記載の発明は、請求項６乃至
８のいずれかに記載の薄膜トランジスタの製造方法であ
って、前記多結晶シリコン半導体層を形成する工程が、
ガラス基板上に非晶質シリコン層を形成し、この非晶質
シリコン層をレーザーアニールにより溶融再結晶化して
多結晶シリコン半導体層を形成することを特徴とする。

【００２９】上記構成により、高移動度の薄膜トランジ
スタを作成することが可能となる。

【００３０】また請求項１０記載の発明は、請求項６乃
至８のいずれかに記載の薄膜トランジスタの製造方法で
あって、前記多結晶シリコン半導体層を形成する工程
が、気相成長法を用いてガラス基板上に多結晶シリコン
半導体層を直接形成することを特徴とする。

【００３１】上記構成により、さほど高い移動度を必要
としない小型の液晶パネルに適用される薄膜トランジス
タを作製することができる。

【００３２】また請求項１１記載の発明は、請求項６乃
至８のいずれかに記載の薄膜トランジスタの製造方法で
あって、前記多結晶シリコン半導体層を形成する工程
が、触媒法を用いてガラス基板上に多結晶シリコン半導
体層を直接形成することを特徴とする。

【００３３】上記構成の如く、触媒法を用いることによ
っても、多結晶シリコン半導体層を形成することができ
る。特にニッケルなどの触媒を用いた場合は、レーザー
アニール法に比べて、特性面において同等或いはそれ以
上の多結晶シリコン半導体層を形成することも可能であ
る。

【００３４】また請求項１２記載の発明は、請求項６乃
至１２のいずれかに記載の薄膜トランジスタの製造方法
であって、前記第１の不純物ドープ工程では、加速電圧
を１０ｋＶ以上、３０ｋＶ以下とし、ビーム電流密度を
０．０５μＡ／ｃｍ² 以上、１μＡ／ｃｍ² 以下とした
低速イオンドーピング法を用いて不純物をドープするこ
とを特徴とする。

【００３５】上記構成によれば、イオンドーピング時で
のイオンの加速電圧が低いために、ドーピング時におけ
る半導体層の損傷を少なくすることができる。また、仮
に、一回目の不純物ドーピング時でレジストをマスクと
した場合でも、レジストが変質することなくきれいに除
去できる。

【００３６】また請求項１３記載の発明は、請求項６乃
至１３のいずれかに記載の薄膜トランジスタの製造方法
であって、前記第２の不純物ドープ工程では、加速電圧
を３０ｋＶ以上とし、ビーム電流密度を１μＡ／ｃｍ²
以上とした高速イオンドーピング法を用いて不純物をド
ープすることを特徴とする。

【００３７】上記構成によれば、２回目のイオンドーピ
ング時でも十分なイオンを多結晶シリコン半導体層に注
入することが可能となる。尚、高速イオンドーピングを
用いる場合は、２回目の不純物ドーピングのマスクは金
属膜とすることが望ましい。

【００３８】また請求項１４記載の発明は、ｎチャネル
トランジスタとｐチャネルトランジスタとから構成され
るＣ−ＭＯＳインバータ回路の製造方法において、基板
上に、ｎチャネル薄膜トランジスタ用の多結晶シリコン
半導体層と、ｐチャネル薄膜トランジスタ用の多結晶シ
リコン半導体層とを形成する工程と、前記基板上に、前
記２つの多結晶シリコン半導体層を覆うように、第１金
属層を形成し、この第１金属層を所定形状にエッチング
して、前記ｎチャネルトランジスタ用多結晶シリコン半
導体層上に第１サブゲート電極を形成すると共に、前記
ｐチャネルトランジスタ用多結晶シリコン半導体層を完
全に覆う第１遮蔽層を形成する工程と、前記第１サブゲ
ート電極及び前記第１遮蔽層をマスクとして、ドナーと
なる不純物をドープする第１の不純物ドープ工程と、前
記第１遮蔽層を所定形状にエッチングしてｐチャネルト
ランジスタのゲート電極を形成すると共に、ｎチャネル
トランジスタ領域を完全にレジストで覆い、この状態で
前記ゲート電極及びレジストをマスクとして、アクセプ
タとなる不純物をドープする第２の不純物ドープ工程
と、前記ｎチャネルトランジスタ領域を覆うレジストを
除去した後、第１サブゲート電極を覆うように第２サブ
ゲート電極を第１サブゲート電極上面に形成すると共
に、ｐチャネル薄膜トランジスタ領域を完全にレジスト
で覆い、この状態で、前記第２サブゲート電極及びレジ
ストをマスクとして、ドナーとなる不純物をドープする
第３の不純物ドープ工程と、を有することを特徴とす
る。

【００３９】上記構成によれば、自己整合的なＬＤＤ構
造のｎチャネルトランジスタを有すＣ−ＭＯＳインバー
タ回路が得られる。

【００４０】また請求項１５記載の発明は、請求項１４
記載のＣ−ＭＯＳインバータ回路の製造方法であって、
前記第３の不純物ドープ工程において、ｎチャネル薄膜
トランジスタ領域を覆うレジストを除去した後、第１サ
ブゲート電極材料と選択エッチング可能な材料から成る
第２金属層を基板全面に形成し、この第２金属層を所定
形状にエッチングして、前記ｎチャネルトランジスタの
第１サブゲート電極を覆うように第２サブゲート電極を
第１サブゲート電極上面に形成すると共に、前記ｐチャ
ネルトランジスタ用多結晶シリコン半導体層を完全に覆
う第２遮蔽層を形成し、この状態で前記第２サブゲート
電極及び第２遮蔽層をマスクとして、ドナーとなる不純
物をドープし、この第３の不純物ドープ工程後に、前記
第２遮蔽層をエッチングにより除去することを特徴とす
る。

【００４１】上記構成によれば、第３の不純物ドープ工
程後に、前記第２遮蔽層をエッチングにより除去する際
に、第２遮蔽層（第２金属層）が、ｐチャネルトランジ
スタのゲート電極（第１金属層）と選択エッチング性が
あるため、ｐチャンネルトランジスタに損傷を与えるこ
とがない。また、第２金属層が第１金属層と選択エッチ
ング性があるため、第２サブゲート電極を第１サブゲー
ト電極の一方側のみを覆うように形成することが可能と
なる。これにより、第２サブゲート電極をマスクした不
純物のドーピングにより、例えばドレイン領域側のみに
低濃度不純物領域を設けるようにすることが可能とな
る。なぜなら、第２金属層が第１金属層と選択エッチン
グ性がない場合（例えば同一材料である場合）には、仮
に、第１サブゲート電極上の第２金属層を第２サブゲー
ト電極形状にエッチングすると、第１サブゲート電極が
同時にエッチングされることになるため、第２サブゲー
ト電極は第１サブゲート電極を完全に覆う（第１サブゲ
ート電極の上面から両側を包み込むように覆う）構造を
とる必要がある。よって、第２サブゲート電極が第１サ
ブゲート電極を完全に覆う構造であれば、第２サブゲー
ト電極をマスクとして使用して不純物のドーピングによ
り、例えばドレイン領域側のみに低濃度不純物領域を設
けるようにすることは不可能となるからである。

【００４２】更に、第２金属層が第１金属層と選択エッ
チング性があれば、第１サブゲート電極と第２サブゲー
ト電極のパターニング精度の観点からも好ましい。

【００４３】また請求項１６記載の発明は、請求項１３
又は請求項１５記載のＣ−ＭＯＳインバータ回路の製造
方法であって、前記第３の不純物ドープ工程を複数回行
って、前記低濃度不純物領域が、チャネル領域に向かう
に連れて不純物濃度が段階的に低下していく複数の接合
領域を形成する工程を有することを特徴とする。

【００４４】上記構成によれば、ソース領域からチャネ
ル領域に向けて、或いはドレイン領域からチャネル領域
に向けて、それぞれ不純物濃度が多段階的に減少する薄
膜トランジスタを有するＣ−ＭＯＳインバータ回路が得
られる。

【００４５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。

【００４６】（実施の形態１）（薄膜トランジスタの構成）図１は実施の形態１に係る
薄膜トランジスタの簡略化した断面図である。本実施の
形態１では、本発明をｎチャネル薄膜トランジスタに適
用した例が示されている。この薄膜トランジスタ（以
下、ＴＦＴと称する）１は、ガラス基板２上に、膜厚が
５００Åの多結晶シリコン層３、膜厚が１０００ÅのＳ
ｉＯ₂ （二酸化シリコン）から成るゲート絶縁層４、ア
ルミニウムから成るゲート電極５、及びＳｉＯ₂ から成
る層間絶縁層６が、順に積層されて構成されている。前
記ゲート電極５は、第１サブゲート電極５ａと、該第１
サブゲート電極５ａの上面を覆って形成されている第２
サブゲート電極５ｂとから構成されている。また、前記
多結晶シリコン層３は、第１サブゲート電極５ａの直下
に位置するチャネル領域３ｃと、不純物濃度が高いソー
ス領域３ａ（ｎ＋層）と、不純物濃度が高いドレイン領
域（ｎ＋層）３ｂと、不純物濃度が低い低濃度不純物領
域（ＬＤＤ領域：ｎ−層）３ｄ，３ｅとから構成されて
いる。低濃度不純物領域３ｄは、ソース領域３ａとチャ
ネル領域３ｃとの間に介在し、低濃度不純物領域３ｅ
は、ドレイン領域３ｂとチャネル領域３ｃとの間に介在
している。これら低濃度不純物領域３ｄ，３ｅは、第２
サブゲート電極５ｂの第１サブゲート電極５ａからはみ
出た部分５ｂ1 ，５ｂ2 の直下に位置している。従っ
て、低濃度不純物領域３ｄとソース領域３ａとの接合面
は、第２サブゲート電極５ｂの端面（図１の左側端面）
とほぼ一致しており、低濃度不純物領域３ｄとチャネル
領域３ｃとの接合面は、第１サブゲート電極５ａの端面
（図１の左側端面）とほぼ一致している。また、低濃度
不純物領域３ｅとドレイン領域３ｂとの接合面は、第２
サブゲート電極５ｂの端面（図１の右側端面）とほぼ一
致しており、低濃度不純物領域３ｄとチャネル領域３ｃ
との接合面は、第１サブゲート電極５ａの端面（図１の
右側端面）とほぼ一致している。また、ＴＦＴ１には、
さらに、例えばアルミニウムから成るソース電極７及び
ドレイン電極８が設けられており、ソース電極７は、ゲ
ート絶縁層４及び層間絶縁層６に形成されているコンタ
クトホール９ａを介して、ソース領域３ａに接続され、
また、ドレイン電極８は、ゲート絶縁層４及び層間絶縁
層６に形成されているコンタクトホール９ｂを介して、
ドレイン領域３ｂに接続されている。

【００４７】（薄膜トランジスタのの製造方法）図２は
ＴＦＴ１の製造方法を示すフローチャートである。図２
を参照して、ＴＦＴ１の製造方法について説明する。

【００４８】（１）先ず、プラズマＣＶＤ法あるいは減
圧ＣＶＤ法により、ガラス基板２上に膜厚が５００Åの
ａ−Ｓｉ層１５を堆積させ、次いで４００℃で脱水素処
理を行なう（図２（ａ））。この脱水素処理は、結晶化
を行う際に水素の脱離によるＳｉ膜のアブレーションの
発生を防ぐことを目的としている。

【００４９】（２）次いで、波長３０８ｎｍのエキシマ
レーザーを用いたレーザーアニールによりａ−Ｓｉ層１
５の溶融再結晶化（ｐ−Ｓｉ化）を行ない、多結晶シリ
コン層１６を形成する。（（図２（ｂ））。

【００５０】（３）次いで、多結晶シリコン層１６を所
定形状に島化して、多結晶シリコン層３を形成する（図
２（ｃ））。

【００５１】（４）次いで、ガラス基板２上に、多結晶
シリコン層３を覆うようにして、ゲート絶縁層４とな
る、厚さが１０００ÅのＳｉＯ₂(二酸化シリコン) 層
を、形成する（図２（ｄ））。

【００５２】（５）次いで、第１サブゲート電極５ａと
なる、アルミニウムから成る第１金属層１７を製膜する
（図２（ｅ））。

【００５３】（６）次いで、金属層１７を所定形状にパ
ターニングして第１サブゲート電極５ａを形成する（図
２（ｆ））。

【００５４】（７）次いで、第１サブゲート電極５ａを
マスクとして使用し、第１回目の不純物のドープを行な
う（図２（ｇ））。具体的にはイオンドーピング法によ
り不純物としてリンイオンをドーピングする。これによ
り、第１サブゲート電極５ａの直下に位置するチャネル
領域３ｃは、不純物がドープされない領域となる。そし
て、多結晶シリコン層３のチャネル領域３ｃを除く領域
Ａ，Ｂは、不純物がドープされたｎ−層となる。

【００５５】（８）次いで、第１サブゲート電極５ａを
覆って、アルミニウムから成る第２金属層１８を製膜す
る（図２（ｈ））。

【００５６】（９）次いで、第２金属層１８をパターニ
ングして第２サブゲート電極５ｂを形成する（図３
（ａ））。

【００５７】（１０）次いで、第２サブゲート電極５ｂ
をマスクとして使用し、第２回目の不純物のドープを行
なう（図３（ｂ））。具体的にはイオンドーピング法に
より不純物としてリンイオンをドーピングする。これに
より、多結晶シリコン層３のうち、第２サブゲート電極
５ｂの直下に位置する領域を除く領域にイオンがドープ
される。よって、１回目のイオンドーピングにより不純
物が既にドープされている領域Ａ，Ｂのうち、第２サブ
ゲート電極５ｂに覆われていない領域（ソース領域３
ａ、ドレイン領域３ｂに相当する）では、さらに不純物
がドープされることになり、不純物高濃度領域（ｎ＋
層）となる。一方、領域Ａ，Ｂのうち、第２サブゲート
電極５ｂに覆われている領域（低濃度不純物領域３ｄ，
３ｅに相当する）では、２回目のイオンドーピングによ
っては、不純物がドープされず、低濃度不純物領域（ｎ
−層）となる。こうして、ソース領域３ａ（ｎ＋層）と
チャネル領域３ｃの間に、低濃度不純物領域３ｄ（ｎ−
層）を形成し、また、ドレイン領域３ｂ（ｎ＋層）とチ
ャネル領域３ｃの間に、低濃度不純物領域３ｅ（ｎ−
層）を形成することができる。しかも、第１サブゲート
電極５ａをマスクとして第１回目のイオンドーピングを
行ない、更に、第２サブゲート電極５ｂをマスクとして
第２回目のイオンドーピングを行なうので、ソース領域
３ａ、低濃度不純物領域３ｄ，３ｅ及びドレイン領域３
ｂを自己整合的に形成することができ、ゲート電極５と
ソース領域３ａの重なり部分、並びにゲート電極５とド
レイン領域３ｂの重なり部分を、考慮にいれない程度に
小さく抑えることができる。よって、寄生容量を小さく
抑え、ＯＦＦ電流を低くすることができると共に、ＯＮ
電流の低下を可及的に抑えることができる。

【００５８】（１１）次いで、層間絶縁層（ＳｉＯx ）
６を製膜する（図３（ｃ））。

【００５９】（１２）次いで、、層間絶縁層６及びゲー
ト絶縁層４にコンタクトホール９ａ，９ｂを開口する
（図３（ｄ））。

【００６０】（１３）そして、スパッタ法により、例え
ばＡｌなどの金属層をコンタクトホール９ａ，９ｂに充
填し、金属層の上部を所定形状にパターニングしてソー
ス電極７及びドレイン電極８を形成する（図３
（ｅ））。こうして、ＴＦＴ１が作製される。

【００６１】上記の例では、ｎチャネルＴＦＴについて
説明したけれども、ｐチャネルＴＦＴについても同様の
製造プロセスにより製造することができる。

【００６２】次に、上記製造プロセスにより作成したＴ
ＦＴ１の電圧／電流特性を図４に示す。図４において、
ラインＬ１は従来の通常（ＬＤＤ構造でない）ＴＦＴの
電圧／電流特性を示し、ラインＬ２は従来のＬＤＤ構造
のＴＦＴの電圧／電流特性を示し、ラインＬ３は本実施
の形態に係るＴＦＴの電圧／電流特性を示す。尚、図４
において、Ｖg ＞０でラインＬ１とラインＬ３とは、重
なっている。図４のラインＬ１とラインＬ２とから明ら
かなように、従来構造のＴＦＴでは、ＬＤＤ構造とする
ことにより、ＯＦＦ電流を低下させることができる。し
かしながら、ＬＤＤ構造とすることにより、却って、Ｏ
Ｎ電流が低下することになる。一方、ラインＬ３から明
らかなように、本実施の形態では、ＯＦＦ電流の低下を
実現でき、しかも、ＯＮ電流の低下を招かない。このよ
うに、本実施の形態のＴＦＴが、ＬＤＤ構造でありなが
ら、上記効果を奏するのは、以下の理由による。即ち、
本実施の形態のＴＦＴでは、高抵抗領域である低濃度不
純物領域がゲート電極下に位置するために、飽和領域並
びに不飽和領域において、低濃度不純物領域、チャネル
領域ともに、キャリアである電子が蓄積するため、ＯＮ
電流の低下が発生しないからである。

【００６３】このような構造において、各ゲートバイア
ス状態のＴＦＴ１内部のキャリア分布並びに、チャネル
領域、低濃度不純物領域及びドレイン領域におけるエネ
ルギーバンドを図５に示す。この図５を参照して、ＯＦ
Ｆ電流が低下し、ＯＮ電流が低下しない理由を詳述す
る。ゲート電極に電圧を印加しない状態（Ｖｇ＝０Ｖ）
においてはチャネル領域（真性層）、低濃度不純物領域
（ｎ−層）及びドレイン領域（ｎ＋層）のフェルミレベ
ルは一致している（図５（ａ））。ゲート電極に負の電
圧（Ｖｇ＜０）を印加した状態では通常のＬＤＤ構造と
同様に低濃度不純物領域が存在するために、チャネル領
域とドレイン領域間のトンネリングによるリーク電流は
小さい（図５（ｂ））。これに対し低濃度不純物領域が
存在しない構成においては急激にチャンネル領域とドレ
イン領域の接合部に電界が集中し、チャネル領域からド
レイン領域に電子のトンネリングが発生しリーク電流が
大きい（図５（ｂ’））。このように、本発明における
ＴＦＴでは、ＯＦＦ時のリーク電流が小さく、従って、
従来例に比べてＯＦＦ電流を格段に低下させることがで
きる。一方、ゲート電極が正の電圧（Ｖｇ＞０Ｖ）の状
態ではチャネル領域及び低濃度不純物領域共に電子が誘
起されるためソース−ドレイン間には高抵抗領域がな
く、誘起された電子がキャリアとなってソース−ドレイ
ン間の電界に引かれて電流が流れる（図５（ｃ））。従
って、ＯＮ電流が低下することがない。

【００６４】こうして、本発明に係るＴＦＴでは、ＯＦ
Ｆ電流を低減でき、しかもＯＮ電流の低下を抑えること
ができる。

【００６５】（実施の形態２）図６は本発明に係る薄膜
トランジスタを用いたＣ−ＭＯＳインバータの配線パタ
ーンを示す平面図であり、図７はその等価回路図であ
り、図８は図６の矢視Ｘ−Ｘ’断面図である。Ｃ−ＭＯ
Ｓインバータ２１は、例えば液晶表示装置の駆動回路を
構成する。このＣ−ＭＯＳインバータ２１は、ｎチャネ
ルＴＦＴ２２とｐチャネルＴＦＴ２３とから構成されて
いる。ｎチャネルＴＦＴ２２は、上記実施の形態１のｎ
チャネルＴＦＴ１と同様の構成を有しており、対応する
部分には同一の参照符号を付す。

【００６６】ｐチャネルＴＦＴ２３は、ＬＤＤ構造でな
い通常タイプのＴＦＴである。即ち、ＴＦＴ２３は、ガ
ラス基板２上に、多結晶シリコン層２４、ＳｉＯ₂ （二
酸化シリコン）から成るゲート絶縁層４、アルミニウム
から成るゲート電極２５、及びＳｉＯ₂ から成る層間絶
縁層６が、順に積層されて構成されている。多結晶シリ
コン層２４は、ゲート電極２５の直下に位置するチャネ
ル領域２４ｃ、チャネル領域２４ｃの両側に配置される
ソース領域２４ａ（ｐ＋層）及びドレイン領域２４ｂ
（ｐ＋層）とから構成されている。さらに、このＴＦＴ
２３には、例えばアルミニウムから成るソース電極２６
及びドレイン電極２７が設けられている。ソース電極２
６は、ゲート絶縁層４及び層間絶縁層６に形成されてい
るコンタクトホール２８ａを介して、ソース領域２４ａ
に接続されている。また、ドレイン電極２７は、ゲート
絶縁層４及び層間絶縁層６に形成されているコンタクト
ホール２８ｂを介して、ドレイン領域２４ｂに接続され
ている。そして、ｎチャネルＴＦＴ２２のゲート電極５
及びｐチャネルＴＦＴ２３のゲート電極２５は、図６及
び図７に示すように入力端子３０に共通に接続されてい
る。また、ｎチャネルＴＦＴ２２のドレイン電極８及び
ｐチャネルＴＦＴ２３のドレイン電極２７は、図６及び
図７に示すように出力端子３１に共通に接続されてい
る。

【００６７】（Ｃ−ＭＯＳインバータ回路の作製）図９
はＣ−ＭＯＳインバータ回路の製造工程を示すフローチ
ャートであり、図１０及び図１１はインバータ回路の製
造工程を示す断面図である。図９及び図１０を参照しな
がら、本実施の形態に係るインバータの製造方法につい
て、以下に説明する。

【００６８】（１）ａ−Ｓｉ堆積工程（図９のステップ
Ｓ１）ガラス基板上３１に後に多結晶シリコンとなる前駆体で
あるａ−Ｓｉ層３２を膜厚５００Åとなるように、プラ
ズマＣＶＤを用いて形成する（図１０（ａ））。尚、ａ
−Ｓｉ層３２を形成する工程としては、プラズマＣＶＤ
以外でも、減圧ＣＶＤやスパッタなどのプロセスを用い
ることは可能である。また、プラズマＣＶＤ法あるいは
その他の方法を用いてポリシリコン膜を、ガラス基板３
１上に直接堆積するようにしてもよく、このようにすれ
ば、後に述べるレーザーによるアニール工程が不要とな
る。

【００６９】（２）脱水素およびエキシマレーザー照射
工程（図９のステップＳ２）４００℃で脱水素処理を行い、次いで、波長３０８ｎｍ
のエキシマレーザーによりレーザー光を上記ａ−Ｓｉ層
３２に照射し、溶融再結晶化を行ない多結晶シリコン層
３３を形成する（図１０（ｂ））。

【００７０】（３）多結晶シリコン層３３のパターンニ
ング工程（図９のステップＳ３）上記多結晶シリコン層３３を、ｎチャネルＴＦＴとして
必要とされ多結晶シリコン層３と、ｐチャネルＴＦＴと
して必要とされ多結晶シリコン層２４とにパターンニン
グする（図１０（ｃ））。

【００７１】（４）ゲート絶縁層（ＳｉＯ₂)堆積工程
（図９のステップＳ４）上記パターンニングされた多結晶シリコン層３，２４を
覆ってゲート絶縁膜４となる酸化シリコンを減圧ＣＶＤ
法で膜厚が１０００Åとなるようにして積層する（図１
０（ｄ））。

【００７２】（５）第１ゲート電極（Ａｌ）の堆積及び
パターンニング工程（図９のステップＳ５）Ａｌから成る第１金属層３９を１０００Åの膜厚でスパ
ッタ法により全面に形成した後、第１金属層３９をパタ
ーンニングして、第１サブゲート電極５ａ及び多結晶シ
リコン層２４を完全に遮蔽する第１遮蔽膜４０を形成す
る。（図１０（ｄ））。

【００７３】（６）リンイオンドーピング工程（図９の
ステップＳ６）上記第１のゲート電極５ａをマスクとして、イオンドー
ピング法を用いてリンイオンをドーピングする（図１０
（ｅ））。これにより、ｎチャネルＴＦＴ２２側では、
第１サブゲート電極５ａの直下に位置するチャネル領域
３ｃは、不純物がドープされない領域となる。そして、
多結晶シリコン層３のチャネル領域３ｃを除く領域Ａ，
Ｂは、不純物がドープされたｎ−層となる。一方、ｐチ
ャネルＴＦＴ２３側では、第１遮蔽膜４０によって覆わ
れているため、多結晶シリコン層２４には不純物がドー
プされない。（７）ｐチャンネルゲート電極形成およびボロンイオン
ドーピング工程（図９のステップＳ７）前記第１遮蔽膜４０をｐチャネルＴＦＴ２３のゲート電
極２５の形状にパターンニングした後、先に形成された
ｎ型の不純物領域上に、レジスト膜４１を形成する。そ
して、このような状態でイオンドーピング法を用いてボ
ロンイオンをドーピングする（図１０（ｇ））。これに
より、ｎチャネルＴＦＴ２２側では、レジスト膜４１に
よって覆われているため、多結晶シリコン層３には不純
物がドープされない。一方、ｐチャネルＴＦＴ２３側で
は、ゲート電極２５がマスクとして作用するため、ゲー
ト電極２５の直下に位置するチャネル領域２４ｃは、不
純物がドープされない領域となる。そして、多結晶シリ
コン層２４のチャネル領域２４ｃを除く領域に、不純物
がドープされ、ソース領域２４ａ（ｐ＋層）及びドレイ
ン領域２４ｂ（ｐ＋層）が形成されることになる。しか
も、ゲート電極２５をマスクとしてイオンをドーピング
するようにしているため、チャネル領域２５ｃ、ソース
領域２５ａ及びドレイン領域２５ｂを、自己整合的に形
成することができる。尚、ドーピング処理後、レジスト
膜４１を除去する。

【００７４】（８）第２ゲート電極（Ｔａ）の堆積及び
パターンニング工程（図９のステップＳ８）レジスト膜４２を全面に塗布する。次いで、ｎチャンネ
ルＴＦＴ２２の第１サブゲート電極５ａ上のレジスト膜
４２を除去した後、第２サブゲート電極５ｂとなるタン
タル（Ｔａ）から成る第２金属層４３を、レジスト膜４
２及び第１サブゲート電極５ａを覆うように形成する
（図１１（ａ））。そして、レジスト膜４２をリフトオ
フして、第２金属層４３を第２サブゲート電極５ｂとな
るように所定形状にパターンニングする（図１１
（ｂ）。

【００７５】このように、第２金属層（第２サブゲート
電極）と第１金属層（第１サブゲート電極）とが選択エ
ッチング性を有する材料とすることにより、第２金属層
のエッチングにより第１金属層（第１サブゲート電極）
が影響を受けないため、パターニング精度向上を図るこ
とができる。

【００７６】また、レジスト膜４２を省略して、第２金
属層を全面に形成した後に、この第２金属層をエッチン
グして、第２サブゲート電極及びｐチャネルＴＦＴ２３
を完全に覆う第２遮蔽膜を形成して、この状態で後述す
るリンイオンのドーピングを行なうようにしてもよい。
このような場合に、第２金属層と第１金属層とが選択エ
ッチング性を有すると（例えば第１サブゲート電極５ａ
をアルミニウム（Ａｌ）とし、第２サブゲート電極５ｂ
をクロム（Ｃｒ）あるいはタンタル（Ｔａ）とする場
合）、ｐチャネルＴＦＴ２３側の第２遮蔽膜を、ゲート
電極２５に影響を与えることなく、エッチングにより除
去することが可能となる。

【００７７】更に、第２金属層と第１金属層とが選択エ
ッチング性を有すると、ｎチャネルＴＦＴ２２側におい
て、第２金属層をエッチングにより、第２サブゲート電
極えｂが第１サブゲート電極５ａのドレイン側のみ覆う
ようにすることが可能となる。よって、後述する実施の
形態６のように、ドレイン領域側のみ低濃度不純物領域
化することも可能となる。

【００７８】勿論、本実施の形態に示す方法であれば、
第１金属層と第２金属層とを同一材料（例えばアルミニ
ウム）とするようにしても、特性の劣化を招くことなく
Ｃ−ＭＯＳインバータ回路を製造することができる。

【００７９】（９）リンイオンドーピング工程（図９の
ステップＳ９）ｎチャネルＴＦＴ２２上の第２サブゲート電極５ｂ及び
ｐチャネル２３上のレジスト膜４２をマスクして、イオ
ンドーピング法を用いてリンイオンを再度ドーピングす
る（図１１（ｂ））。これにより、ｎチャネルＴＦＴ２
２側では、多結晶シリコン層３のうち、第２サブゲート
電極５ｂの直下に位置する領域を除く領域にイオンがド
ープされる。よって、１回目のリンイオンのドーピング
により不純物が既にドープされている領域Ａ，Ｂのう
ち、第２サブゲート電極５ｂに覆われていない領域（ソ
ース領域３ａ、ドレイン領域３ｂに相当）では、さらに
不純物がドープされることになり、不純物高濃度領域
（ｎ＋層）となる。一方、領域Ａ，Ｂのうち、第２サブ
ゲート電極５ｂに覆われている領域（低濃度不純物領域
３ｄ，３ｅに相当する）では、２回目のリンイオンのド
ーピングによっては、不純物がドープされず、低濃度不
純物領域（ｎ−層）となる。こうして、ソース領域３ａ
（ｎ＋層）とチャネル領域３ｃの間に、低濃度不純物領
域３ｄ（ｎ−層）を形成し、また、ドレイン領域３ｂ
（ｎ＋層）とチャネル領域３ｃの間に、低濃度不純物領
域３ｅ（ｎ−層）を形成することができる。しかも、第
１サブゲート電極をマスクとして１回目のイオンドーピ
ングを行ない、さらに第２サブゲート電極をマスクとし
て２回目のイオンドーピングを行なうので、ソース領域
３ａ、接合領域３ｄ，３ｅ及びドレイン領域３ｂを自己
整合的に形成することができる。従って、ゲート電極５
とソース領域３ａの重なり部分、並びにゲート電極５と
ドレイン領域３ｂの重なり部分を、考慮にいれない程度
に小さく抑えることができる。よって、寄生容量を小さ
く抑え、ＯＦＦ電流を低くすることができると共に、Ｏ
Ｎ電流の低下を可及的に抑えることができる。

【００８０】（１０）層間絶縁膜（ＳｉＯ₂)堆積工程
（図９のステップＳ１０）層間絶縁層（ＳｉＯx ）６を製膜する。

【００８１】（１１）コンタクトホール形成及びソース
電極、ドレイン電極形成工程（図９のステップＳ１１）活性化アニール後コンタクトホール９ａ，９ｂ，２８
ａ，２８ｂを開口して、ソース電極７，２６、ドレイン
電極８，２７を形成する。

【００８２】こうして、自己整合的構造で、且つ低濃度
不純物領域を有するｎチャネルＴＦＴ２２と、自己整合
的構造のｐチャネルＴＦＴ２３とを有するＣ−ＭＯＳイ
ンバータ２１が作製される。よって、寄生容量がすくな
く、占有面積の小さいＣ−ＭＯＳインバータ回路を実現
することができる。

【００８３】この実施の形態２においては、ｎチャネル
ＴＦＴ側のみをＬＤＤ構造としたけれども、ｎチャネル
ＴＦＴ及びｐチャネルＴＦＴの両者ともＬＤＤ構造とす
るようにしてもよい。但し、アレイ基板に占める回路面
積を小さく抑えるために、ｎチャネルＴＦＴ及びｐチャ
ネルＴＦＴのいずれか一方のみをＬＤＤ構造とする場合
には、ｎチャネルＴＦＴ側とするのが望ましい。なぜな
ら、ｐチャネルＴＦＴのキャリアであるホールと、ｎチ
ャネルＴＦＴのキャリアである電子の各移動度を比較す
ると、電子の方が格段に大きい。従って、ｐチャネルＴ
ＦＴとｎチャネルＴＦＴとに、同じ電界が印加された場
合、ｎチャネルＴＦＴの方がキャリアによって受ける衝
撃が大きく、そのためｎチャネルＴＦＴの方が劣化し易
い。よって、ＴＦＴの劣化を防止して信頼性の向上を図
る観点からすると、ｎチャネルＴＦＴの方をＬＤＤ構造
とするのが望ましいからである。

【００８４】（実施の形態３）図１２は本発明に係る実
施の形態３の製造方法の工程を示すフローチャートであ
る。この実施の形態３の製造方法は、実施の形態２の製
造方法と類似し、対応するステップには、同一の参照符
号を付す。実施の形態３では、実施の形態２のステップ
Ｓ１，Ｓ２に代えて、ステップｍ１の処理がなされる。
即ち、ステップｍ１では、多結晶シリコン層を形成する
工程を、半導体層である多結晶シリコン層をＣＶＤ法を
用いて直接形成することを特徴とする。具体的な製造方
法としては、プラズマ発振周波数が２７．１２ＭＨｚ以
上ののプラズマ源を使用する。このようにプラズマ源を
２７．１ＭＨｚあるいはそれ以上とすることにより原料
ガスの分解効率が上がり、これによりＳｉのネットワー
ク形成において広範囲での規則性が増し、多結晶シリコ
ン化するものと予想される。これによりＴＦＴの移動度
は２０ｃｍ² ／Ｖ・ｓｅｃ程度と実施の形態２に比較し
て低いが、レーザーアニール等の工程が必要ではないの
でプロセスコストを低く押さえることができる。

【００８５】尚、レーザーアニール法を使わずにＣＶＤ
法で直接薄膜を形成する方法としては、上記の高周波プ
ラズマ源を用いる方法以外にニッケル（Ｎｉ）、パラジ
ウム（Ｐｄ）などの触媒を用いて形成してもよい。ま
た、パラジウム（Ｐｄ）の薄膜を種結晶としてプラズマ
ＣＶＤ法により形成するようにしてもよい。

【００８６】（実施の形態４）図１３は本発明に係る実
施の形態４の製造方法の工程を示すフローチャートであ
る。この実施の形態４の製造方法は、実施の形態２の製
造方法と類似し、対応するステップには、同一の参照符
号を付す。実施の形態４では、実施の形態２と異なり、
ステップＳ６において、第１ゲート電極を遮蔽膜として
イオンドーピング法を用いてリンイオンを半導体中にド
ーピングする際に、不純物ドーピングは加速電圧を１０
ｋＶ以上３０ｋＶ以下、及びビーム電流密度が０．０５
μＡ／ｃｍ² 以上１μＡ／ｃｍ² 以下の低速でのイオン
ドーピング法を用いる。このような方法であれば、イオ
ンドーピング時でのイオンの加速電圧が低いため、ドー
ピングによる多結晶シリコン層の損傷を少なくすること
ができる。また、第１回目の不純物ドーピング時におい
て、レジストをマスクとして使用した場合、レジストが
変質せず、レジストを容易に剥離することが可能とな
る。尚、イオンドーピングに際して、イオンドーピング
装置で発生した水素イオンを磁場で補足するようにして
もよい。

【００８７】（実施の形態５）図１４は本発明に係る実
施の形態４の製造方法の工程を示すフローチャートであ
る。この実施の形態５の製造方法は、実施の形態４の製
造方法と類似し、対応するステップには、同一の参照符
号を付す。実施の形態５では、実施の形態４と異なり、
ステップＳ９において、不純物ドーピングは加速電圧を
３０ｋＶ以上及びビーム電流密度が１μＡ／ｃｍ² 以上
の高速でのイオンドーピング法を用いる。このような高
速のイオンドーピング法を用いるのは、２回目のイオン
ドーピングはゲート絶縁膜を通してソース−ドレイン領
域にイオンをドーピングする必要があるためである。こ
の高速イオンドーピング法により、ソース−ドレイン領
域に十分なイオンがドーピングされて低抵抗化を達成で
きる。尚、このような高速でのイオンドーピング法を使
用する場合は、レジストをマスクとして使用することは
適切でなく、金属膜をマスクとして使用することが必要
である。尚、イオンドーピングに際して、イオンドーピ
ング装置で発生した水素イオンを磁場で補足するように
してもよい。

【００８８】（実施の形態６）図１５はＣ−ＭＯＳイン
バータ回路の他の変形例の配線パターンを示す平面図で
あり、図１６は図１５の矢視Ｙ−Ｙ’断面図である。こ
の実施の形態６のＣ−ＭＯＳインバータ回路５０は、実
施の形態２のＣ−ＭＯＳインバータ回路２１に類似し、
対応する部分には同一の参照符号を付す。このＣ−ＭＯ
Ｓインバータ５０では、ドレイン領域側の低濃度不純物
領域３ｅのみが設けられており、ソース領域側の低濃度
不純物領域３ｄは省略されている。即ち、本実施の形態
６の特徴は、ｎチャネルＴＦＴ２２のドレイン領域側に
のみ低濃度不純物領域を設けるようにするものである。
これは、Ｃ−ＭＯＳインバータ回路では、トランスファ
ゲート回路のような場合と異なり、常にソース領域、ド
レイン領域が固定的に定まっている。従って、電界集中
するドレイン領域側にのみ低濃度不純物領域を設けるこ
とにより、電界集中緩和の効果を達成することができる
と共に、ソース領域及びドレイン領域の双方に低濃度不
純物領域を設ける構成に比べて、回路面積を小さくでき
る。ここで、Ｃ−ＭＯＳインバータ回路において、常に
ソース領域、ドレイン領域が固定的に定まっている理由
を以下に説明する。Ｃ−ＭＯＳインバータ回路では、入
力端子３０（ゲート電極に相当）の電圧レベルが高い
と、ｎチャネルＴＦＴ２２は導通し、ｐチャネルＴＦＴ
２３は遮断する。一方、入力端子３０（ゲート電極に相
当）の電圧レベルが低いと、ｎチャネルＴＦＴ２２は遮
断し、ｐチャネルＴＦＴ２３は導通する。このように、
入力端子３０（ゲート電極に相当）の電圧レベルの高低
に応じて、ｎチャネルＴＦＴ２２かｐチャネルＴＦＴ２
３のいずれか一方のみが導通して、出力レベルが入力レ
ベルを反転したものとなる。このことは、ｎチャネルＴ
ＦＴ２２側では、マイナス側の電源Ｖssに対しゲート電
極の極性は常に０Ｖより高い電圧で動作する。従って、
マイナス側の電源Ｖssは常にｎチャネルＴＦＴのソース
電極側となって作用し、出力端子３１側は常にドレイン
電極側となって作用することを意味する。一方、ｐチャ
ネルＴＦＴ２３側では、プラス側の電源Ｖddに対しゲー
ト電極の極性は常にＶddより低い電圧で動作する。従っ
て、プラス側の電源Ｖddは常にｐチャネルＴＦＴのソー
ス電極側となって作用し、出力端子３１側は常にドレイ
ン電極側となって作用することを意味する。このよう
に、Ｃ−ＭＯＳインバータ回路においては、常にソース
−ドレイン領域が固定されている。

【００８９】上記構成のＣ−ＭＯＳインバータ５０の製
造方法は、基本的には実施の形態２のＣ−ＭＯＳインバ
ータ回路２１の製造方法と同一である。但し、ドレイン
領域側の低濃度不純物領域３ｅのみ設けるため、図１６
に示すように、第２サブゲート電極５ｂは、第１サブゲ
ート電極５ａのドレイン側のみを覆うように形成する必
要がある。このような形状に第２サブゲート電極５ｂを
形成するためには、前述したように、第１サブゲート電
極５ａを構成する第１金属層３９と第２サブゲート電極
５ｂを構成する第２金属層は、選択エッチング性を有す
るものとする。例えば、第１金属層をアルミニウムと
し、第２金属層４３をタンタルとする。これにより、第
１サブゲート電極５ａ（アルミニウム）を完全に覆って
第２金属層（タンタル）を形成した後、エッチングによ
り上記形状の第２サブゲート電極５ｂを形成することが
できる。

【００９０】ここで、ソース領域及びドレイン領域の双
方に低濃度不純物領域を設ける実施の形態２の構成（図
１７（ａ））と、ドレイン領域側にのみ低濃度不純物領
域を設ける実施の形態６の構成（図１７（ｂ））のそれ
ぞれのソース−ドレイン間の距離を比較した。チャネル
領域は４μｍとし、低濃度不純物領域は２μｍとした。
ソース−ドレイン間の距離は、実施の形態２では８μｍ
となり、実施の形態６では６μｍとなった。よって、本
実施の形態６では、実施の形態２の７５％のソース−ド
レイン間の距離となり、その分だけ回路面積を小さくで
きることが理解される。

【００９１】（その他の事項）上記実施の形態１〜６で
は、１種類の濃度を有する低濃度不純物領域について説
明したけれども、本発明はこれに限定されるものではな
く、濃度差が異なる複数の低濃度不純物領域を設けるよ
うにしてもよく、このようにすれば、多段階的に不純物
濃度を変化させることができるので、半導体層での電界
集中をより緩和することができる。

【００９２】

【発明の効果】以上のように本発明によれば、ＬＤＤ構
造を有し、かつ、ソース領域、低濃度不純物領域、チャ
ネル領域、ドレイン領域を自己整合的に形成することが
できる薄膜トランジスタを実現できる。よって、ＯＦＦ
電流の低減を図り、且つＯＮ電流の低下を抑えることが
できる。また、自己整合的構造であるため、寄生容量を
小さくすることができ、そのため微細化が可能となる。

【図面の簡単な説明】

【図１】実施の形態１に係るＴＦＴの簡略化した断面図
である。

【図２】実施の形態１に係るＴＦＴの製造工程を示す断
面図である。

【図３】実施の形態１に係るＴＦＴの製造工程を示す断
面図である。

【図４】実施の形態１に係るＴＦＴの電圧／電流特性を
示す図である。

【図５】各ゲートバイアス状態のＴＦＴ内部のキャリア
分布並びに、チャネル領域、低濃度不純物領域及びドレ
イン領域におけるエネルギーバンドを示す図である。

【図６】本発明に係るＴＦＴを用いたＣ−ＭＯＳインバ
ータの配線パターンを示す平面図である。本発明の第２
の実施形態に係る薄膜トランジスタを用いたアレイ基板
のプロセスのフローチャートである。

【図７】本発明に係るＴＦＴを用いたＣ−ＭＯＳインバ
ータの等価回路図である。

【図８】図６の矢視Ｘ−Ｘ’断面図である。

【図９】Ｃ−ＭＯＳインバータ回路の製造工程を示すフ
ローチャートである。Ｃ−ＭＯＳインバータ部の製造プ
ロセスを説明するための断面図である。本発明の第５の
実施形態に係るインバータの平面図である。

【図１０】Ｃ−ＭＯＳインバータ回路の製造工程を示す
断面図である。

【図１１】Ｃ−ＭＯＳインバータ回路の製造工程を示す
断面図である。

【図１２】本発明に係る実施の形態３の製造方法の工程
を示すフローチャートである。

【図１３】本発明に係る実施の形態４の製造方法の工程
を示すフローチャートである。

【図１４】本発明に係る実施の形態５の製造方法の工程
を示すフローチャートである。ウイングＴＦＴにおける
各種レイヤーの重ね合わせの具体的な例。

【図１５】Ｃ−ＭＯＳインバータ回路の他の変形例の配
線パターンを示す平面図である。

【図１６】図１５の矢視Ｙ−Ｙ’断面図である。

【図１７】低濃度不純物領域をチャネル領域の両側に設
けた場合と、チャネル領域の片側に設けた場合の、それ
ぞれのソース−ドレイン間距離を説明するための図であ
る。

【図１８】第１従来例の断面図である。

【図１９】第２従来例の断面図である。

【符号の説明】

１：ＴＦＴ２：ガラス基板３：多結晶シリコン層３ａ：ソース領域３ｂ：ドレイン領域３ｃ：チャネル領域３ｄ，３ｅ：低濃度不純物領域５：ゲート電極５ａ：第１サブゲート電極５ｂ：第２サブゲート電極１７，３９：第１金属層１８，４３：第２金属層２１，５０：Ｃ−ＭＯＳインバータ回路２２：ｎチャネルＴＦＴ２３：ｐチャネルＴＦＴ４０：第１遮蔽膜

Claims

【特許請求の範囲】

【請求項１】チャネル領域と、チャネル領域の両側に
配置されたソース領域及びドレイン領域とが形成された
多結晶シリコン半導体層を有し、前記チャネル領域の上
方には、ゲート絶縁膜を介してゲート電極が配置された
薄膜トランジスタにおいて、前記ソース領域とチャネル領域との間、またはドレイン
領域とチャネル領域との間の少なくともいずれか一方
に、不純物濃度がソース領域及びドレイン領域よりも低
い低濃度不純物領域が形成されており、前記ゲート電極は、第１サブゲート電極と、第１サブゲ
ート電極を覆うように第１サブゲート電極上面に固着さ
れた第２サブゲート電極とから構成され、前記チャネル領域の両側接合面がそれぞれ第１サブゲー
ト電極の両端面のほぼ直下に位置するように、チャネル
領域が第１サブゲート電極に覆われ、前記低濃度不純物領域の両側接合面のうちの、チャネル
領域側の接合面とは反対側の接合面が、前記第２サブゲ
ート電極の端面のほぼ直下に位置するように、低濃度不
純物領域が第２サブゲート電極に覆われていることを特
徴とする薄膜トランジスタ。
【請求項２】前記低濃度不純物領域が、チャネル領域
に向かうに連れて不純物濃度が段階的に低下していく複
数の接合領域から構成され、これら複数の接合領域にそれぞれ対応して複数の第２サ
ブゲート電極が、設けられ、これら複数の第２サブゲー
ト電極は、下部に位置する第２サブゲート電極を覆うよ
うに、積み重ねられた構造となっており、前記接合領域の両側接合面のうちの、不純物濃度が高い
側の隣接接合領域との接合面が、対応する第２サブゲー
ト電極の端面のほぼ直下に位置するように、各接合領域
が第２サブゲート電極に覆われていることを特徴とする
請求項１記載の薄膜トランジスタ。
【請求項３】前記低濃度不純物領域が、ドレイン領域
とチャネル領域との間にのみ形成されていることを特徴
とする請求項１又は請求項２記載の薄膜トランジスタ。
【請求項４】ｐチャネル薄膜トランジスタとｎチャネ
ル薄膜トランジスタのうち、少なくともｎチャネル薄膜
トランジスタを、前記請求項１又は請求項２に記載の薄
膜トランジスタで構成したことを特徴とするＣ−ＭＯＳ
インバータ回路。
【請求項５】ｐチャネルト薄膜ランジスタとｎチャネ
ル薄膜トランジスタのうち、少なくともｎチャネル薄膜
トランジスタを、前記請求項３に記載の薄膜トランジス
タで構成したことを特徴とするＣ−ＭＯＳインバータ回
路。
【請求項６】チャネル領域と、チャネル領域の両側に
配置されたソース領域及びドレイン領域とが形成された
多結晶シリコン半導体層を有し、前記チャネル領域の上
方には、ゲート絶縁膜を介してゲート電極が配置された
薄膜トランジスタの製造方法であって、基板上に多結晶シリコン半導体層を形成する工程と、多結晶シリコン半導体層の所定領域に不純物をドープす
る第１の不純物ドープ工程と、前記第１の不純物ドープ工程により、不純物がドープさ
れた半導体領域上に金属の遮蔽膜を形成し、この状態で
不純物をドープして、金属遮蔽膜の下部領域とそれ以外
の領域で不純物濃度差が存在するようにして、ソース領
域とチャネル領域との間、またはドレイン領域とチャネ
ル領域との間の少なくともいずれか一方に、不純物濃度
がソース領域及びドレイン領域よりも低い低濃度不純物
領域を形成する第２の不純物ドープ工程と、を有することを特徴とする薄膜トランジスタの製造方
法。
【請求項７】前記第１の不純物ドープ工程では、第１
サブゲート電極を多結晶シリコン半導体層上に形成し、
この第１サブゲート電極をマスクとして、不純物をドー
プし、前記第２の不純物ドープ工程では、前記第１サブゲート
電極上を覆って第２サブゲート電極を形成し、この第２
サブゲート電極をマスクとして、不純物をドープするこ
とを特徴とする請求項６記載の薄膜トランジスタの製造
方法。
【請求項８】前記第２の不純物ドープ工程を複数回行
って、前記低濃度不純物領域が、チャネル領域に向かう
に連れて不純物濃度が段階的に低下していく複数の接合
領域を形成する工程を有することを特徴とする請求項６
又は請求項７記載の薄膜トランジスタの製造方法。
【請求項９】前記多結晶シリコン半導体層を形成する
工程が、ガラス基板上に非晶質シリコン層を形成し、こ
の非晶質シリコン層をレーザーアニールにより溶融再結
晶化して多結晶シリコン半導体層を形成することを特徴
とする請求項６乃至８のいずれかに記載の薄膜トランジ
スタの製造方法。
【請求項１０】前記多結晶シリコン半導体層を形成す
る工程が、気相成長法を用いてガラス基板上に多結晶シ
リコン半導体層を直接形成することを特徴とする請求項
６乃至８のいずれかに記載の薄膜トランジスタの製造方
法。
【請求項１１】前記多結晶シリコン半導体層を形成す
る工程が、触媒法を用いてガラス基板上に多結晶シリコ
ン半導体層を直接形成することを特徴とする請求項６乃
至８のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１２】前記第１の不純物ドープ工程では、加
速電圧を１０ｋＶ以上、３０ｋＶ以下とし、ビーム電流
密度を０．０５μＡ／ｃｍ² 以上、１μＡ／ｃｍ² 以下
とした低速イオンドーピング法を用いて不純物をドープ
することを特徴とする請求項６乃至１２のいずれかに記
載の薄膜トランジスタの製造方法。
【請求項１３】前記第２の不純物ドープ工程では、加
速電圧を３０ｋＶ以上とし、ビーム電流密度を１μＡ／
ｃｍ² 以上とした高速イオンドーピング法を用いて不純
物をドープすることを特徴とする請求項６乃至１３のい
ずれかに記載の薄膜トランジスタの製造方法。
【請求項１４】ｎチャネル薄膜トランジスタとｐチャ
ネル薄膜トランジスタとから構成されるＣ−ＭＯＳイン
バータ回路の製造方法において、基板上に、ｎチャネル薄膜トランジスタ用の多結晶シリ
コン半導体層と、ｐチャネル薄膜トランジスタ用の多結
晶シリコン半導体層とを形成する工程と、前記基板上に、前記２つの多結晶シリコン半導体層を覆
うように、第１金属層を形成し、この第１金属層を所定
形状にエッチングして、前記ｎチャネル薄膜トランジス
タ用多結晶シリコン半導体層上に第１サブゲート電極を
形成すると共に、前記ｐチャネル薄膜トランジスタ用多
結晶シリコン半導体層を完全に覆う第１遮蔽層を形成す
る工程と、前記第１サブゲート電極及び前記第１遮蔽層をマスクと
して、ドナーとなる不純物をドープする第１の不純物ド
ープ工程と、前記第１遮蔽層を所定形状にエッチングしてｐチャネル
薄膜トランジスタのゲート電極を形成すると共に、ｎチ
ャネル薄膜トランジスタ領域を完全にレジストで覆い、
この状態で前記ゲート電極及びレジストをマスクとし
て、アクセプタとなる不純物をドープする第２の不純物
ドープ工程と、前記ｎチャネル薄膜トランジスタ領域を覆うレジストを
除去した後、第１サブゲート電極を覆うように第２サブ
ゲート電極を第１サブゲート電極上面に形成すると共
に、ｐチャネル薄膜トランジスタ領域を完全にレジスト
で覆い、この状態で、前記第２サブゲート電極及びレジ
ストをマスクとして、ドナーとなる不純物をドープする
第３の不純物ドープ工程と、を有することを特徴とするＣ−ＭＯＳインバータ回路の
製造方法。
【請求項１５】前記第３の不純物ドープ工程におい
て、ｎチャネル薄膜トランジスタ領域を覆うレジストを
除去した後、第１サブゲート電極材料と選択エッチング
可能な材料から成る第２金属層を基板全面に形成し、こ
の第２金属層を所定形状にエッチングして、前記ｎチャ
ネル薄膜トランジスタの第１サブゲート電極を覆うよう
に第２サブゲート電極を第１サブゲート電極上面に形成
すると共に、前記ｐチャネル薄膜トランジスタ用多結晶
シリコン半導体層を完全に覆う第２遮蔽層を形成し、こ
の状態で前記第２サブゲート電極及び第２遮蔽層をマス
クとして、ドナーとなる不純物をドープし、この第３の不純物ドープ工程後に、前記第２遮蔽層をエ
ッチングにより除去することを特徴とする請求項１４記
載のＣ−ＭＯＳインバータ回路の製造方法。
【請求項１６】前記第３の不純物ドープ工程を複数回
行って、前記低濃度不純物領域が、チャネル領域に向か
うに連れて不純物濃度が段階的に低下していく複数の接
合領域を形成する工程を有することを特徴とする請求項
１３又は請求項１５記載のＣ−ＭＯＳインバータ回路の
製造方法。