JP4257482B2 - 薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置に関する。
【０００２】
【背景技術】
低いプロセス温度で形成可能な多結晶シリコン薄膜トランジスタ
（Polycrystalline Silicon Thin Film Transistor）、いわゆる「低温プロセスポリシリコンＴＦＴ」は、大型ガラス基板上にドライバーを内蔵した高精細液晶ディスプレイを形成することのできる素子として注目されている。
【０００３】
図３８（Ａ）及び同図のＢ−Ｂ線断面図である図３８（Ｂ）は、従来のポリシリコンＴＦＴの一例を示すものであり、ソース、ドレイン領域を形成するポリシリコン薄膜が下側、ゲート電極が上側に位置するトップゲート型ＴＦＴを示している。また、このポリシリコンＴＦＴはＮチャネルＴＦＴの例である。
【０００４】
図３８（Ａ）、図３８（Ｂ）に示すように、ガラス基板１上にシリコン酸化膜からなるバッファ層２が形成され、その上にポリシリコン薄膜３が形成されている。さらに、ポリシリコン薄膜３を覆うシリコン酸化膜からなるゲート絶縁膜４が形成され、タンタル窒化膜、アルミニウム（Ａｌ）膜等からなるゲート電極５が形成されている。そして、ポリシリコン薄膜３のうちゲート電極直下を除く部分にＮ型不純物導入領域であるソース領域６、ドレイン領域７が形成されている。また、シリコン酸化膜からなる層間絶縁膜８が形成されるとともに、コンタクトホール９、９が開口され、ソース電極１０、ドレイン電極１１が形成されている。
【０００５】
ところで、一般の半導体デバイスの分野において、デバイスのさらなる高速化、低消費電力化、高機能化を図る目的で、近年、デバイスの微細化とともにＳＯＩ（Silicon On Insulator）構造の採用が注目を集めている。ＳＯＩ構造とは、例えばシリコン基板の表面にシリコン酸化膜を挟んで単結晶シリコン層を形成したものである。ところが、ＳＯＩ構造は上記の利点を有する反面、トランジスタ形成領域と支持基板との間が電気的に絶縁されているために基板浮遊効果の影響が顕著になる。この場合、基板浮遊効果によって生じる問題点は、例えばソース・ドレイン間の耐圧低下である。このメカニズムは、ドレイン領域近傍の高電界領域で発生した正孔がチャネル下部に蓄積され、チャネル部の電位を上昇させるため、ソース、チャネル、ドレイン領域をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンするためである。
【０００６】
一方、図３８（Ａ）及び図３８（Ｂ）に示したような構成のポリシリコンＴＦＴを液晶駆動素子として使用する場合、ソース電極１０−ドレイン電極１１間に信号電圧を、ゲート電極５に走査電圧を印加するが、この際にも上記ＳＯＩ構造で問題となった基板浮遊効果と同様の特性劣化が生じることが明らかになってきた。
【０００７】
また、ＴＦＴに顕著な劣化も明らかになっている。ＴＦＴのチャネル部は、絶縁膜に囲まれているため、熱が逃げにくい構造となっている。従って、動作時に発生するＴＦＴ自体の熱により劣化が生じる。この様な劣化は、チャネル幅の大きいＴＦＴで特に顕著である。
【０００８】
また、多結晶シリコンのＴＦＴは、シリコン単結晶のトランジスタに比べ、オフ時のリーク電流（オフ電流）が大きく、かつ、電流量のばらつきが大きい。この傾向は、高温プロセスにより形成したＴＦＴよりも、低温プロセスによるＴＦＴにおいてより顕著になる。
【０００９】
例えば、画素部のＴＦＴのリーク電流（オフ電流）が大きいと表示画面の輝度変動が大きくなり、リーク電流（オフ電流）がばらつけば、ＴＦＴの設計が困難になる。
【００１０】
本発明は、上記の課題を解決するためになされたものであって、特性の劣化を低減し、かつ、ＴＦＴのリーク電流（オフ電流）を低減し、かつリーク電流（オフ電流）のばらつきを抑制する構造を有する薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る薄膜トランジスタは、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域を有し、前記第１領域または第２領域の近傍の高電界領域で発生した前記第１導電型と反対の導電型のキャリアが流れ込むキャリア注入領域が設けられている。
【００１２】
本発明によれば、電界領域で発生したホットキャリアを流れ込ませるキャリア注入領域が設けられるので、従来の薄膜トランジスタに比べて、第１領域または第２領域へのホットキャリアの注入量が少なくなり、特性劣化を大きく低減することができる。
【００１３】
本発明に係る薄膜トランジスタは、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域と、これら第１領域および第２領域の間の前記非単結晶シリコン薄膜に形成された前記第１導電型と反対の導電型からなる少なくとも一つの第３領域とを有する。
【００１４】
本発明において、複数の前記第３領域が、前記非単結晶シリコン薄膜上に形成されてもよい。
【００１５】
前記第３領域は、前記第１領域および第２領域の少なくとも一方と前記チャネル領域との間の前記非単結晶シリコン薄膜に形成されてもよい。
【００１６】
前記第３領域は、前記チャネル領域内の少なくとも一部に形成されてもよい。
【００１７】
前記第１導電型はＮ型であってもよい。
【００１８】
前記非単結晶シリコン薄膜は、多結晶シリコン薄膜であってもよい。
【００１９】
前記チャネル領域、第１領域および第２領域を有する多結晶シリコン薄膜は、低温プロセスで形成されてもよい。
【００２０】
本発明に係る薄膜トランジスタは、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域を有し、前記非単結晶シリコン薄膜の少なくとも前記チャネル領域の幅が、前記第１領域および第２領域の最小の幅よりも大きい。
【００２１】
前記チャネル領域の幅は、５０μｍ以上であること好ましい。
【００２２】
前記チャネル領域の幅は、１００μｍ以上であることが好ましい。
【００２３】
本発明に係る薄膜トランジスタは、ゲート電極に交差するように基板上に形成される複数の非単結晶シリコン薄膜と、前記各非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域を有し、前記複数の非単結晶シリコン薄膜の第１領域同士および第２領域同士がそれぞれ共通の電極に接続されている。
【００２４】
前記各非単結晶シリコン薄膜のチャネル幅は、１０μｍ以下であることが好ましい。
【００２５】
前記複数の非単結晶シリコン薄膜の最外の辺間の寸法は、５０μｍ以上であることが好ましい。
【００２６】
前記チャネル領域の長さは、４μｍ以下であることが好ましい。
【００２７】
本発明に係る薄膜トランジスタは、基板上に設けられた半導体薄膜アイランドと、その半導体薄膜アイランドに選択的に不純物を導入して形成されたソース層およびドレイン層と、絶縁膜を介して前記半導体薄膜アイランドに対向して設けられたゲート電極層と、を有する薄膜トランジスタであって、
前記ソース層またはドレイン層の少なくとも一つが、前記半導体薄膜アイランドの外縁から所与の距離だけ内側に形成されている。
【００２８】
ＴＦＴのリーク電流（オフ電流）が大きいのは、一般的にいえば「結晶の質」に起因するものである。しかし、本願の発明者がさらに種々検討したところ、「薄膜アイランドの外縁（外周）の一部を構成する高濃度のソース層やドレイン層のエッジと、ゲート電極との間の電界」が、ＴＦＴのリーク電流（オフ電流）に重要な影響を与えていることがわかった。
【００２９】
つまり、ソース層やドレイン層に加わる電界が大きくなると、ＴＦＴのリーク電流（オフ電流）も大きいことがわかった。
【００３０】
そこで、高濃度のソース層やドレイン層を薄膜アイランドの内側に設け、外縁部に「スペース」を設けることにより、そのスペースが、ソース，ドレイン層に加わる前述の電界を緩和する。よって、リーク電流（オフ電流）の低減ならびにそのばらつきの抑制が達成される。
【００３１】
前記ソース層及びドレイン層を避ける領域であって、前記半導体薄膜アイランドの外縁部の、少なくとも前記ゲート電極と重なりを有する部分は、不純物が導入されていないイントリンシック層となっていてもよい。
【００３２】
「スペース」部分がイントリンシック層（真性層）であることを明確化したものである。イントリンシック層では空乏層がのびやすく、この空乏層が電界を吸収する。よって、高濃度のソース層・ドレイン層に加わる電界が減少し、ＴＦＴのリーク電流（オフ電流）が減少し、ばらつきも抑制される。
【００３３】
前記ソース層及びドレイン層を避ける領域であって、前記半導体薄膜アイランドの外縁部の、少なくとも前記ゲート電極と重なりを有する部分は、前記ソース層およびドレイン層とは反対導電型の不純物が導入されている不純物層と、その不純物層に連なるイントリンシック層とからなっていてもよい。
【００３４】
例えば、ＮＭＯＳトランジスタの場合には、薄膜アイランドの外縁部のうち、少なくともゲート電極と重なりを有する部分がｐ層とｉ層（イントリンシック層）とを有する。この場合も、請求項２の場合と同様に、電界緩和の効果が得られ、リーク電流（オフ電流）の低減やばらつきの抑制を図れる。
【００３５】
前記半導体薄膜アイランドの外縁から前記ソースまたはドレインまでの前記所与の距離は、１μｍ以上５μｍ以下であることが好ましい。
【００３６】
半導体薄膜アイランドの外縁からソース（ドレイン）までの距離が１μｍ未満では現実の加工が難しく、また、５μｍより大きいと、結果的に半導体薄膜アイランドのサイズが大きくなり、設計仕様を満たさなくなる。よって、１μｍ以上５μｍ以下が望ましい。
【００３７】
前記半導体薄膜アイランドは、アモルファスシリコンをアニールして作成されたポリシリコンから構成されてもよい。
【００３８】
低温プロセスによるポリシリコンＴＦＴは、高温処理をしないために結晶ダメージの回復力が弱く、ＴＦＴのリーク電流（オフ電流）も大きくなりがちである。よって、本発明の適用が効果的である。
【００３９】
薄膜トランジスタは、前記ゲート電極と前記ドレイン層との相対的位置関係において、オフセットを有していてもよい。
【００４０】
いわゆる「オフセット構造」は、ゲートとドレインが重なりを有さないことからリーク電流（オフ電流）の低減には有効であるが、その一方、オフセット量が大きいとオン電流の減少，しきい値電圧の増大を招く。したがって、オフセット量の調整は難しい。
【００４１】
本発明をオフセット構造のＭＯＳトランジスタに適用すれば、オフセット量をそれほど大きくしなくても、リーク電流（オフ電流）を効果的に低減でき、また、ばらつきが抑制され、よって、オン電流の確保や設計が容易となる。
【００４２】
薄膜トランジスタは、２本のゲート電極を互いに平行に配置したデュアルゲート構造を有していてもよい。
【００４３】
デュアルゲート構造のＭＯＳＦＥＴは、２個のＭＯＳトランジスタを直列接続した構成をしている。そして、本発明の電界緩和構造の採用によって各ＭＯＳＦＥＴのリーク電流が低減し、一つのＭＯＳＦＥＴについての低減率（本発明の適用後のリーク電流量／適用前のリーク電流量）を「Ｆ（＜１）」とした場合、２つのＭＯＳＦＥＴ全体でのリーク電流の低減率は、「Ｆ×Ｆ」となり、１つのＭＯＳＦＥＴの場合よりも、さらにリーク電流量が低減される。
【００４４】
本発明に係る薄膜トランジスタは、基板上に設けられた半導体薄膜アイランドと、
前記半導体薄膜アイランドに選択的に不純物を導入して形成されたソース層およびドレイン層と、
前記半導体薄膜アイランドの外縁部とのみ重なりを有して設けられた第１の絶縁膜と、
前記半導体薄膜アイランドの表面および前記第１の絶縁膜を覆って形成された第２の絶縁膜と、
前記第２の絶縁膜上に設けられたゲート電極層と、を有する。
【００４５】
本発明では、ゲート電極とソース・ドレインとの間の電界緩和のために、第１の絶縁膜を薄膜アイランドの外縁部にオーバーラップさせて設け、その第１の絶縁膜の厚み分だけゲートのエッジまでの距離を増大させる。これにより、ソース・ドレインに加わる電界が緩和され、ＴＦＴのリーク電流（オフ電流）が減少し、ばらつきも抑制される。
【００４６】
本発明に係る回路は、上記薄膜トランジスタを有する。
【００４７】
本発明に係る液晶表示装置は、ドライバー回路内蔵型のものであって、上記薄膜トランジスタを有する。
【００４８】
本発明の薄膜トランジスタを用いることによって、回路の誤動作等の発生が少なく、良好な画質を有する液晶表示装置を実現することができる。
【００４９】
上記液晶表示装置では、前記薄膜トランジスタは、回路部で用いられることが好ましい。
【００５０】
上記液晶表示装置では、前記薄膜トランジスタは、前記回路部のアナログスイッチ手段として用いられることが好ましい。
【００５１】
本発明に係る液晶表示装置は、上記薄膜トランジスタを、画素部に有する。
【００５２】
画素部のＴＦＴのリーク電流（オフ電流）が低減され、表示画面の輝度変動が少なくなる。また、ＴＦＴのリーク電流（オフ電流）のばらつきが抑制されてアクティブマトリクス基板の設計も容易である。したがって、高性能な液晶表示装置が実現される。
【００５３】
本発明に係る液晶表示装置は、上記薄膜トランジスタを用いて構成される。
【００５４】
本発明のＴＦＴで液晶ドライバ回路等の周辺回路を構成した場合、高性能の回路を形成できる。その回路をアクティブマトリクス基板上に形成することも容易である。したがって、高性能な液晶表示装置が実現される。
【００５５】
本発明に係る薄膜トランジスタの製造方法は、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域と、前記第１領域と前記チャネル領域との間および前記第２領域と前記チャネル領域との間の双方に形成された前記第１導電型と反対の導電型からなる第３領域とを有し、前記チャネル領域が前記第１導電型と反対の導電型からなる薄膜トランジスタの製造方法であって、基板上に非単結晶シリコン薄膜を形成するシリコン薄膜形成工程と、該非単結晶シリコン薄膜の一部に第１導電型と反対の導電型の不純物をイオン注入することにより前記第３領域を形成する第３領域形成工程と、前記非単結晶シリコン薄膜の第３領域上にゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記第３領域形成工程のイオン注入時のドーズ量よりも少ないドーズ量で第１導電型の不純物をイオン注入することにより前記第１領域および第２領域を形成する第１・第２領域形成工程、とを有する。
【００５６】
本発明に係る薄膜トランジスタの製造方法は、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域と、前記第１領域と前記チャネル領域との間および前記第２領域と前記チャネル領域との間の双方に形成された前記第１導電型と反対の導電型からなる第３領域とを有する薄膜トランジスタの製造方法であって、基板上に非単結晶シリコン薄膜を形成するシリコン薄膜形成工程と、該非単結晶シリコン薄膜上にゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、該ゲート電極をマスクとして用いるとともに前記第１領域および第２領域を覆うマスク材を用いて第１導電型と反対の導電型の不純物をイオン注入することにより、前記チャネル領域に隣接した領域に第３領域を形成する第３領域形成工程と、該第３領域形成工程のイオン注入時のドーズ量よりも少ないドーズ量で第１導電型の不純物をイオン注入することにより前記非単結晶シリコン薄膜の第３領域に隣接した領域に前記第１領域および第２領域を形成する第１・第２領域形成工程、とを有する。
【００５７】
本発明に係る薄膜トランジスタの製造方法は、Ｐ型、Ｎ型を合わせ持つ相補型薄膜トランジスタを有する液晶表示装置に用いられ、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域と、これら第１領域と第２領域の間の前記非単結晶シリコン薄膜に形成された前記第１導電型と反対の導電型からなる第３領域とを有する薄膜トランジスタの製造方法であって、前記第３領域の形成を、前記第１導電型と反対の導電型からなるトランジスタの第１領域および第２領域の形成と同時に行う。
【００５８】
本発明に係る薄膜トランジスタの製造方法は、
基板上に、アモルファスシリコンの薄膜を堆積する工程と、
そのアモルファスシリコンの薄膜にレーザー光を照射し、結晶化されたポリシリコンの薄膜を得る工程と、
レーザ照射により得られた前記ポリシリコンの薄膜をパターニングしてポリシリコンアイランドを形成し、そのポリシリコンアイランド上にゲート絶縁膜を形成し、そのゲート絶縁膜上にゲート電極を形成する工程と、
前記ポリシリコンアイランドの外縁部の少なくとも一部を覆う絶縁層を形成する工程と、
前記ゲート電極と前記絶縁層とをマスクとして用いて前記ポリシリコンアイランドに不純物を導入し、ソース層およびドレイン層を形成する工程と、
ソース電極およびドレイン電極を形成する工程と、を有する。
【００５９】
ゲート電極と絶縁層とをマスクとして用いてセルフアラインで、薄膜アイランドの外縁より内側にソース層やドレイン層を形成することができる。
【００６０】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態を図１（Ａ）〜図３（Ｄ）を参照して説明する。
【００６１】
図１（Ａ）及び図１（Ｂ）は本実施の形態の薄膜トランジスタ１６を示す図であって、この薄膜トランジスタ１６は、例えば液晶ディスプレイのアナログスイッチとして用いられるポリシリコンＴＦＴである。
【００６２】
図１（Ａ）は薄膜トランジスタ１６の平面図である。この図に示すように、薄膜トランジスタ１６は、ともにＮ型（第１導電型）不純物拡散領域であるソース領域１７（第１領域）およびドレイン領域１８（第２領域）と、ゲート電極１９を有しており、ゲート電極１９直下がチャネル領域３０となっている。
【００６３】
なお、薄膜トランジスタ１６のチャネル長Ｌとチャネル幅Ｗの比は、例えば５μｍ／１００μｍ程度である。また、ソース領域１７、ドレイン領域１８には、複数のコンタクトホール２０、２０、…を通じてソース電極２１、ドレイン電極２２がそれぞれ接続されている。そして、ドレイン領域１８、チャネル領域３０、およびソース領域１７にわたって連続的に形成されたＰ型不純物拡散領域２３（キャリア注入領域、第１導電型と反対の導電型からなる第３領域）が、複数個所、一定間隔おきに形成されている。例えば、Ｐ型不純物拡散領域２３の幅は５μｍ程度、Ｐ型不純物拡散領域２３同士の間隔は５μｍ程度である。
【００６４】
図１（Ｂ）は図１（Ａ）のＩ−Ｉ線に沿う断面図である。この図に示すように、ガラス基板２４上に、シリコン酸化膜からなる下地絶縁膜２５、ソース、ドレイン領域１７、１８およびＰ型不純物拡散領域２３が形成される多結晶シリコン薄膜２６が順次形成されている。そして、その上にゲート絶縁膜２７を介してゲート電極１９が形成されている。また、その上にシリコン酸化膜からなる層間絶縁膜２８が形成されるとともに、層間絶縁膜２８を貫通してソース領域１７、ドレイン領域１８に通じるコンタクトホール２０、２０が開口され、ソース電極２１、ドレイン電極２２が形成されている。
【００６５】
次に、上記構成の薄膜トランジスタの製造方法を図２（Ａ）〜図３（Ｄ）を用いて説明する。以下に述べる製造方法は、例えばゲート絶縁膜の形成に熱酸化法ではなくＣＶＤ法を用いるものであって、プロセス全体を通して４５０℃以下の低いプロセス温度で製造するものである。これにより、基板の材料としてガラスを用いることができる。
【００６６】
まず、図２（Ａ）に示すように、ガラス基板２４上の全面に、ＣＶＤ法を用いて膜厚１００〜５００ｎｍ程度のシリコン酸化膜を形成して下地絶縁膜２５とする。次に、下地絶縁膜２５上の全面に、ジシラン（Ｓｉ2Ｈ6）あるいはモノシラン（ＳｉＨ4）を原料としたＣＶＤ法を用いて膜厚５０ｎｍ程度のアモルファスシリコン薄膜を形成した後、ＸｅＣｌ等のエキシマレーザーアニールを行なうことによって多結晶化する。そして、周知のフォトリソグラフィー・エッチング技術を用いて多結晶シリコン薄膜２６のパターニングを行なう（シリコン薄膜形成工程）。
【００６７】
次に、図２（Ｂ）に示すように、Ｐ型不純物拡散領域を形成しようとする領域のみが開口するフォトレジストパターン２９を形成した後、Ｂ2Ｈ6／Ｈ2を用いたイオンドーピングを行なうことによってＰ型不純物拡散領域２３を形成する（第３領域形成工程）。なお、イオンドーピング時のドーズ量は例えば１〜１０×１０15atoms/cm2程度とする。その後、フォトレジストパターン２９を除去した後、図２（Ｃ）に示すように、ＥＣＲ−ＣＶＤ（Electron Cyclotron Resonance Chemical Vapor Deposition）法等を用いて膜厚１２０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜２７を形成する。
【００６８】
次に、スパッタ法により膜厚６００〜８００ｎｍ程度のタンタル膜を全面に堆積させ、図３（Ａ）に示すように、これをパターニングすることによりゲート電極１９を形成する（ゲート電極形成工程）。ついで、図３（Ｂ）に示すように、このゲート電極１９をマスクとしてＰＨ3／Ｈ2を用いたイオンドーピングを行なうことにより、Ｎ型不純物拡散領域であるソース領域１７、ドレイン領域１８を形成する（第１・第２領域形成工程）。また、イオンドーピング時のドーズ量は１〜１０×１０15atoms/cm2程度でよいが、図２（Ｂ）のイオンドーピング工程におけるＢ2Ｈ6／Ｈ2のドーズ量よりも少なく設定する。この際、チャネル領域３０とソース、ドレイン領域１７、１８間の領域２３ａにはＰ型不純物、Ｎ型不純物の双方が導入されることになるが、ドーズ量を上記のように設定することで領域２３ａはＰ型のままとなる。ついで、３００℃、２時間のＮ2アニールを行なう。
【００６９】
そして、図３（Ｃ）に示すように、ＣＶＤ法により膜厚５００〜１０００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜２８を形成する。最後に、図３（Ｄ）に示すように、層間絶縁膜２８を貫通して多結晶シリコン薄膜２６上のソース領域１７、ドレイン領域１８に通じるコンタクトホール２０、２０を開口した後、全面にＡｌ−Ｓｉ−Ｃｕ膜を堆積させ、これをパターニングすることにより、ソース電極２１、ドレイン電極２２を形成する。
【００７０】
本実施の形態の薄膜トランジスタ１６において、アナログスイッチをオンさせる場合にソース電極２１−ドレイン電極２２間に電圧を印加するとソース領域１７からドレイン領域１８に向けて電子が注入されるが、その電子がドレイン領域１８近傍の高電界領域で加速され、インパクトイオン化によってホットキャリア（電子・正孔対）が発生する。この際、本実施の形態の薄膜トランジスタ１６では、従来の薄膜トランジスタと異なり、ドレイン領域１８内にＰ型不純物拡散領域２３が設けられているので、発生した正孔の一部がポテンシャルの低いＰ型不純物拡散領域２３内に流れ込む。その結果、従来の薄膜トランジスタに比べて、正孔がソース領域１７に注入される量が格段に少なくなるため、Ｖgs−Ｉds特性曲線がdepletion側に移動するという特性劣化を大きく低減することができる。
【００７１】
また、本実施の形態の構造によれば、Ｐ型不純物拡散領域２３を１個所だけでなく、複数個所に均等に設けているので、ドレイン領域１８内のどの個所で発生した正孔もＰ型不純物拡散領域２３に流れ込みやすく、特性劣化を低減する効果を高めることができる。
【００７２】
なお、本実施の形態では、Ｐ型不純物拡散領域２３がソース領域１７、ドレイン領域１８とつながった構造となっているが、Ｐ型不純物拡散領域をチャネル領域の内部に独立して形成した構造としてもよい。
【００７３】
（第２の実施の形態）
以下、本発明の第２の実施の形態を図４（Ａ）〜図７（Ｄ）を参照して説明する。
【００７４】
図４（Ａ）及び図４（Ｂ）は本実施の形態の薄膜トランジスタ３１を示す図であり、図４（Ｂ）は、図４（Ａ）のIV−IV線断面図である。なお、本実施の形態の薄膜トランジスタ３１が第１の実施の形態の薄膜トランジスタと異なる点は、Ｐ型不純物拡散領域の構造のみであるため、図４（Ａ）及び図４（Ｂ）において図１（Ａ）及び図１（Ｂ）と共通の構成要素については同一の符号を付し、詳細な説明を省略する。
【００７５】
図４（Ａ）、図４（Ｂ）に示すように、この薄膜トランジスタ３１は、ともにＮ型（第１導電型）不純物拡散領域であるソース領域１７（第１領域）およびドレイン領域１８（第２領域）と、ゲート電極１９を有しており、ゲート電極１９直下がチャネル領域３０となっている。また、ソース領域１７、ドレイン領域１８には、複数のコンタクト孔２０、２０、…を通じてソース電極２１、ドレイン電極２２がそれぞれ接続されている。そして、第１の実施の形態と異なり、複数のＰ型不純物拡散領域３２、３２、…（キャリア注入領域、第３領域）の各々が、チャネル領域３０を除いてドレイン領域１８内およびソース領域１７内に形成され、これら２つの領域に分割された構成となっている。
【００７６】
次に、本実施の形態の薄膜トランジスタの製造方法を図５（Ａ）〜図６（Ｃ）を用いて説明する。
【００７７】
まず、図５（Ａ）に示すように、ガラス基板２４上の全面に、ＣＶＤ法を用いて膜厚１００〜５００ｎｍ程度のシリコン酸化膜を形成して下地絶縁膜２５とする。次に、下地絶縁膜２５上の全面に、ジシランあるいはモノシランを原料としたＣＶＤ法を用いて膜厚５０ｎｍ程度のアモルファスシリコン薄膜を形成した後、ＸｅＣｌ等のエキシマレーザーアニールを行なって多結晶化する。そして、周知のフォトリソグラフィー・エッチング技術を用いて多結晶シリコン薄膜２６のパターニングを行なう（シリコン薄膜形成工程）。
【００７８】
次に、図５（Ｂ）に示すように、ＥＣＲ−ＣＶＤ法を用いて膜厚１２０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜２７を形成する。そして、スパッタ法により膜厚６００〜８００ｎｍ程度のタンタル膜を全面に堆積させ、これをパターニングすることによりゲート電極１９を形成する（ゲート電極形成工程）。
【００７９】
次に、図５（Ｃ）に示すように、Ｐ型不純物拡散領域３２を形成しようとする領域とゲート電極１９を形成した領域が開口するフォトレジストパターン２９を形成した後、Ｂ2Ｈ6／Ｈ2 を用いたイオンドーピングを行なうと、ゲート電極１９とフォトレジストパターン２９がマスク材となってイオンが注入されるため、チャネル領域３０に隣接する部分のみにＰ型不純物拡散領域３２が形成される（第３領域形成工程）。なお、イオンドーピング時のドーズ量は、例えば１〜１０×１０15atoms/cm2程度とする。
【００８０】
そして、フォトレジストパターン２９を除去した後、図６（Ａ）に示すように、ゲート電極１９をマスクとしてＰＨ3／Ｈ2を用いたイオンドーピングを行なうことにより、Ｎ型不純物拡散領域であるソース領域１７、ドレイン領域１８を形成する（第１・第２領域形成工程）。また、イオンドーピング時のドーズ量は１〜１０×１０15atoms/cm2程度でよいが、図５（Ｃ）のイオンドーピング工程におけるＢ2Ｈ6／Ｈ2のドーズ量よりも少なく設定する。この際、チャネル領域３０とソース、ドレイン領域１７、１８間の領域３２にはＰ型不純物、Ｎ型不純物の双方が導入されることになるが、ドーズ量を上記のように設定することで領域３２はＰ型のままとなる。ついで、３００℃、２時間のＮ2アニールを行なう。
【００８１】
そして、図６（Ｂ）に示すように、ＣＶＤ法により膜厚５００〜１０００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜２８を形成する。最後に、図６（Ｃ）に示すように、層間絶縁膜２８を貫通して多結晶シリコン薄膜２６上のソース領域１７、ドレイン領域１８に通じるコンタクトホール２０、２０を開口した後、全面にＡｌ−Ｓｉ−Ｃｕ膜を堆積させ、これをパターニングすることにより、ソース電極２１、ドレイン電極２２を形成する。
【００８２】
以上、ＮチャネルＴＦＴ単独の場合の製造方法について説明したが、ＰチャネルＴＦＴ、ＮチャネルＴＦＴを合わせ持つ相補型（ＣＭＯＳ型）ＴＦＴを有する液晶表示装置の場合、ＮチャネルＴＦＴである薄膜トランジスタ３１のＰ型不純物拡散領域３２の形成をＰチャネルＴＦＴのソース、ドレイン領域の形成と同時に行うこともできる。以下、その例について図７（Ａ）〜図７（Ｄ）を用いて説明する。
【００８３】
まず、図７（Ａ）に示すように、ガラス基板２４上の全面に、ＣＶＤ法を用いて膜厚１００〜５００ｎｍ程度のシリコン酸化膜を形成し、下地絶縁膜２５とする。次に、下地絶縁膜２５上の全面に、ジシランあるいはモノシランを原料としたＣＶＤ法を用いて膜厚５０ｎｍ程度のアモルファスシリコン薄膜を形成した後、ＸｅＣｌ等のエキシマレーザーアニールを行なうことによって多結晶化する。そして、周知のフォトリソグラフィー・エッチング技術を用いて多結晶シリコン薄膜のパターニングを行なって多結晶シリコン薄膜２６を形成する（シリコン薄膜形成工程）。
【００８４】
次に、図７（Ｂ）に示すように、多結晶シリコン薄膜２６および下地絶縁膜２５の表面に、ＥＣＲ−ＣＶＤ法を用いて膜厚１２０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜２７を形成する。そして、スパッタ法により膜厚６００〜８００ｎｍ程度のタンタル膜を全面に堆積させ、これをパターニングすることによりゲート電極１９を形成する（ゲート電極形成工程）。以上までの工程では、ＮチャネルＴＦＴ側、ＰチャネルＴＦＴ側ともに同様の処理が行われる。
【００８５】
次に、図７（Ｃ）に示すように、ＮチャネルＴＦＴ側のＰ型不純物拡散領域を形成しようとする領域とＰチャネルＴＦＴ側の全ての領域が開口するフォトレジストパターン２９ａを形成した後、Ｂ2Ｈ6／Ｈ2を用いたイオンドーピングを行なう。すると、ＮチャネルＴＦＴ側ではフォトレジストパターン２９ａとゲート電極１９がマスクとなってイオンが注入されるため、ゲート電極１９直下のチャネル領域３０の側方にＰ型不純物拡散領域３２が形成される（第３領域形成工程）。一方、ＰチャネルＴＦＴ側ではゲート電極１９がマスクとなってイオンが注入されるため、ゲート電極１９直下のチャネル領域４８を挟んでソース領域４９（第１領域）、ドレイン領域５０（第２領域）が形成される。このようにして、ＮチャネルＴＦＴのＰ型不純物拡散領域３２とＰチャネルＴＦＴのソース、ドレイン領域４９、５０を同時に形成することができる。なお、イオンドーピング時のドーズ量は、例えば１〜１０×１０15atoms/cm2程度とする。
【００８６】
その後、フォトレジストパターン２９ａを除去した後、図７（Ｄ）に示すように、ＰチャネルＴＦＴ側の全ての領域を覆うフォトレジストパターン２９ｂを形成し、これをマスクとしてＰＨ3／Ｈ2を用いたイオンドーピングを行なう。すると、ＰチャネルＴＦＴ側にはイオンが注入されず、ＮチャネルＴＦＴ側にＮ型不純物拡散領域であるソース領域１７、ドレイン領域１８が形成される（第１・第２領域形成工程）。また、イオンドーピング時のドーズ量は１〜１０×１０15atoms/cm2 程度でよいが、図７（Ｃ）のイオンドーピング工程におけるＢ2Ｈ6／Ｈ2のドーズ量よりも少なく設定する。この際、ＮチャネルＴＦＴ側のチャネル領域３０とソース、ドレイン領域１７、１８間の領域３２にはＰ型不純物、Ｎ型不純物の双方が導入されることになるが、ドーズ量を上記のように設定することで領域３２はＰ型のままとなる。
【００８７】
以降は、第１の実施の形態の製造方法と同様、層間絶縁膜の形成、コンタクトホールの開口、ソース、ドレイン電極の形成を順次行えばよい。なお、本方法では、ＮチャネルＴＦＴのＰ型不純物拡散領域３２とＰチャネルＴＦＴのソース、ドレイン領域４９、５０を先に、ＮチャネルＴＦＴのソース、ドレイン領域１７、１８を後に形成したが、これとは逆に、ＮチャネルＴＦＴのソース、ドレイン領域１７、１８を先に、ＮチャネルＴＦＴのＰ型不純物拡散領域３２とＰチャネルＴＦＴのソース、ドレイン領域４９、５０を後に形成するようにしてもよい（図７（Ｃ）と図７（Ｄ）の順番を逆にしてもよい）。
【００８８】
ＣＭＯＳ−ＴＦＴを有する場合、この方法を用いると、１度のフォトリソグラフィー工程とＰ型イオン注入工程でＮチャネルＴＦＴのＰ型不純物拡散領域３２とＰチャネルＴＦＴのソース、ドレイン領域４９、５０を同時に形成することができるため、工程数を増やすことなく、特性劣化防止のための不純物拡散領域を有する薄膜トランジスタを作製することができる。
【００８９】
本実施の形態の薄膜トランジスタ３１においても、発生した正孔がＰ型不純物拡散領域３２内に流れ込む結果、正孔がソース領域２１に注入される量が減るため、Ｖgs−Ｉds特性曲線のdepletion側への移動という特性劣化を低減することができる、という第１の実施の形態と同様の効果を奏することができる。
【００９０】
なお、上記第１、第２の実施の形態では、Ｐ型不純物拡散領域がゲート電極下のチャネル領域から外側にはみ出すように形成された例を示したが、例えば、図８（Ａ）及び同図のVIII−VIII線断面図である図８（Ｂ）に示すように、チャネル領域３０からソース、ドレイン領域１７、１８側にはみ出さない形状のＰ型不純物拡散領域７１としたり、図９（Ａ）及び同図のIX−IX線断面図である図９（Ｂ）に示すように、チャネル領域３０のうちのチャネル長方向の一部をＰ型不純物拡散領域７２とする構造を採用してもよい。なお、図８（Ａ）〜図９（Ｂ）において、図１（Ａ）及び図１（Ｂ）並びに図４（Ａ）及び図４（Ｂ）と共通の構成要素については、同一の符号を付す。
【００９１】
また、上記第１、第２の実施の形態の薄膜トランジスタにおいては、ソース領域側にもＰ型不純物拡散領域を設けたが、正孔が発生するのはあくまでもドレイン領域近傍であるため、必ずしもＰ型不純物拡散領域をソース領域側に設ける必要はなく、少なくともドレイン領域側に設けておけばよい。
【００９２】
（第３の実施の形態）
以下、本発明の第３の実施の形態を図１０（Ａ）及び図１０（Ｂ）を参照して説明する。
【００９３】
図１０（Ａ）及び図１０（Ｂ）は本実施の形態の薄膜トランジスタ３４を示す図であって、第１、第２の実施の形態の薄膜トランジスタにはＰ型不純物拡散領域が設けられていたが、本実施の形態の薄膜トランジスタ３４はＰ型不純物拡散領域を持たず、ソース、ドレイン領域およびチャネル領域の平面形状を工夫したものである。
【００９４】
図１０（Ａ）は本実施の形態の薄膜トランジスタ３４の平面図である。この図に示すように、薄膜トランジスタ３４は、ともにＮ型不純物拡散領域であるソース領域３５およびドレイン領域３６と、ゲート電極３７を有しており、ゲート電極３７直下がチャネル領域３８となっている。また、ソース、ドレイン領域３５、３６のゲート電極３７と反対側、すなわちソース電極３９、ドレイン電極４０と接続される側の端部は幅が狭く、ゲート電極３７側はその幅が片側で１０μｍ程度広くなって外側（図中の上下方向）に張り出した張出部３５ａ、３６ａ（キャリア注入領域）となっている。本実施の形態では、例えばチャネル長Ｌが５μｍ、ソース、ドレイン領域の狭い側の幅Ｗ１（最小の幅）が１００μｍ程度であり、チャネル領域の幅Ｗ２は狭い部分の幅Ｗ１よりも２０μｍ程度大きくなっている。そして、ソース領域３５、ドレイン領域３６には、複数のコンタクトホール４１、４１、…を通じてソース電極３９、ドレイン電極４０がそれぞれ接続されている。
【００９５】
図１０（Ｂ）は図１０（Ａ）のＸ−Ｘ線に沿う断面図である。この図に示すように、ガラス基板４２上に、シリコン酸化膜からなる下地絶縁膜４３、ソース、ドレイン領域３５、３６およびチャネル領域３８となる多結晶シリコン薄膜４４が順次形成されている。そして、その上にゲート絶縁膜４５を介してタンタル膜からなるゲート電極３７が形成されている。また、その上にシリコン酸化膜からなる層間絶縁膜４６が形成されるとともに、層間絶縁膜４６を貫通してソース領域３５、ドレイン領域３６に通じるコンタクトホール４１、４１が開口され、ソース電極３９、ドレイン電極４０が形成されている。
【００９６】
ところで、一般にキャリア（電子や正孔）の移動機構にはドリフトと拡散がある。ドリフトは電界によって移動するキャリアの流れ、拡散は濃度勾配によって移動するキャリアの流れ、である。そこで、本実施の形態の薄膜トランジスタ３４において、ドレイン領域３６近傍で発生した正孔の流れにも、ドリフトによってソース領域３５に向けて流れる成分と拡散によって任意の方向に流れる成分があり、したがって、拡散成分の一部は張出部３５ａ、３６ａの方に流れていく。その一方、ソース、ドレイン電極３９、４０から電圧が印加されて電界が発生し、トランジスタとして実際に機能する領域は、ソース、ドレイン領域３５、３６およびチャネル領域３８のうちの幅が狭い部分の領域である。したがって、張出部３５ａ、３６ａに流れ込んだ正孔はトランジスタ特性には影響しないことになり、その結果、従来の薄膜トランジスタに比べて、ソース領域３５に実効的に注入される正孔の比率が低くなるため、特性劣化を低減することができる。
【００９７】
（第４の実施の形態）
以下、本発明の第４の実施の形態を図１１（Ａ）及び図１１（Ｂ）を参照して説明する。
【００９８】
図１１（Ａ）及び図１１（Ｂ）は本実施の形態の薄膜トランジスタ５１を示す図であって、本実施の形態の薄膜トランジスタ５１も、第３の実施の形態と同じくＰ型不純物拡散領域を持たず、チャネル幅の小さいトランジスタを複数個、並列に接続したような形態のものである。なお、図１１（Ａ）及び図１１（Ｂ）において図１０（Ａ）及び図１０（Ｂ）と同一の構成要素については同一の符号を付す。
【００９９】
図１１（Ａ）は本実施の形態の薄膜トランジスタ５１の平面図である。この図に示すように、薄膜トランジスタ５１は、複数（本実施の形態の場合、４つ）の多結晶シリコン薄膜５２が一つのゲート電極３７にそれぞれ交差するように形成されている。また、各多結晶シリコン薄膜５２には、ゲート電極３７下のチャネル領域３８を挟むＮ型不純物拡散領域であるソース領域５３（第１領域）およびドレイン領域５４（第２領域）が形成されている。そして、各多結晶シリコン薄膜５２のソース領域５３およびドレイン領域５４にコンタクトホール４１が形成され、ソース領域５３同士、ドレイン領域５４同士が共通のソース電極３９、ドレイン電極４０にそれぞれ接続されている。また、本実施の形態では、寸法の一例としてチャネル長Ｌが５μｍ、各チャネル領域３８の幅Ｗ１が１０μｍであり、複数の多結晶シリコン薄膜５２の最外の辺間の寸法Ｗ２が７０μｍとなっている。なお、Ｗ１は１０μｍ以下、Ｗ２は５０μｍ以上であることが望ましい。
【０１００】
図１１（Ｂ）は図１１（Ａ）のXI−XI線に沿う断面図である。この図に示すように、ガラス基板４２上に、シリコン酸化膜からなる下地絶縁膜４３、ソース、ドレイン領域５３、５４およびチャネル領域３８となる多結晶シリコン薄膜５２が順次形成されている。そして、その上にゲート絶縁膜４５を介してタンタル膜からなるゲート電極３７が形成されている。また、その上にシリコン酸化膜からなる層間絶縁膜４６が形成されるとともに、層間絶縁膜４６を貫通してソース領域５３、ドレイン領域５４に通じるコンタクトホール４１、４１が開口され、ソース電極３９、ドレイン電極４０が形成されている。
【０１０１】
チャネル幅の大きいＴＦＴ程、動作時の温度が高い。これは、チャネル幅が大きいと、チャネルの中央部付近で発生した熱が放散する方向が上下方向しかなく、横方向には放散しにくいからである。したがって、チャネル幅が大きいＴＦＴ程、信頼性が低下してしまう。この観点から、本実施の形態では幅の小さい複数個のトランジスタを並列に接続することで動作時の熱が効率良く放散し、充分な信頼性を確保することができる。
【０１０２】
（第５の実施の形態）
以下、本発明の第５の実施の形態を図１２を参照して説明する。
【０１０３】
本実施の形態は、本発明の薄膜トランジスタを用いた液晶表示装置であって、図１２はその液晶表示装置の構成を示すブロック図である。
【０１０４】
図１２に示すように、この液晶表示装置５５はドライバー回路を内蔵したものであり、ソース線ドライバー回路５６、ゲート線ドライバー回路５７、画素マトリクス５８の各部分から構成されている。ソース線ドライバー回路５６は、シフトレジスタ５９、ビデオ信号バス６０ａ、６０ｂ、６０ｃ、アナログスイッチ６１ａ、６１ｂ、６１ｃ等を有し、また、ゲート線ドライバー回路５７は、シフトレジスタ６２、バッファー６３等を有しており、これらドライバー回路５６、５７を構成するトランジスタ（図示略）の構成はともにＣＭＯＳ型である。一方、画素マトリクス５８は各画素６４がマトリクス状に配列されたものであり、各画素は画素トランジスタ６５、液晶セル６６、対向電極６７で構成されている。そして、ソース線ドライバー回路５６から画素マトリクス５８の各画素トランジスタ６５に対してソース線６８ａ、６８ｂ、６８ｃが延在し、ゲート線ドライバー回路５７から画素マトリクス５８の各画素トランジスタ６５に対してゲート線６９ａ、６９ｂが延在している。
【０１０５】
この液晶表示装置においては、ソース線ドライバー回路、ゲート線ドライバー回路等の回路部、アナログスイッチ、画素トランジスタの各部分あるいは一部分に本発明の薄膜トランジスタが適用されている。この構成により、回路の誤動作等の発生が少なく、良好な画質を有する液晶表示装置を実現することができる。
【０１０６】
次に、ポリシリコンＴＦＴにおいてリーク電流（オフ電流）が生じる機構に関する考察について説明する。
【０１０７】
図１３（Ａ）に示すように、ポリシリコンＴＦＴ（ｎチャネルのエンハンスメント型ＭＯＳＦＥＴ）Ｍ１のリーク電流（オフ電流）「ＩD」は、ゲート（Ｇ）電位を０Ｖ以下とし、ソース（Ｓ）とドレイン（Ｄ）との間に所定の電圧を与えた場合（ドレイン電位＞ソース電位，ドレイン電位＞０）に流れる電流と定義される。
【０１０８】
図１４に、低温プロセスにより作成したポリシリコンＴＦＴの、ゲート・ソース間電圧（ＶGS）とドレイン・ソース間電流（ＩDS）との関係の一例を示す。リーク電流（オフ電流）はかなり大きく、かつ、ばらつきの幅（Ｑ）も広いことがわかる。
【０１０９】
単結晶のＭＯＳＦＥＴに比べて、ポリシリコン薄膜のＭＯＳＦＥＴのリーク電流（オフ電流）が大きいのは、ポリシリコンのＦＥＴ独自のリーク電流の機構が存在するからである。図１５を用いて、本願の発明者によってなされた考察について説明する。
【０１１０】
図１５は、Ｎ型のＭＯＳＦＥＴの蓄積状態（ゲートを逆バイアスした状態）におけるエネルギーバンド図を示す。負のゲート電圧の影響を受けて、エネルギーバンドは傾斜している。なお、Ｅｉは真性レベルを示し、Ｅｖは価電子帯の上限レベルを示し、Ｅｃは伝導帯の下限レベルを示す。
【０１１１】
例えば、ポリシリコンＭＯＳＦＥＴへの光の照射や雑音による励起によって、価電子帯に電子・正孔対が生じたとする。
【０１１２】
ポリシリコンには、種々の局在準位Ｊ１，Ｊ２，Ｊ３〜Ｊｎが存在しており、したがって、電界の助けがあれば、新たに生じた電子は、局在準位Ｊ１，Ｊ２，Ｊ３等を介して高いレベルの局在準位Ｊｎにまで達することができる。そして、その準位における、禁制帯と伝導帯との幅「ｄ」が、バンドの曲がりによってドブロイ波長程度と短いと、トンネル効果によって電子は禁制帯を通り抜けて伝導体に移ることができる。これにより、リーク電流（オフ電流）が生じる。
【０１１３】
このように、ポリシリコンのＭＯＳＦＥＴにおける「電界」は、電子の局在準位を介した励起や、あるいはバンドの急峻な曲がりを生じさせる。つまり、「電界」はＴＦＴのリーク電流特性に重要な影響を与える。
【０１１４】
そして、本発明者の検討によれば、図１３（Ｂ）に示すように、基板９３０上にポリシリコンアイランドを用いて構成されたＭＯＳＦＥＴでは、アイランドの外縁部（外周部）とゲート電極２２とが重なる部分の、ソース１３２およびドレイン１４２と接する４つのエッジ部（ａ）〜（ｄ）において、強い電界がソース，ドレインに加わり、これが、リーク電流の増大の要因となっていることがわかった。
【０１１５】
４つのエッジ部（ａ）〜（ｄ）において電界が強いのは、アイランドの厚みに起因して、基板９３０とアイランドとの間に段差が生じ、この部分でゲート絶縁膜の膜厚が薄くなるため、および、アイランドのエッジが鋭角であるため電界集中が生じやすいためである。
【０１１６】
（第６の実施の形態）
図１６は本発明の第６の実施の形態にかかるＭＯＳＦＥＴの平面図である。
【０１１７】
このＭＯＳＦＥＴの特徴は、ポリシリコンアイランドの外縁部にイントリンシック層（ｉ層）１１０が設けられていることである。つまり、図１３（Ｂ）とは異なり、ポリシリコンアイランドの外縁（外周）とソース層１３０およびドレイン層１４０の外縁とが一致せず、ソース層１３０およびドレイン層１４０はアイランドの内側に設けられている。なお、図１６中、参照番号１２０はゲート電極層であり、参照番号９３０は絶縁性基板である。
【０１１８】
図１７は、図１６のXVII−XVII線に沿うデバイスの断面図であり、図１８（Ａ）は図１６のXVIII−XVIII線に沿うデバイスの断面図である。図１７，図１８（Ａ）において、参照番号１５０はゲート絶縁膜（ＳｉＯ2膜）である。
【０１１９】
図１８（Ａ）に示すように、ポリシリコンアイランドのエッジ部（ａ），（ｂ）では、アイランドの厚みに起因して生じた段差によってゲート絶縁膜の厚みＬ１，Ｌ２が他の平坦部分の厚みに比べて薄くなり、かつ、アイランドのエッジが鋭角で電界集中が生じやすく、よって電界が強い。
【０１２０】
しかし、図１８（Ａ）の構造では、イントリンシック層（ｉ層）１１０がソース層１３０に加わる電界を緩和する。つまり、図１８（Ｂ）に示すように、電界Ｅが加わると、イントリンシック層（ｉ）層１１０内で空乏層が伸び、その電界を吸収する。よって、ソース層１３０に加わる電界が小さくなる。上述の説明のとおり、電界はリーク電流（オフ電流）の発生に影響するため、電界が小さくなれば、それだけリーク電流（オフ電流）が減少し、また、ばらつきも抑制される。
【０１２１】
図１９および図２０に、本発明者によって測定された、低温プロセスにより作成したポリシリコンＴＦＴ（ｎ型ＭＯＳＦＥＴ）のゲート・ソース間電圧（ＶGS）に対するドレイン・ソース間電流（ＩDS）の値を示す。図１９は本発明を適用しない場合であり、図２０は本発明を適用した場合（図１６の構造の場合）であり、共に、１２個のサンプルについてリーク電流量を実測した。
【０１２２】
図１９では、ＶGS＝−１０Ｖのとき、最大でＩDS＝１０-10Ａであるが、図２０の場合、同じ条件で、最大でＩDS＝１０-11Ａであり、リーク電流量が一桁、低減されている。
【０１２３】
また、図１９の場合、ＶGS＝−１０Ｖのとき、ＩDSのばらつき範囲は「１０-11〜１０-13（Ａ）」のオーダーであるが、図２０の場合、同じ条件で、ＩDSのばらつき範囲は「１０-11〜１０-12（Ａ）」のオーダーとなっており、ばらつきも一桁、低減されている。
【０１２４】
このように、図１６の構成によれば、リーク電流（オフ電流）量を低減し、そのばらつきを抑制できる。
【０１２５】
図１６では、ソース層，ドレイン層を形成するためのマスクパターンの便宜を考慮して、ポリシリコンアイランドを取り囲むようにイントリンシック層（ｉ層）１１０を設けているが、基本的には、ゲート電極層１２０とオーバーラップする部分、特に、図１６の（ａ），（ｂ），（ｃ），（ｄ）部分において、イントリンシック層（ｉ）層が設けられていればよい。
【０１２６】
また、図１６では、説明の便宜上、ソース（Ｓ）とドレイン（Ｄ）の双方に対してイントリンシック層（ｉ層）を介在させているが、基本的には、ドレイン（Ｄ）に対してイントリンシック層（ｉ層）が介在されていればよい。
【０１２７】
但し、例えば、液晶表示装置の画素部のＴＦＴの場合、電位が種々変動し、ソースとドレインを特定できない。このような場合は、ソース（またはドレイン）となる２つの不純物層の双方に、イントリンシック層（ｉ層）を介在させる構造とする必要がある。
【０１２８】
（第７の実施の形態）
図２１は、本発明の第７の実施の形態にかかるデバイスの断面図（図１６のXVIII−XVIII線に沿う断面図）である。
【０１２９】
本実施の形態では、電界が強い（ａ）部および（ｂ）部において、ポリシリコンアイランドの外縁部にｐ層１６０と、このｐ層に連なるイントリンシック層（ｉ層）１６２とを設けたものである。
【０１３０】
本発明者の実験によれば、この場合も、前掲の実施の形態と同様の効果が得られた。
【０１３１】
（第８の実施の形態）
図２２は、本発明の第８の実施の形態にかかるデバイスの断面構造（上側）および平面構造（下側）を示す図である。
【０１３２】
本実施の形態の特徴は、ポリシリコンアイランドの外縁部に重なるように絶縁膜（ＳｉＯ2膜）１７０を設け、エッジ部における絶縁膜の厚みを増大させ、これによって電界を緩和したことである。
【０１３３】
図２２の上側の図に示すように、ポリシリコンアイランドのエッジ部において、そのエッジとゲート電極層１２０との間には、絶縁膜（ＳｉＯ2膜）１７０（厚みＬ３ａ，Ｌ３ｂ）とゲート絶縁膜１５０（厚みＬ４ａ，Ｌ４ｂ）とが重なりあって存在している。これにより、ｎ+層（ソースまたはドレイン）１３０に加わる電界が緩和される。
【０１３４】
（第９の実施の形態）
図２３（Ａ）は、本発明の第９の実施の形態にかかるデバイスの平面構造を示し、図２３（Ｂ）はその等価回路を示す。
【０１３５】
本発明の特徴は、図１６の構造をデュアルゲート型のＭＯＳＦＥＴに適用したことである。
【０１３６】
デュアルゲート型のＭＯＳＦＥＴは、図２３（Ｂ）に示すように、２個のＭＯＳトランジスタＭ１，Ｍ２を直列に接続した構成をしている。なお、図２３（Ａ）において、参照番号１２０は第１ゲートであり、参照番号２２は第２ゲートであり、参照番号１８０はソース層である。
【０１３７】
そして、図１６に示すイントリンシック層による電界緩和構造を、少なくとも図２３（Ａ）に示される（ａ）〜（ｈ）の各部に採用することによって、各ＭＯＳＦＥＴのリーク電流が低減する。
【０１３８】
一つのＭＯＳＦＥＴについてのリーク電流の低減率（本発明の適用後のリーク電流量／適用前のリーク電流量）を「Ｆ（＜１）」とした場合、２つのＭＯＳＦＥＴ全体でのリーク電流の低減率は、「Ｆ×Ｆ」となり、１つのＭＯＳＦＥＴの場合よりも、さらにリーク電流量が低減される。また、リーク電流のばらつきも低減される。
【０１３９】
（第１０の実施の形態）
図２４は、本発明の第１０の実施の形態にかかるデバイスの平面構造（上側）および断面構造（下側）を示す図である。
【０１４０】
本実施の形態の特徴は、図１６の構造を、いわゆる「オフセットＭＯＳＦＥＴ」に適用したものである。
【０１４１】
オフセットＭＯＳＦＥＴは、ゲート電極に対し、少なくともドレイン層をオフセットをもたせて配置した構造を有する（つまり、相対的位置関係においてオフセットを有する）トランジスタである。なお、図２４では、ドレイン層１４２の他、ソース層１３２にもオフセットを設けている。
【０１４２】
オフセット構造は、ゲートとドレインが重なりを有さないことからリーク電流（オフ電流）の低減には有効であるが、その一方、オフセット量が大きいとオン電流の減少，しきい値電圧の増大を招く。したがって、オフセット量の調整は難しい。
【０１４３】
図１６の構成をオフセット構造のＭＯＳトランジスタに適用すれば、オフセット量をそれほど大きくしなくても、リーク電流（オフ電流）を効果的に低減でき、また、ばらつきも抑制できる。よって、オン電流の確保や設計が容易となる。
【０１４４】
例えば、本発明を適用しない場合、リーク電流（オフ電流）を所望のレベルに低減するために２μｍのオフセット量を必要としたとすると、本実施の形態の構造の採用によって、例えば、オフセット量が１μｍでよくなり、設計がより容易となる。
【０１４５】
（第１１の実施の形態）
図１６の構造を採用した、ＣＭＯＳ構造のＴＦＴの製造方法の一例を図２５〜図３１に示す。
【０１４６】
（工程１） 図２５に示すように、ガラス基板９３０上の、ＬＰＣＶＤ法によって堆積されたアモルファスシリコン薄膜（もしくはポリシリコン薄膜）２００に対してエキシマレーザーによるレーザー照射を行い、アニールすることによってポリシリコン薄膜を再結晶化する。
【０１４７】
（工程２） 続いて、図２６に示すように、パターニングして、アイランド２１０ａ，２１０ｂを形成する。
【０１４８】
（工程３） 図２７に示されるように、アイランド２１０ａ，２１０ｂを覆うゲート絶縁膜３００ａ，３００ｂを形成する。
【０１４９】
（工程４） 図２８に示されるように、Ａｌ，Ｃｒ，Ｔａ等からなるゲート電極４００ａ，４００ｂを形成する。
【０１５０】
（工程５） 図２９に示すように、ポリイミド等からなるマスク層４５０ａ，４５０ｂを形成し、ゲート電極４００ａおよびマスク層４５０ａ，４５０ｂをマスクとして用い、セルフアラインで、例えばボロン（Ｂ）のイオン注入を行う。これによって、ｐ+層５００ａ，５００ｂが形成される。また、これに伴い、自動的に、イントリンシック層５１０ａ，５１０ｂが形成される。
【０１５１】
（工程６） 図３０に示すように、ポリイミド等からなるマスク層４６０ａ，４６０ｂを形成し、ゲート電極４００ｂおよびマスク層４６０ａ，４６０ｂをマスクとして用い、セルフアラインで、例えばリン（Ｐ）のイオン注入を行う。これによって、ｎ+層６００ａ，６００ｂが形成される。また、これに伴い、自動的に、イントリンシック層６１０ａ，６１０ｂが形成される。
【０１５２】
（工程７） 図３１に示すように、層間絶縁膜７００を形成し、選択的にコンタクトホール形成後、電極８１０，８２０，８３０を形成する。
【０１５３】
このように、本実施の形態によれば、ゲート電極と絶縁層とをマスクとして用いてセルフアラインで、ポリシリコンアイランドの外縁より内側にソース層やドレイン層を形成することができる。つまり、セルフアラインで、ポリシリコンアイランドの外縁部にイントリンシック層（ｉ）層を自動的に形成することができる。
【０１５４】
（第１２の実施の形態）
図３２および図３３に、本発明に係る第１〜１１の実施の形態を適用した液晶表示装置の概要を示す。
【０１５５】
液晶表示装置は、例えば、図３２に示すように、アクティブマトリクス部（画素部）１０１と、データ線ドライバ１１０と、走査線ドライバ１０２とを具備する。なお、図３２中、参照番号１０３はタイミングコントローラであり、参照番号１０４は映像信号増幅回路であり、参照番号１０５は、映像信号発生装置である。
【０１５６】
本実施の形態では、アクティブマトリクス部（画素部）１０１におけるＴＦＴと、データ線ドライバ１１０および走査線ドライバ１０２を構成するＴＦＴとを共に、図１６あるいは図２２〜図２４に示されるいずれかの構造とする。
【０１５７】
また、図３３に示すように、アクティブマトリクス基板９４０上に、画素部１００のＴＦＴのみならず、データ線ドライバ１１０および走査線ドライバ１０２を構成するＴＦＴを同一の製造プロセスで形成する。つまり、ドライバ搭載型のアクティブマトリクス基板９４０を用いて液晶表示装置を構成する。
【０１５８】
液晶表示装置は、例えば図３３に示されるように、バックライト９００，偏光板９２０，アクティブマトリクス基板９４０，液晶９５０，カラーフィルタ基板（対向基板）９６０，偏光板９７０からなる。
【０１５９】
本実施の形態の液晶表示装置では、画素部のＴＦＴのリーク電流（オフ電流）が低減され、表示画面の輝度変動が少なくなる。また、ＴＦＴのリーク電流（オフ電流）のばらつきが抑制され、よって、アクティブマトリクス基板の設計も容易である。また、本発明のＴＦＴを用いて構成された高性能な液晶ドライバ回路を搭載するため、高性能である。
【０１６０】
上述の実施の形態の液晶表示装置を用いて構成される電子機器は、図３４に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【０１６１】
このような構成の電子機器として、図３５に示す液晶プロジェクタ、図３６に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図３７に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１６２】
図３５に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。
【０１６３】
図３５において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【０１６４】
図３６に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【０１６５】
図３７に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
【０１６６】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図３４に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされ、図３７の場合には回路基板１３０８に搭載できる。
【０１６７】
図３７はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図２４に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Tape Carrier Package）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【０１６８】
なお、本発明は上記実施の形態に限定されるものではない。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置にも適用可能である。
【０１６９】
また、本発明は、ＬＤＤ構造のＭＯＳＦＥＴにも適用することができる。
【０１７０】
さらに、上記第１〜第４の実施の形態では、ＮチャネルＴＦＴの例について説明したが、ホットキャリアによる特性劣化の問題は、ＮチャネルＴＦＴほど顕著ではないにしろ、ＰチャネルＴＦＴにも起こり得る問題である。したがって、本発明をＰチャネルＴＦＴに適用することもでき、その場合、第１、第２の実施の形態におけるＰ型不純物拡散領域に代えて、Ｎ型不純物拡散領域を形成すればよい。また、チャネル領域やソース、ドレイン領域を形成するシリコン薄膜としては、多結晶シリコン薄膜に限らず、非晶質シリコン薄膜を用いてもよい。
【０１７１】
そして、第１、第２の実施の形態におけるＰ型不純物拡散領域の寸法やＰ型不純物拡散領域を形成する数、あるいは第３の実施の形態における張出部の寸法、第４の実施の形態における各チャネル領域の幅や全体の幅等の具体的な数値に関しては、適宜設計することが可能である。また、液晶表示装置において、本発明の薄膜トランジスタを画素トランジスタやアナログスイッチに限らず、種々の回路構成要素に適用することができる。さらに、上記実施の形態ではトップゲート型薄膜トランジスタの例を挙げたが、本発明をボトムゲート型薄膜トランジスタに適用することも可能である。
【図面の簡単な説明】
【図１】図１（Ａ）及び図１（Ｂ）は、本発明の第１の実施の形態である薄膜トランジスタを示す図である。
【図２】図２（Ａ）〜図２（Ｃ）は、薄膜トランジスタの製造工程を順を追って示すプロセスフロー図である。
【図３】図３（Ａ）〜図３（Ｄ）は、薄膜トランジスタの製造工程を順を追って示すプロセスフロー図である。
【図４】図４（Ａ）及び図４（Ｂ）は、本発明の第２の実施の形態である薄膜トランジスタを示す図である。
【図５】図５（Ａ）〜図５（Ｃ）は、薄膜トランジスタの製造方法を順を追って示すプロセスフロー図である。
【図６】図６（Ａ）〜図６（Ｃ）は、薄膜トランジスタの製造方法を順を追って示すプロセスフロー図である。
【図７】図７（Ａ）〜図７（Ｄ）は、薄膜トランジスタの他の製造方法を順を追って示すプロセスフロー図である。
【図８】図８（Ａ）及び図８（Ｂ）は、Ｐ型不純物拡散領域の形状が異なる他の実施の形態の薄膜トランジスタを示す図である。
【図９】図９（Ａ）及び図９（Ｂ）は、Ｐ型不純物拡散領域の形状が異なるさらに他の実施の形態の薄膜トランジスタを示す図である。
【図１０】図１０（Ａ）及び図１０（Ｂ）は、本発明の第３の実施の形態である薄膜トランジスタを示す図である。
【図１１】図１１（Ａ）及び図１１（Ｂ）は、本発明の第４の実施の形態である薄膜トランジスタを示す図である。
【図１２】図１２は、本発明の第５の実施の形態としての液晶表示装置の構成を示すブロック図である。
【図１３】図１３（Ａ）はＴＦＴ（ｎ型ＭＯＳＦＥＴ）のリーク電流（オフ電流）を説明するための図であり、図１３（Ｂ）は、ＴＦＴ（ｎ型ＭＯＳＦＥＴ）の平面構造を示す図である。
【図１４】図１４は、ポリシリコンＴＦＴの電圧−電流特性を示す図である。
【図１５】図１５は、ポリシリコンＴＦＴにおいて、リーク電流（オフ電流）が生じる一因を説明するための図である。
【図１６】図１６は、本発明の第６の実施の形態にかかるＭＯＳＦＥＴの平面図である。
【図１７】図１７は、図１６のデバイスのXVII−XVII線に沿うＭＯＳＦＥＴの断面図である。
【図１８】図１８（Ａ）は図１６のデバイスのXVIII−XVIII線に沿うＭＯＳＦＥＴの断面図であり、図１８（Ｂ）は電界緩和の効果を説明するための図である。
【図１９】図１９は、比較例の、ゲート・ソース間電圧（ＶGS）とドレイン・ソース間電流（ＩDS）との関係を示す図である。
【図２０】図２０は、図１６に示す本発明のＭＯＳＦＥＴの、ゲート・ソース間電圧（ＶGS）とドレイン・ソース間電流（ＩDS）との関係を示す図である。
【図２１】図２１は、本発明の第７の実施の形態にかかるデバイスの断面図（図１６のXVIII−XVIII線に沿う断面図）である。
【図２２】図２２は、本発明の第８の実施の形態にかかるデバイスの断面構造（上側）および平面構造（下側）を示す図である。
【図２３】図２３（Ａ）は、本発明の第９の実施の形態にかかるデバイスの平面構造を示す図であり、図２３（Ｂ）はその等価回路を示す図である。
【図２４】図２４は、本発明の第１０の実施の形態にかかるデバイスの平面構造（上側）および断面構造（下側）を示す図である。
【図２５】図２５は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第１の工程を示す図である。
【図２６】図２６は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第２の工程を示す図である。
【図２７】図２７は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第３の工程を示す図である。
【図２８】図２８は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第４の工程を示す図である。
【図２９】図２９は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第５の工程を示す図である。
【図３０】図３０は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第６の工程を示す図である。
【図３１】図３１は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第７の工程を示す図である。
【図３２】図３２は、液晶表示装置の構成を示すブロック図である。
【図３３】図３３は、液晶表示装置の構成を示す図である。
【図３４】図３４は、実施の形態の液晶表示装置を用いて構成される電子機器を示す図である。
【図３５】図３５は、実施の形態の液晶表示装置を用いて構成される液晶プロジェクタを示す図である。
【図３６】図３６は、実施の形態の液晶表示装置を用いて構成されるパーソナルコンピュータを示す図である。
【図３７】図３７は、実施の形態の液晶表示装置を用いて構成されるページャを示す図である。
【図３８】図３８（Ａ）及び図３８（Ｂ）は、従来の薄膜トランジスタの一例を示す図である。
【符号の説明】
１６ 薄膜トランジスタ
１７ ソース領域（第１領域）
１８ ドレイン領域（第２領域）
１９ ゲート電極
３０ チャネル領域
２０ コンタクトホール
２１ ソース電極
２２ ドレイン電極
２３ Ｐ型不純物拡散領域（第３領域）
２４ ガラス基板
２５ 下地絶縁膜
２６ 多結晶シリコン薄膜
２７ ゲート絶縁膜
２８ 層間絶縁膜
２９ フォトレジストパターン
３０ チャネル領域
【発明の属する技術分野】
本発明は、薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置に関する。
【０００２】
【背景技術】
低いプロセス温度で形成可能な多結晶シリコン薄膜トランジスタ
（Polycrystalline Silicon Thin Film Transistor）、いわゆる「低温プロセスポリシリコンＴＦＴ」は、大型ガラス基板上にドライバーを内蔵した高精細液晶ディスプレイを形成することのできる素子として注目されている。
【０００３】
図３８（Ａ）及び同図のＢ−Ｂ線断面図である図３８（Ｂ）は、従来のポリシリコンＴＦＴの一例を示すものであり、ソース、ドレイン領域を形成するポリシリコン薄膜が下側、ゲート電極が上側に位置するトップゲート型ＴＦＴを示している。また、このポリシリコンＴＦＴはＮチャネルＴＦＴの例である。
【０００４】
図３８（Ａ）、図３８（Ｂ）に示すように、ガラス基板１上にシリコン酸化膜からなるバッファ層２が形成され、その上にポリシリコン薄膜３が形成されている。さらに、ポリシリコン薄膜３を覆うシリコン酸化膜からなるゲート絶縁膜４が形成され、タンタル窒化膜、アルミニウム（Ａｌ）膜等からなるゲート電極５が形成されている。そして、ポリシリコン薄膜３のうちゲート電極直下を除く部分にＮ型不純物導入領域であるソース領域６、ドレイン領域７が形成されている。また、シリコン酸化膜からなる層間絶縁膜８が形成されるとともに、コンタクトホール９、９が開口され、ソース電極１０、ドレイン電極１１が形成されている。
【０００５】
ところで、一般の半導体デバイスの分野において、デバイスのさらなる高速化、低消費電力化、高機能化を図る目的で、近年、デバイスの微細化とともにＳＯＩ（Silicon On Insulator）構造の採用が注目を集めている。ＳＯＩ構造とは、例えばシリコン基板の表面にシリコン酸化膜を挟んで単結晶シリコン層を形成したものである。ところが、ＳＯＩ構造は上記の利点を有する反面、トランジスタ形成領域と支持基板との間が電気的に絶縁されているために基板浮遊効果の影響が顕著になる。この場合、基板浮遊効果によって生じる問題点は、例えばソース・ドレイン間の耐圧低下である。このメカニズムは、ドレイン領域近傍の高電界領域で発生した正孔がチャネル下部に蓄積され、チャネル部の電位を上昇させるため、ソース、チャネル、ドレイン領域をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンするためである。
【０００６】
一方、図３８（Ａ）及び図３８（Ｂ）に示したような構成のポリシリコンＴＦＴを液晶駆動素子として使用する場合、ソース電極１０−ドレイン電極１１間に信号電圧を、ゲート電極５に走査電圧を印加するが、この際にも上記ＳＯＩ構造で問題となった基板浮遊効果と同様の特性劣化が生じることが明らかになってきた。
【０００７】
また、ＴＦＴに顕著な劣化も明らかになっている。ＴＦＴのチャネル部は、絶縁膜に囲まれているため、熱が逃げにくい構造となっている。従って、動作時に発生するＴＦＴ自体の熱により劣化が生じる。この様な劣化は、チャネル幅の大きいＴＦＴで特に顕著である。
【０００８】
また、多結晶シリコンのＴＦＴは、シリコン単結晶のトランジスタに比べ、オフ時のリーク電流（オフ電流）が大きく、かつ、電流量のばらつきが大きい。この傾向は、高温プロセスにより形成したＴＦＴよりも、低温プロセスによるＴＦＴにおいてより顕著になる。
【０００９】
例えば、画素部のＴＦＴのリーク電流（オフ電流）が大きいと表示画面の輝度変動が大きくなり、リーク電流（オフ電流）がばらつけば、ＴＦＴの設計が困難になる。
【００１０】
本発明は、上記の課題を解決するためになされたものであって、特性の劣化を低減し、かつ、ＴＦＴのリーク電流（オフ電流）を低減し、かつリーク電流（オフ電流）のばらつきを抑制する構造を有する薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る薄膜トランジスタは、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域を有し、前記第１領域または第２領域の近傍の高電界領域で発生した前記第１導電型と反対の導電型のキャリアが流れ込むキャリア注入領域が設けられている。
【００１２】
本発明によれば、電界領域で発生したホットキャリアを流れ込ませるキャリア注入領域が設けられるので、従来の薄膜トランジスタに比べて、第１領域または第２領域へのホットキャリアの注入量が少なくなり、特性劣化を大きく低減することができる。
【００１３】
本発明に係る薄膜トランジスタは、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域と、これら第１領域および第２領域の間の前記非単結晶シリコン薄膜に形成された前記第１導電型と反対の導電型からなる少なくとも一つの第３領域とを有する。
【００１４】
本発明において、複数の前記第３領域が、前記非単結晶シリコン薄膜上に形成されてもよい。
【００１５】
前記第３領域は、前記第１領域および第２領域の少なくとも一方と前記チャネル領域との間の前記非単結晶シリコン薄膜に形成されてもよい。
【００１６】
前記第３領域は、前記チャネル領域内の少なくとも一部に形成されてもよい。
【００１７】
前記第１導電型はＮ型であってもよい。
【００１８】
前記非単結晶シリコン薄膜は、多結晶シリコン薄膜であってもよい。
【００１９】
前記チャネル領域、第１領域および第２領域を有する多結晶シリコン薄膜は、低温プロセスで形成されてもよい。
【００２０】
本発明に係る薄膜トランジスタは、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域を有し、前記非単結晶シリコン薄膜の少なくとも前記チャネル領域の幅が、前記第１領域および第２領域の最小の幅よりも大きい。
【００２１】
前記チャネル領域の幅は、５０μｍ以上であること好ましい。
【００２２】
前記チャネル領域の幅は、１００μｍ以上であることが好ましい。
【００２３】
本発明に係る薄膜トランジスタは、ゲート電極に交差するように基板上に形成される複数の非単結晶シリコン薄膜と、前記各非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域を有し、前記複数の非単結晶シリコン薄膜の第１領域同士および第２領域同士がそれぞれ共通の電極に接続されている。
【００２４】
前記各非単結晶シリコン薄膜のチャネル幅は、１０μｍ以下であることが好ましい。
【００２５】
前記複数の非単結晶シリコン薄膜の最外の辺間の寸法は、５０μｍ以上であることが好ましい。
【００２６】
前記チャネル領域の長さは、４μｍ以下であることが好ましい。
【００２７】
本発明に係る薄膜トランジスタは、基板上に設けられた半導体薄膜アイランドと、その半導体薄膜アイランドに選択的に不純物を導入して形成されたソース層およびドレイン層と、絶縁膜を介して前記半導体薄膜アイランドに対向して設けられたゲート電極層と、を有する薄膜トランジスタであって、
前記ソース層またはドレイン層の少なくとも一つが、前記半導体薄膜アイランドの外縁から所与の距離だけ内側に形成されている。
【００２８】
ＴＦＴのリーク電流（オフ電流）が大きいのは、一般的にいえば「結晶の質」に起因するものである。しかし、本願の発明者がさらに種々検討したところ、「薄膜アイランドの外縁（外周）の一部を構成する高濃度のソース層やドレイン層のエッジと、ゲート電極との間の電界」が、ＴＦＴのリーク電流（オフ電流）に重要な影響を与えていることがわかった。
【００２９】
つまり、ソース層やドレイン層に加わる電界が大きくなると、ＴＦＴのリーク電流（オフ電流）も大きいことがわかった。
【００３０】
そこで、高濃度のソース層やドレイン層を薄膜アイランドの内側に設け、外縁部に「スペース」を設けることにより、そのスペースが、ソース，ドレイン層に加わる前述の電界を緩和する。よって、リーク電流（オフ電流）の低減ならびにそのばらつきの抑制が達成される。
【００３１】
前記ソース層及びドレイン層を避ける領域であって、前記半導体薄膜アイランドの外縁部の、少なくとも前記ゲート電極と重なりを有する部分は、不純物が導入されていないイントリンシック層となっていてもよい。
【００３２】
「スペース」部分がイントリンシック層（真性層）であることを明確化したものである。イントリンシック層では空乏層がのびやすく、この空乏層が電界を吸収する。よって、高濃度のソース層・ドレイン層に加わる電界が減少し、ＴＦＴのリーク電流（オフ電流）が減少し、ばらつきも抑制される。
【００３３】
前記ソース層及びドレイン層を避ける領域であって、前記半導体薄膜アイランドの外縁部の、少なくとも前記ゲート電極と重なりを有する部分は、前記ソース層およびドレイン層とは反対導電型の不純物が導入されている不純物層と、その不純物層に連なるイントリンシック層とからなっていてもよい。
【００３４】
例えば、ＮＭＯＳトランジスタの場合には、薄膜アイランドの外縁部のうち、少なくともゲート電極と重なりを有する部分がｐ層とｉ層（イントリンシック層）とを有する。この場合も、請求項２の場合と同様に、電界緩和の効果が得られ、リーク電流（オフ電流）の低減やばらつきの抑制を図れる。
【００３５】
前記半導体薄膜アイランドの外縁から前記ソースまたはドレインまでの前記所与の距離は、１μｍ以上５μｍ以下であることが好ましい。
【００３６】
半導体薄膜アイランドの外縁からソース（ドレイン）までの距離が１μｍ未満では現実の加工が難しく、また、５μｍより大きいと、結果的に半導体薄膜アイランドのサイズが大きくなり、設計仕様を満たさなくなる。よって、１μｍ以上５μｍ以下が望ましい。
【００３７】
前記半導体薄膜アイランドは、アモルファスシリコンをアニールして作成されたポリシリコンから構成されてもよい。
【００３８】
低温プロセスによるポリシリコンＴＦＴは、高温処理をしないために結晶ダメージの回復力が弱く、ＴＦＴのリーク電流（オフ電流）も大きくなりがちである。よって、本発明の適用が効果的である。
【００３９】
薄膜トランジスタは、前記ゲート電極と前記ドレイン層との相対的位置関係において、オフセットを有していてもよい。
【００４０】
いわゆる「オフセット構造」は、ゲートとドレインが重なりを有さないことからリーク電流（オフ電流）の低減には有効であるが、その一方、オフセット量が大きいとオン電流の減少，しきい値電圧の増大を招く。したがって、オフセット量の調整は難しい。
【００４１】
本発明をオフセット構造のＭＯＳトランジスタに適用すれば、オフセット量をそれほど大きくしなくても、リーク電流（オフ電流）を効果的に低減でき、また、ばらつきが抑制され、よって、オン電流の確保や設計が容易となる。
【００４２】
薄膜トランジスタは、２本のゲート電極を互いに平行に配置したデュアルゲート構造を有していてもよい。
【００４３】
デュアルゲート構造のＭＯＳＦＥＴは、２個のＭＯＳトランジスタを直列接続した構成をしている。そして、本発明の電界緩和構造の採用によって各ＭＯＳＦＥＴのリーク電流が低減し、一つのＭＯＳＦＥＴについての低減率（本発明の適用後のリーク電流量／適用前のリーク電流量）を「Ｆ（＜１）」とした場合、２つのＭＯＳＦＥＴ全体でのリーク電流の低減率は、「Ｆ×Ｆ」となり、１つのＭＯＳＦＥＴの場合よりも、さらにリーク電流量が低減される。
【００４４】
本発明に係る薄膜トランジスタは、基板上に設けられた半導体薄膜アイランドと、
前記半導体薄膜アイランドに選択的に不純物を導入して形成されたソース層およびドレイン層と、
前記半導体薄膜アイランドの外縁部とのみ重なりを有して設けられた第１の絶縁膜と、
前記半導体薄膜アイランドの表面および前記第１の絶縁膜を覆って形成された第２の絶縁膜と、
前記第２の絶縁膜上に設けられたゲート電極層と、を有する。
【００４５】
本発明では、ゲート電極とソース・ドレインとの間の電界緩和のために、第１の絶縁膜を薄膜アイランドの外縁部にオーバーラップさせて設け、その第１の絶縁膜の厚み分だけゲートのエッジまでの距離を増大させる。これにより、ソース・ドレインに加わる電界が緩和され、ＴＦＴのリーク電流（オフ電流）が減少し、ばらつきも抑制される。
【００４６】
本発明に係る回路は、上記薄膜トランジスタを有する。
【００４７】
本発明に係る液晶表示装置は、ドライバー回路内蔵型のものであって、上記薄膜トランジスタを有する。
【００４８】
本発明の薄膜トランジスタを用いることによって、回路の誤動作等の発生が少なく、良好な画質を有する液晶表示装置を実現することができる。
【００４９】
上記液晶表示装置では、前記薄膜トランジスタは、回路部で用いられることが好ましい。
【００５０】
上記液晶表示装置では、前記薄膜トランジスタは、前記回路部のアナログスイッチ手段として用いられることが好ましい。
【００５１】
本発明に係る液晶表示装置は、上記薄膜トランジスタを、画素部に有する。
【００５２】
画素部のＴＦＴのリーク電流（オフ電流）が低減され、表示画面の輝度変動が少なくなる。また、ＴＦＴのリーク電流（オフ電流）のばらつきが抑制されてアクティブマトリクス基板の設計も容易である。したがって、高性能な液晶表示装置が実現される。
【００５３】
本発明に係る液晶表示装置は、上記薄膜トランジスタを用いて構成される。
【００５４】
本発明のＴＦＴで液晶ドライバ回路等の周辺回路を構成した場合、高性能の回路を形成できる。その回路をアクティブマトリクス基板上に形成することも容易である。したがって、高性能な液晶表示装置が実現される。
【００５５】
本発明に係る薄膜トランジスタの製造方法は、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域と、前記第１領域と前記チャネル領域との間および前記第２領域と前記チャネル領域との間の双方に形成された前記第１導電型と反対の導電型からなる第３領域とを有し、前記チャネル領域が前記第１導電型と反対の導電型からなる薄膜トランジスタの製造方法であって、基板上に非単結晶シリコン薄膜を形成するシリコン薄膜形成工程と、該非単結晶シリコン薄膜の一部に第１導電型と反対の導電型の不純物をイオン注入することにより前記第３領域を形成する第３領域形成工程と、前記非単結晶シリコン薄膜の第３領域上にゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記第３領域形成工程のイオン注入時のドーズ量よりも少ないドーズ量で第１導電型の不純物をイオン注入することにより前記第１領域および第２領域を形成する第１・第２領域形成工程、とを有する。
【００５６】
本発明に係る薄膜トランジスタの製造方法は、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域と、前記第１領域と前記チャネル領域との間および前記第２領域と前記チャネル領域との間の双方に形成された前記第１導電型と反対の導電型からなる第３領域とを有する薄膜トランジスタの製造方法であって、基板上に非単結晶シリコン薄膜を形成するシリコン薄膜形成工程と、該非単結晶シリコン薄膜上にゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、該ゲート電極をマスクとして用いるとともに前記第１領域および第２領域を覆うマスク材を用いて第１導電型と反対の導電型の不純物をイオン注入することにより、前記チャネル領域に隣接した領域に第３領域を形成する第３領域形成工程と、該第３領域形成工程のイオン注入時のドーズ量よりも少ないドーズ量で第１導電型の不純物をイオン注入することにより前記非単結晶シリコン薄膜の第３領域に隣接した領域に前記第１領域および第２領域を形成する第１・第２領域形成工程、とを有する。
【００５７】
本発明に係る薄膜トランジスタの製造方法は、Ｐ型、Ｎ型を合わせ持つ相補型薄膜トランジスタを有する液晶表示装置に用いられ、基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、該非単結晶シリコン薄膜に該チャネル領域を挟むように離間して形成された第１導電型からなる第１領域および第２領域と、これら第１領域と第２領域の間の前記非単結晶シリコン薄膜に形成された前記第１導電型と反対の導電型からなる第３領域とを有する薄膜トランジスタの製造方法であって、前記第３領域の形成を、前記第１導電型と反対の導電型からなるトランジスタの第１領域および第２領域の形成と同時に行う。
【００５８】
本発明に係る薄膜トランジスタの製造方法は、
基板上に、アモルファスシリコンの薄膜を堆積する工程と、
そのアモルファスシリコンの薄膜にレーザー光を照射し、結晶化されたポリシリコンの薄膜を得る工程と、
レーザ照射により得られた前記ポリシリコンの薄膜をパターニングしてポリシリコンアイランドを形成し、そのポリシリコンアイランド上にゲート絶縁膜を形成し、そのゲート絶縁膜上にゲート電極を形成する工程と、
前記ポリシリコンアイランドの外縁部の少なくとも一部を覆う絶縁層を形成する工程と、
前記ゲート電極と前記絶縁層とをマスクとして用いて前記ポリシリコンアイランドに不純物を導入し、ソース層およびドレイン層を形成する工程と、
ソース電極およびドレイン電極を形成する工程と、を有する。
【００５９】
ゲート電極と絶縁層とをマスクとして用いてセルフアラインで、薄膜アイランドの外縁より内側にソース層やドレイン層を形成することができる。
【００６０】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態を図１（Ａ）〜図３（Ｄ）を参照して説明する。
【００６１】
図１（Ａ）及び図１（Ｂ）は本実施の形態の薄膜トランジスタ１６を示す図であって、この薄膜トランジスタ１６は、例えば液晶ディスプレイのアナログスイッチとして用いられるポリシリコンＴＦＴである。
【００６２】
図１（Ａ）は薄膜トランジスタ１６の平面図である。この図に示すように、薄膜トランジスタ１６は、ともにＮ型（第１導電型）不純物拡散領域であるソース領域１７（第１領域）およびドレイン領域１８（第２領域）と、ゲート電極１９を有しており、ゲート電極１９直下がチャネル領域３０となっている。
【００６３】
なお、薄膜トランジスタ１６のチャネル長Ｌとチャネル幅Ｗの比は、例えば５μｍ／１００μｍ程度である。また、ソース領域１７、ドレイン領域１８には、複数のコンタクトホール２０、２０、…を通じてソース電極２１、ドレイン電極２２がそれぞれ接続されている。そして、ドレイン領域１８、チャネル領域３０、およびソース領域１７にわたって連続的に形成されたＰ型不純物拡散領域２３（キャリア注入領域、第１導電型と反対の導電型からなる第３領域）が、複数個所、一定間隔おきに形成されている。例えば、Ｐ型不純物拡散領域２３の幅は５μｍ程度、Ｐ型不純物拡散領域２３同士の間隔は５μｍ程度である。
【００６４】
図１（Ｂ）は図１（Ａ）のＩ−Ｉ線に沿う断面図である。この図に示すように、ガラス基板２４上に、シリコン酸化膜からなる下地絶縁膜２５、ソース、ドレイン領域１７、１８およびＰ型不純物拡散領域２３が形成される多結晶シリコン薄膜２６が順次形成されている。そして、その上にゲート絶縁膜２７を介してゲート電極１９が形成されている。また、その上にシリコン酸化膜からなる層間絶縁膜２８が形成されるとともに、層間絶縁膜２８を貫通してソース領域１７、ドレイン領域１８に通じるコンタクトホール２０、２０が開口され、ソース電極２１、ドレイン電極２２が形成されている。
【００６５】
次に、上記構成の薄膜トランジスタの製造方法を図２（Ａ）〜図３（Ｄ）を用いて説明する。以下に述べる製造方法は、例えばゲート絶縁膜の形成に熱酸化法ではなくＣＶＤ法を用いるものであって、プロセス全体を通して４５０℃以下の低いプロセス温度で製造するものである。これにより、基板の材料としてガラスを用いることができる。
【００６６】
まず、図２（Ａ）に示すように、ガラス基板２４上の全面に、ＣＶＤ法を用いて膜厚１００〜５００ｎｍ程度のシリコン酸化膜を形成して下地絶縁膜２５とする。次に、下地絶縁膜２５上の全面に、ジシラン（Ｓｉ2Ｈ6）あるいはモノシラン（ＳｉＨ4）を原料としたＣＶＤ法を用いて膜厚５０ｎｍ程度のアモルファスシリコン薄膜を形成した後、ＸｅＣｌ等のエキシマレーザーアニールを行なうことによって多結晶化する。そして、周知のフォトリソグラフィー・エッチング技術を用いて多結晶シリコン薄膜２６のパターニングを行なう（シリコン薄膜形成工程）。
【００６７】
次に、図２（Ｂ）に示すように、Ｐ型不純物拡散領域を形成しようとする領域のみが開口するフォトレジストパターン２９を形成した後、Ｂ2Ｈ6／Ｈ2を用いたイオンドーピングを行なうことによってＰ型不純物拡散領域２３を形成する（第３領域形成工程）。なお、イオンドーピング時のドーズ量は例えば１〜１０×１０15atoms/cm2程度とする。その後、フォトレジストパターン２９を除去した後、図２（Ｃ）に示すように、ＥＣＲ−ＣＶＤ（Electron Cyclotron Resonance Chemical Vapor Deposition）法等を用いて膜厚１２０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜２７を形成する。
【００６８】
次に、スパッタ法により膜厚６００〜８００ｎｍ程度のタンタル膜を全面に堆積させ、図３（Ａ）に示すように、これをパターニングすることによりゲート電極１９を形成する（ゲート電極形成工程）。ついで、図３（Ｂ）に示すように、このゲート電極１９をマスクとしてＰＨ3／Ｈ2を用いたイオンドーピングを行なうことにより、Ｎ型不純物拡散領域であるソース領域１７、ドレイン領域１８を形成する（第１・第２領域形成工程）。また、イオンドーピング時のドーズ量は１〜１０×１０15atoms/cm2程度でよいが、図２（Ｂ）のイオンドーピング工程におけるＢ2Ｈ6／Ｈ2のドーズ量よりも少なく設定する。この際、チャネル領域３０とソース、ドレイン領域１７、１８間の領域２３ａにはＰ型不純物、Ｎ型不純物の双方が導入されることになるが、ドーズ量を上記のように設定することで領域２３ａはＰ型のままとなる。ついで、３００℃、２時間のＮ2アニールを行なう。
【００６９】
そして、図３（Ｃ）に示すように、ＣＶＤ法により膜厚５００〜１０００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜２８を形成する。最後に、図３（Ｄ）に示すように、層間絶縁膜２８を貫通して多結晶シリコン薄膜２６上のソース領域１７、ドレイン領域１８に通じるコンタクトホール２０、２０を開口した後、全面にＡｌ−Ｓｉ−Ｃｕ膜を堆積させ、これをパターニングすることにより、ソース電極２１、ドレイン電極２２を形成する。
【００７０】
本実施の形態の薄膜トランジスタ１６において、アナログスイッチをオンさせる場合にソース電極２１−ドレイン電極２２間に電圧を印加するとソース領域１７からドレイン領域１８に向けて電子が注入されるが、その電子がドレイン領域１８近傍の高電界領域で加速され、インパクトイオン化によってホットキャリア（電子・正孔対）が発生する。この際、本実施の形態の薄膜トランジスタ１６では、従来の薄膜トランジスタと異なり、ドレイン領域１８内にＰ型不純物拡散領域２３が設けられているので、発生した正孔の一部がポテンシャルの低いＰ型不純物拡散領域２３内に流れ込む。その結果、従来の薄膜トランジスタに比べて、正孔がソース領域１７に注入される量が格段に少なくなるため、Ｖgs−Ｉds特性曲線がdepletion側に移動するという特性劣化を大きく低減することができる。
【００７１】
また、本実施の形態の構造によれば、Ｐ型不純物拡散領域２３を１個所だけでなく、複数個所に均等に設けているので、ドレイン領域１８内のどの個所で発生した正孔もＰ型不純物拡散領域２３に流れ込みやすく、特性劣化を低減する効果を高めることができる。
【００７２】
なお、本実施の形態では、Ｐ型不純物拡散領域２３がソース領域１７、ドレイン領域１８とつながった構造となっているが、Ｐ型不純物拡散領域をチャネル領域の内部に独立して形成した構造としてもよい。
【００７３】
（第２の実施の形態）
以下、本発明の第２の実施の形態を図４（Ａ）〜図７（Ｄ）を参照して説明する。
【００７４】
図４（Ａ）及び図４（Ｂ）は本実施の形態の薄膜トランジスタ３１を示す図であり、図４（Ｂ）は、図４（Ａ）のIV−IV線断面図である。なお、本実施の形態の薄膜トランジスタ３１が第１の実施の形態の薄膜トランジスタと異なる点は、Ｐ型不純物拡散領域の構造のみであるため、図４（Ａ）及び図４（Ｂ）において図１（Ａ）及び図１（Ｂ）と共通の構成要素については同一の符号を付し、詳細な説明を省略する。
【００７５】
図４（Ａ）、図４（Ｂ）に示すように、この薄膜トランジスタ３１は、ともにＮ型（第１導電型）不純物拡散領域であるソース領域１７（第１領域）およびドレイン領域１８（第２領域）と、ゲート電極１９を有しており、ゲート電極１９直下がチャネル領域３０となっている。また、ソース領域１７、ドレイン領域１８には、複数のコンタクト孔２０、２０、…を通じてソース電極２１、ドレイン電極２２がそれぞれ接続されている。そして、第１の実施の形態と異なり、複数のＰ型不純物拡散領域３２、３２、…（キャリア注入領域、第３領域）の各々が、チャネル領域３０を除いてドレイン領域１８内およびソース領域１７内に形成され、これら２つの領域に分割された構成となっている。
【００７６】
次に、本実施の形態の薄膜トランジスタの製造方法を図５（Ａ）〜図６（Ｃ）を用いて説明する。
【００７７】
まず、図５（Ａ）に示すように、ガラス基板２４上の全面に、ＣＶＤ法を用いて膜厚１００〜５００ｎｍ程度のシリコン酸化膜を形成して下地絶縁膜２５とする。次に、下地絶縁膜２５上の全面に、ジシランあるいはモノシランを原料としたＣＶＤ法を用いて膜厚５０ｎｍ程度のアモルファスシリコン薄膜を形成した後、ＸｅＣｌ等のエキシマレーザーアニールを行なって多結晶化する。そして、周知のフォトリソグラフィー・エッチング技術を用いて多結晶シリコン薄膜２６のパターニングを行なう（シリコン薄膜形成工程）。
【００７８】
次に、図５（Ｂ）に示すように、ＥＣＲ−ＣＶＤ法を用いて膜厚１２０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜２７を形成する。そして、スパッタ法により膜厚６００〜８００ｎｍ程度のタンタル膜を全面に堆積させ、これをパターニングすることによりゲート電極１９を形成する（ゲート電極形成工程）。
【００７９】
次に、図５（Ｃ）に示すように、Ｐ型不純物拡散領域３２を形成しようとする領域とゲート電極１９を形成した領域が開口するフォトレジストパターン２９を形成した後、Ｂ2Ｈ6／Ｈ2 を用いたイオンドーピングを行なうと、ゲート電極１９とフォトレジストパターン２９がマスク材となってイオンが注入されるため、チャネル領域３０に隣接する部分のみにＰ型不純物拡散領域３２が形成される（第３領域形成工程）。なお、イオンドーピング時のドーズ量は、例えば１〜１０×１０15atoms/cm2程度とする。
【００８０】
そして、フォトレジストパターン２９を除去した後、図６（Ａ）に示すように、ゲート電極１９をマスクとしてＰＨ3／Ｈ2を用いたイオンドーピングを行なうことにより、Ｎ型不純物拡散領域であるソース領域１７、ドレイン領域１８を形成する（第１・第２領域形成工程）。また、イオンドーピング時のドーズ量は１〜１０×１０15atoms/cm2程度でよいが、図５（Ｃ）のイオンドーピング工程におけるＢ2Ｈ6／Ｈ2のドーズ量よりも少なく設定する。この際、チャネル領域３０とソース、ドレイン領域１７、１８間の領域３２にはＰ型不純物、Ｎ型不純物の双方が導入されることになるが、ドーズ量を上記のように設定することで領域３２はＰ型のままとなる。ついで、３００℃、２時間のＮ2アニールを行なう。
【００８１】
そして、図６（Ｂ）に示すように、ＣＶＤ法により膜厚５００〜１０００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜２８を形成する。最後に、図６（Ｃ）に示すように、層間絶縁膜２８を貫通して多結晶シリコン薄膜２６上のソース領域１７、ドレイン領域１８に通じるコンタクトホール２０、２０を開口した後、全面にＡｌ−Ｓｉ−Ｃｕ膜を堆積させ、これをパターニングすることにより、ソース電極２１、ドレイン電極２２を形成する。
【００８２】
以上、ＮチャネルＴＦＴ単独の場合の製造方法について説明したが、ＰチャネルＴＦＴ、ＮチャネルＴＦＴを合わせ持つ相補型（ＣＭＯＳ型）ＴＦＴを有する液晶表示装置の場合、ＮチャネルＴＦＴである薄膜トランジスタ３１のＰ型不純物拡散領域３２の形成をＰチャネルＴＦＴのソース、ドレイン領域の形成と同時に行うこともできる。以下、その例について図７（Ａ）〜図７（Ｄ）を用いて説明する。
【００８３】
まず、図７（Ａ）に示すように、ガラス基板２４上の全面に、ＣＶＤ法を用いて膜厚１００〜５００ｎｍ程度のシリコン酸化膜を形成し、下地絶縁膜２５とする。次に、下地絶縁膜２５上の全面に、ジシランあるいはモノシランを原料としたＣＶＤ法を用いて膜厚５０ｎｍ程度のアモルファスシリコン薄膜を形成した後、ＸｅＣｌ等のエキシマレーザーアニールを行なうことによって多結晶化する。そして、周知のフォトリソグラフィー・エッチング技術を用いて多結晶シリコン薄膜のパターニングを行なって多結晶シリコン薄膜２６を形成する（シリコン薄膜形成工程）。
【００８４】
次に、図７（Ｂ）に示すように、多結晶シリコン薄膜２６および下地絶縁膜２５の表面に、ＥＣＲ−ＣＶＤ法を用いて膜厚１２０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜２７を形成する。そして、スパッタ法により膜厚６００〜８００ｎｍ程度のタンタル膜を全面に堆積させ、これをパターニングすることによりゲート電極１９を形成する（ゲート電極形成工程）。以上までの工程では、ＮチャネルＴＦＴ側、ＰチャネルＴＦＴ側ともに同様の処理が行われる。
【００８５】
次に、図７（Ｃ）に示すように、ＮチャネルＴＦＴ側のＰ型不純物拡散領域を形成しようとする領域とＰチャネルＴＦＴ側の全ての領域が開口するフォトレジストパターン２９ａを形成した後、Ｂ2Ｈ6／Ｈ2を用いたイオンドーピングを行なう。すると、ＮチャネルＴＦＴ側ではフォトレジストパターン２９ａとゲート電極１９がマスクとなってイオンが注入されるため、ゲート電極１９直下のチャネル領域３０の側方にＰ型不純物拡散領域３２が形成される（第３領域形成工程）。一方、ＰチャネルＴＦＴ側ではゲート電極１９がマスクとなってイオンが注入されるため、ゲート電極１９直下のチャネル領域４８を挟んでソース領域４９（第１領域）、ドレイン領域５０（第２領域）が形成される。このようにして、ＮチャネルＴＦＴのＰ型不純物拡散領域３２とＰチャネルＴＦＴのソース、ドレイン領域４９、５０を同時に形成することができる。なお、イオンドーピング時のドーズ量は、例えば１〜１０×１０15atoms/cm2程度とする。
【００８６】
その後、フォトレジストパターン２９ａを除去した後、図７（Ｄ）に示すように、ＰチャネルＴＦＴ側の全ての領域を覆うフォトレジストパターン２９ｂを形成し、これをマスクとしてＰＨ3／Ｈ2を用いたイオンドーピングを行なう。すると、ＰチャネルＴＦＴ側にはイオンが注入されず、ＮチャネルＴＦＴ側にＮ型不純物拡散領域であるソース領域１７、ドレイン領域１８が形成される（第１・第２領域形成工程）。また、イオンドーピング時のドーズ量は１〜１０×１０15atoms/cm2 程度でよいが、図７（Ｃ）のイオンドーピング工程におけるＢ2Ｈ6／Ｈ2のドーズ量よりも少なく設定する。この際、ＮチャネルＴＦＴ側のチャネル領域３０とソース、ドレイン領域１７、１８間の領域３２にはＰ型不純物、Ｎ型不純物の双方が導入されることになるが、ドーズ量を上記のように設定することで領域３２はＰ型のままとなる。
【００８７】
以降は、第１の実施の形態の製造方法と同様、層間絶縁膜の形成、コンタクトホールの開口、ソース、ドレイン電極の形成を順次行えばよい。なお、本方法では、ＮチャネルＴＦＴのＰ型不純物拡散領域３２とＰチャネルＴＦＴのソース、ドレイン領域４９、５０を先に、ＮチャネルＴＦＴのソース、ドレイン領域１７、１８を後に形成したが、これとは逆に、ＮチャネルＴＦＴのソース、ドレイン領域１７、１８を先に、ＮチャネルＴＦＴのＰ型不純物拡散領域３２とＰチャネルＴＦＴのソース、ドレイン領域４９、５０を後に形成するようにしてもよい（図７（Ｃ）と図７（Ｄ）の順番を逆にしてもよい）。
【００８８】
ＣＭＯＳ−ＴＦＴを有する場合、この方法を用いると、１度のフォトリソグラフィー工程とＰ型イオン注入工程でＮチャネルＴＦＴのＰ型不純物拡散領域３２とＰチャネルＴＦＴのソース、ドレイン領域４９、５０を同時に形成することができるため、工程数を増やすことなく、特性劣化防止のための不純物拡散領域を有する薄膜トランジスタを作製することができる。
【００８９】
本実施の形態の薄膜トランジスタ３１においても、発生した正孔がＰ型不純物拡散領域３２内に流れ込む結果、正孔がソース領域２１に注入される量が減るため、Ｖgs−Ｉds特性曲線のdepletion側への移動という特性劣化を低減することができる、という第１の実施の形態と同様の効果を奏することができる。
【００９０】
なお、上記第１、第２の実施の形態では、Ｐ型不純物拡散領域がゲート電極下のチャネル領域から外側にはみ出すように形成された例を示したが、例えば、図８（Ａ）及び同図のVIII−VIII線断面図である図８（Ｂ）に示すように、チャネル領域３０からソース、ドレイン領域１７、１８側にはみ出さない形状のＰ型不純物拡散領域７１としたり、図９（Ａ）及び同図のIX−IX線断面図である図９（Ｂ）に示すように、チャネル領域３０のうちのチャネル長方向の一部をＰ型不純物拡散領域７２とする構造を採用してもよい。なお、図８（Ａ）〜図９（Ｂ）において、図１（Ａ）及び図１（Ｂ）並びに図４（Ａ）及び図４（Ｂ）と共通の構成要素については、同一の符号を付す。
【００９１】
また、上記第１、第２の実施の形態の薄膜トランジスタにおいては、ソース領域側にもＰ型不純物拡散領域を設けたが、正孔が発生するのはあくまでもドレイン領域近傍であるため、必ずしもＰ型不純物拡散領域をソース領域側に設ける必要はなく、少なくともドレイン領域側に設けておけばよい。
【００９２】
（第３の実施の形態）
以下、本発明の第３の実施の形態を図１０（Ａ）及び図１０（Ｂ）を参照して説明する。
【００９３】
図１０（Ａ）及び図１０（Ｂ）は本実施の形態の薄膜トランジスタ３４を示す図であって、第１、第２の実施の形態の薄膜トランジスタにはＰ型不純物拡散領域が設けられていたが、本実施の形態の薄膜トランジスタ３４はＰ型不純物拡散領域を持たず、ソース、ドレイン領域およびチャネル領域の平面形状を工夫したものである。
【００９４】
図１０（Ａ）は本実施の形態の薄膜トランジスタ３４の平面図である。この図に示すように、薄膜トランジスタ３４は、ともにＮ型不純物拡散領域であるソース領域３５およびドレイン領域３６と、ゲート電極３７を有しており、ゲート電極３７直下がチャネル領域３８となっている。また、ソース、ドレイン領域３５、３６のゲート電極３７と反対側、すなわちソース電極３９、ドレイン電極４０と接続される側の端部は幅が狭く、ゲート電極３７側はその幅が片側で１０μｍ程度広くなって外側（図中の上下方向）に張り出した張出部３５ａ、３６ａ（キャリア注入領域）となっている。本実施の形態では、例えばチャネル長Ｌが５μｍ、ソース、ドレイン領域の狭い側の幅Ｗ１（最小の幅）が１００μｍ程度であり、チャネル領域の幅Ｗ２は狭い部分の幅Ｗ１よりも２０μｍ程度大きくなっている。そして、ソース領域３５、ドレイン領域３６には、複数のコンタクトホール４１、４１、…を通じてソース電極３９、ドレイン電極４０がそれぞれ接続されている。
【００９５】
図１０（Ｂ）は図１０（Ａ）のＸ−Ｘ線に沿う断面図である。この図に示すように、ガラス基板４２上に、シリコン酸化膜からなる下地絶縁膜４３、ソース、ドレイン領域３５、３６およびチャネル領域３８となる多結晶シリコン薄膜４４が順次形成されている。そして、その上にゲート絶縁膜４５を介してタンタル膜からなるゲート電極３７が形成されている。また、その上にシリコン酸化膜からなる層間絶縁膜４６が形成されるとともに、層間絶縁膜４６を貫通してソース領域３５、ドレイン領域３６に通じるコンタクトホール４１、４１が開口され、ソース電極３９、ドレイン電極４０が形成されている。
【００９６】
ところで、一般にキャリア（電子や正孔）の移動機構にはドリフトと拡散がある。ドリフトは電界によって移動するキャリアの流れ、拡散は濃度勾配によって移動するキャリアの流れ、である。そこで、本実施の形態の薄膜トランジスタ３４において、ドレイン領域３６近傍で発生した正孔の流れにも、ドリフトによってソース領域３５に向けて流れる成分と拡散によって任意の方向に流れる成分があり、したがって、拡散成分の一部は張出部３５ａ、３６ａの方に流れていく。その一方、ソース、ドレイン電極３９、４０から電圧が印加されて電界が発生し、トランジスタとして実際に機能する領域は、ソース、ドレイン領域３５、３６およびチャネル領域３８のうちの幅が狭い部分の領域である。したがって、張出部３５ａ、３６ａに流れ込んだ正孔はトランジスタ特性には影響しないことになり、その結果、従来の薄膜トランジスタに比べて、ソース領域３５に実効的に注入される正孔の比率が低くなるため、特性劣化を低減することができる。
【００９７】
（第４の実施の形態）
以下、本発明の第４の実施の形態を図１１（Ａ）及び図１１（Ｂ）を参照して説明する。
【００９８】
図１１（Ａ）及び図１１（Ｂ）は本実施の形態の薄膜トランジスタ５１を示す図であって、本実施の形態の薄膜トランジスタ５１も、第３の実施の形態と同じくＰ型不純物拡散領域を持たず、チャネル幅の小さいトランジスタを複数個、並列に接続したような形態のものである。なお、図１１（Ａ）及び図１１（Ｂ）において図１０（Ａ）及び図１０（Ｂ）と同一の構成要素については同一の符号を付す。
【００９９】
図１１（Ａ）は本実施の形態の薄膜トランジスタ５１の平面図である。この図に示すように、薄膜トランジスタ５１は、複数（本実施の形態の場合、４つ）の多結晶シリコン薄膜５２が一つのゲート電極３７にそれぞれ交差するように形成されている。また、各多結晶シリコン薄膜５２には、ゲート電極３７下のチャネル領域３８を挟むＮ型不純物拡散領域であるソース領域５３（第１領域）およびドレイン領域５４（第２領域）が形成されている。そして、各多結晶シリコン薄膜５２のソース領域５３およびドレイン領域５４にコンタクトホール４１が形成され、ソース領域５３同士、ドレイン領域５４同士が共通のソース電極３９、ドレイン電極４０にそれぞれ接続されている。また、本実施の形態では、寸法の一例としてチャネル長Ｌが５μｍ、各チャネル領域３８の幅Ｗ１が１０μｍであり、複数の多結晶シリコン薄膜５２の最外の辺間の寸法Ｗ２が７０μｍとなっている。なお、Ｗ１は１０μｍ以下、Ｗ２は５０μｍ以上であることが望ましい。
【０１００】
図１１（Ｂ）は図１１（Ａ）のXI−XI線に沿う断面図である。この図に示すように、ガラス基板４２上に、シリコン酸化膜からなる下地絶縁膜４３、ソース、ドレイン領域５３、５４およびチャネル領域３８となる多結晶シリコン薄膜５２が順次形成されている。そして、その上にゲート絶縁膜４５を介してタンタル膜からなるゲート電極３７が形成されている。また、その上にシリコン酸化膜からなる層間絶縁膜４６が形成されるとともに、層間絶縁膜４６を貫通してソース領域５３、ドレイン領域５４に通じるコンタクトホール４１、４１が開口され、ソース電極３９、ドレイン電極４０が形成されている。
【０１０１】
チャネル幅の大きいＴＦＴ程、動作時の温度が高い。これは、チャネル幅が大きいと、チャネルの中央部付近で発生した熱が放散する方向が上下方向しかなく、横方向には放散しにくいからである。したがって、チャネル幅が大きいＴＦＴ程、信頼性が低下してしまう。この観点から、本実施の形態では幅の小さい複数個のトランジスタを並列に接続することで動作時の熱が効率良く放散し、充分な信頼性を確保することができる。
【０１０２】
（第５の実施の形態）
以下、本発明の第５の実施の形態を図１２を参照して説明する。
【０１０３】
本実施の形態は、本発明の薄膜トランジスタを用いた液晶表示装置であって、図１２はその液晶表示装置の構成を示すブロック図である。
【０１０４】
図１２に示すように、この液晶表示装置５５はドライバー回路を内蔵したものであり、ソース線ドライバー回路５６、ゲート線ドライバー回路５７、画素マトリクス５８の各部分から構成されている。ソース線ドライバー回路５６は、シフトレジスタ５９、ビデオ信号バス６０ａ、６０ｂ、６０ｃ、アナログスイッチ６１ａ、６１ｂ、６１ｃ等を有し、また、ゲート線ドライバー回路５７は、シフトレジスタ６２、バッファー６３等を有しており、これらドライバー回路５６、５７を構成するトランジスタ（図示略）の構成はともにＣＭＯＳ型である。一方、画素マトリクス５８は各画素６４がマトリクス状に配列されたものであり、各画素は画素トランジスタ６５、液晶セル６６、対向電極６７で構成されている。そして、ソース線ドライバー回路５６から画素マトリクス５８の各画素トランジスタ６５に対してソース線６８ａ、６８ｂ、６８ｃが延在し、ゲート線ドライバー回路５７から画素マトリクス５８の各画素トランジスタ６５に対してゲート線６９ａ、６９ｂが延在している。
【０１０５】
この液晶表示装置においては、ソース線ドライバー回路、ゲート線ドライバー回路等の回路部、アナログスイッチ、画素トランジスタの各部分あるいは一部分に本発明の薄膜トランジスタが適用されている。この構成により、回路の誤動作等の発生が少なく、良好な画質を有する液晶表示装置を実現することができる。
【０１０６】
次に、ポリシリコンＴＦＴにおいてリーク電流（オフ電流）が生じる機構に関する考察について説明する。
【０１０７】
図１３（Ａ）に示すように、ポリシリコンＴＦＴ（ｎチャネルのエンハンスメント型ＭＯＳＦＥＴ）Ｍ１のリーク電流（オフ電流）「ＩD」は、ゲート（Ｇ）電位を０Ｖ以下とし、ソース（Ｓ）とドレイン（Ｄ）との間に所定の電圧を与えた場合（ドレイン電位＞ソース電位，ドレイン電位＞０）に流れる電流と定義される。
【０１０８】
図１４に、低温プロセスにより作成したポリシリコンＴＦＴの、ゲート・ソース間電圧（ＶGS）とドレイン・ソース間電流（ＩDS）との関係の一例を示す。リーク電流（オフ電流）はかなり大きく、かつ、ばらつきの幅（Ｑ）も広いことがわかる。
【０１０９】
単結晶のＭＯＳＦＥＴに比べて、ポリシリコン薄膜のＭＯＳＦＥＴのリーク電流（オフ電流）が大きいのは、ポリシリコンのＦＥＴ独自のリーク電流の機構が存在するからである。図１５を用いて、本願の発明者によってなされた考察について説明する。
【０１１０】
図１５は、Ｎ型のＭＯＳＦＥＴの蓄積状態（ゲートを逆バイアスした状態）におけるエネルギーバンド図を示す。負のゲート電圧の影響を受けて、エネルギーバンドは傾斜している。なお、Ｅｉは真性レベルを示し、Ｅｖは価電子帯の上限レベルを示し、Ｅｃは伝導帯の下限レベルを示す。
【０１１１】
例えば、ポリシリコンＭＯＳＦＥＴへの光の照射や雑音による励起によって、価電子帯に電子・正孔対が生じたとする。
【０１１２】
ポリシリコンには、種々の局在準位Ｊ１，Ｊ２，Ｊ３〜Ｊｎが存在しており、したがって、電界の助けがあれば、新たに生じた電子は、局在準位Ｊ１，Ｊ２，Ｊ３等を介して高いレベルの局在準位Ｊｎにまで達することができる。そして、その準位における、禁制帯と伝導帯との幅「ｄ」が、バンドの曲がりによってドブロイ波長程度と短いと、トンネル効果によって電子は禁制帯を通り抜けて伝導体に移ることができる。これにより、リーク電流（オフ電流）が生じる。
【０１１３】
このように、ポリシリコンのＭＯＳＦＥＴにおける「電界」は、電子の局在準位を介した励起や、あるいはバンドの急峻な曲がりを生じさせる。つまり、「電界」はＴＦＴのリーク電流特性に重要な影響を与える。
【０１１４】
そして、本発明者の検討によれば、図１３（Ｂ）に示すように、基板９３０上にポリシリコンアイランドを用いて構成されたＭＯＳＦＥＴでは、アイランドの外縁部（外周部）とゲート電極２２とが重なる部分の、ソース１３２およびドレイン１４２と接する４つのエッジ部（ａ）〜（ｄ）において、強い電界がソース，ドレインに加わり、これが、リーク電流の増大の要因となっていることがわかった。
【０１１５】
４つのエッジ部（ａ）〜（ｄ）において電界が強いのは、アイランドの厚みに起因して、基板９３０とアイランドとの間に段差が生じ、この部分でゲート絶縁膜の膜厚が薄くなるため、および、アイランドのエッジが鋭角であるため電界集中が生じやすいためである。
【０１１６】
（第６の実施の形態）
図１６は本発明の第６の実施の形態にかかるＭＯＳＦＥＴの平面図である。
【０１１７】
このＭＯＳＦＥＴの特徴は、ポリシリコンアイランドの外縁部にイントリンシック層（ｉ層）１１０が設けられていることである。つまり、図１３（Ｂ）とは異なり、ポリシリコンアイランドの外縁（外周）とソース層１３０およびドレイン層１４０の外縁とが一致せず、ソース層１３０およびドレイン層１４０はアイランドの内側に設けられている。なお、図１６中、参照番号１２０はゲート電極層であり、参照番号９３０は絶縁性基板である。
【０１１８】
図１７は、図１６のXVII−XVII線に沿うデバイスの断面図であり、図１８（Ａ）は図１６のXVIII−XVIII線に沿うデバイスの断面図である。図１７，図１８（Ａ）において、参照番号１５０はゲート絶縁膜（ＳｉＯ2膜）である。
【０１１９】
図１８（Ａ）に示すように、ポリシリコンアイランドのエッジ部（ａ），（ｂ）では、アイランドの厚みに起因して生じた段差によってゲート絶縁膜の厚みＬ１，Ｌ２が他の平坦部分の厚みに比べて薄くなり、かつ、アイランドのエッジが鋭角で電界集中が生じやすく、よって電界が強い。
【０１２０】
しかし、図１８（Ａ）の構造では、イントリンシック層（ｉ層）１１０がソース層１３０に加わる電界を緩和する。つまり、図１８（Ｂ）に示すように、電界Ｅが加わると、イントリンシック層（ｉ）層１１０内で空乏層が伸び、その電界を吸収する。よって、ソース層１３０に加わる電界が小さくなる。上述の説明のとおり、電界はリーク電流（オフ電流）の発生に影響するため、電界が小さくなれば、それだけリーク電流（オフ電流）が減少し、また、ばらつきも抑制される。
【０１２１】
図１９および図２０に、本発明者によって測定された、低温プロセスにより作成したポリシリコンＴＦＴ（ｎ型ＭＯＳＦＥＴ）のゲート・ソース間電圧（ＶGS）に対するドレイン・ソース間電流（ＩDS）の値を示す。図１９は本発明を適用しない場合であり、図２０は本発明を適用した場合（図１６の構造の場合）であり、共に、１２個のサンプルについてリーク電流量を実測した。
【０１２２】
図１９では、ＶGS＝−１０Ｖのとき、最大でＩDS＝１０-10Ａであるが、図２０の場合、同じ条件で、最大でＩDS＝１０-11Ａであり、リーク電流量が一桁、低減されている。
【０１２３】
また、図１９の場合、ＶGS＝−１０Ｖのとき、ＩDSのばらつき範囲は「１０-11〜１０-13（Ａ）」のオーダーであるが、図２０の場合、同じ条件で、ＩDSのばらつき範囲は「１０-11〜１０-12（Ａ）」のオーダーとなっており、ばらつきも一桁、低減されている。
【０１２４】
このように、図１６の構成によれば、リーク電流（オフ電流）量を低減し、そのばらつきを抑制できる。
【０１２５】
図１６では、ソース層，ドレイン層を形成するためのマスクパターンの便宜を考慮して、ポリシリコンアイランドを取り囲むようにイントリンシック層（ｉ層）１１０を設けているが、基本的には、ゲート電極層１２０とオーバーラップする部分、特に、図１６の（ａ），（ｂ），（ｃ），（ｄ）部分において、イントリンシック層（ｉ）層が設けられていればよい。
【０１２６】
また、図１６では、説明の便宜上、ソース（Ｓ）とドレイン（Ｄ）の双方に対してイントリンシック層（ｉ層）を介在させているが、基本的には、ドレイン（Ｄ）に対してイントリンシック層（ｉ層）が介在されていればよい。
【０１２７】
但し、例えば、液晶表示装置の画素部のＴＦＴの場合、電位が種々変動し、ソースとドレインを特定できない。このような場合は、ソース（またはドレイン）となる２つの不純物層の双方に、イントリンシック層（ｉ層）を介在させる構造とする必要がある。
【０１２８】
（第７の実施の形態）
図２１は、本発明の第７の実施の形態にかかるデバイスの断面図（図１６のXVIII−XVIII線に沿う断面図）である。
【０１２９】
本実施の形態では、電界が強い（ａ）部および（ｂ）部において、ポリシリコンアイランドの外縁部にｐ層１６０と、このｐ層に連なるイントリンシック層（ｉ層）１６２とを設けたものである。
【０１３０】
本発明者の実験によれば、この場合も、前掲の実施の形態と同様の効果が得られた。
【０１３１】
（第８の実施の形態）
図２２は、本発明の第８の実施の形態にかかるデバイスの断面構造（上側）および平面構造（下側）を示す図である。
【０１３２】
本実施の形態の特徴は、ポリシリコンアイランドの外縁部に重なるように絶縁膜（ＳｉＯ2膜）１７０を設け、エッジ部における絶縁膜の厚みを増大させ、これによって電界を緩和したことである。
【０１３３】
図２２の上側の図に示すように、ポリシリコンアイランドのエッジ部において、そのエッジとゲート電極層１２０との間には、絶縁膜（ＳｉＯ2膜）１７０（厚みＬ３ａ，Ｌ３ｂ）とゲート絶縁膜１５０（厚みＬ４ａ，Ｌ４ｂ）とが重なりあって存在している。これにより、ｎ+層（ソースまたはドレイン）１３０に加わる電界が緩和される。
【０１３４】
（第９の実施の形態）
図２３（Ａ）は、本発明の第９の実施の形態にかかるデバイスの平面構造を示し、図２３（Ｂ）はその等価回路を示す。
【０１３５】
本発明の特徴は、図１６の構造をデュアルゲート型のＭＯＳＦＥＴに適用したことである。
【０１３６】
デュアルゲート型のＭＯＳＦＥＴは、図２３（Ｂ）に示すように、２個のＭＯＳトランジスタＭ１，Ｍ２を直列に接続した構成をしている。なお、図２３（Ａ）において、参照番号１２０は第１ゲートであり、参照番号２２は第２ゲートであり、参照番号１８０はソース層である。
【０１３７】
そして、図１６に示すイントリンシック層による電界緩和構造を、少なくとも図２３（Ａ）に示される（ａ）〜（ｈ）の各部に採用することによって、各ＭＯＳＦＥＴのリーク電流が低減する。
【０１３８】
一つのＭＯＳＦＥＴについてのリーク電流の低減率（本発明の適用後のリーク電流量／適用前のリーク電流量）を「Ｆ（＜１）」とした場合、２つのＭＯＳＦＥＴ全体でのリーク電流の低減率は、「Ｆ×Ｆ」となり、１つのＭＯＳＦＥＴの場合よりも、さらにリーク電流量が低減される。また、リーク電流のばらつきも低減される。
【０１３９】
（第１０の実施の形態）
図２４は、本発明の第１０の実施の形態にかかるデバイスの平面構造（上側）および断面構造（下側）を示す図である。
【０１４０】
本実施の形態の特徴は、図１６の構造を、いわゆる「オフセットＭＯＳＦＥＴ」に適用したものである。
【０１４１】
オフセットＭＯＳＦＥＴは、ゲート電極に対し、少なくともドレイン層をオフセットをもたせて配置した構造を有する（つまり、相対的位置関係においてオフセットを有する）トランジスタである。なお、図２４では、ドレイン層１４２の他、ソース層１３２にもオフセットを設けている。
【０１４２】
オフセット構造は、ゲートとドレインが重なりを有さないことからリーク電流（オフ電流）の低減には有効であるが、その一方、オフセット量が大きいとオン電流の減少，しきい値電圧の増大を招く。したがって、オフセット量の調整は難しい。
【０１４３】
図１６の構成をオフセット構造のＭＯＳトランジスタに適用すれば、オフセット量をそれほど大きくしなくても、リーク電流（オフ電流）を効果的に低減でき、また、ばらつきも抑制できる。よって、オン電流の確保や設計が容易となる。
【０１４４】
例えば、本発明を適用しない場合、リーク電流（オフ電流）を所望のレベルに低減するために２μｍのオフセット量を必要としたとすると、本実施の形態の構造の採用によって、例えば、オフセット量が１μｍでよくなり、設計がより容易となる。
【０１４５】
（第１１の実施の形態）
図１６の構造を採用した、ＣＭＯＳ構造のＴＦＴの製造方法の一例を図２５〜図３１に示す。
【０１４６】
（工程１） 図２５に示すように、ガラス基板９３０上の、ＬＰＣＶＤ法によって堆積されたアモルファスシリコン薄膜（もしくはポリシリコン薄膜）２００に対してエキシマレーザーによるレーザー照射を行い、アニールすることによってポリシリコン薄膜を再結晶化する。
【０１４７】
（工程２） 続いて、図２６に示すように、パターニングして、アイランド２１０ａ，２１０ｂを形成する。
【０１４８】
（工程３） 図２７に示されるように、アイランド２１０ａ，２１０ｂを覆うゲート絶縁膜３００ａ，３００ｂを形成する。
【０１４９】
（工程４） 図２８に示されるように、Ａｌ，Ｃｒ，Ｔａ等からなるゲート電極４００ａ，４００ｂを形成する。
【０１５０】
（工程５） 図２９に示すように、ポリイミド等からなるマスク層４５０ａ，４５０ｂを形成し、ゲート電極４００ａおよびマスク層４５０ａ，４５０ｂをマスクとして用い、セルフアラインで、例えばボロン（Ｂ）のイオン注入を行う。これによって、ｐ+層５００ａ，５００ｂが形成される。また、これに伴い、自動的に、イントリンシック層５１０ａ，５１０ｂが形成される。
【０１５１】
（工程６） 図３０に示すように、ポリイミド等からなるマスク層４６０ａ，４６０ｂを形成し、ゲート電極４００ｂおよびマスク層４６０ａ，４６０ｂをマスクとして用い、セルフアラインで、例えばリン（Ｐ）のイオン注入を行う。これによって、ｎ+層６００ａ，６００ｂが形成される。また、これに伴い、自動的に、イントリンシック層６１０ａ，６１０ｂが形成される。
【０１５２】
（工程７） 図３１に示すように、層間絶縁膜７００を形成し、選択的にコンタクトホール形成後、電極８１０，８２０，８３０を形成する。
【０１５３】
このように、本実施の形態によれば、ゲート電極と絶縁層とをマスクとして用いてセルフアラインで、ポリシリコンアイランドの外縁より内側にソース層やドレイン層を形成することができる。つまり、セルフアラインで、ポリシリコンアイランドの外縁部にイントリンシック層（ｉ）層を自動的に形成することができる。
【０１５４】
（第１２の実施の形態）
図３２および図３３に、本発明に係る第１〜１１の実施の形態を適用した液晶表示装置の概要を示す。
【０１５５】
液晶表示装置は、例えば、図３２に示すように、アクティブマトリクス部（画素部）１０１と、データ線ドライバ１１０と、走査線ドライバ１０２とを具備する。なお、図３２中、参照番号１０３はタイミングコントローラであり、参照番号１０４は映像信号増幅回路であり、参照番号１０５は、映像信号発生装置である。
【０１５６】
本実施の形態では、アクティブマトリクス部（画素部）１０１におけるＴＦＴと、データ線ドライバ１１０および走査線ドライバ１０２を構成するＴＦＴとを共に、図１６あるいは図２２〜図２４に示されるいずれかの構造とする。
【０１５７】
また、図３３に示すように、アクティブマトリクス基板９４０上に、画素部１００のＴＦＴのみならず、データ線ドライバ１１０および走査線ドライバ１０２を構成するＴＦＴを同一の製造プロセスで形成する。つまり、ドライバ搭載型のアクティブマトリクス基板９４０を用いて液晶表示装置を構成する。
【０１５８】
液晶表示装置は、例えば図３３に示されるように、バックライト９００，偏光板９２０，アクティブマトリクス基板９４０，液晶９５０，カラーフィルタ基板（対向基板）９６０，偏光板９７０からなる。
【０１５９】
本実施の形態の液晶表示装置では、画素部のＴＦＴのリーク電流（オフ電流）が低減され、表示画面の輝度変動が少なくなる。また、ＴＦＴのリーク電流（オフ電流）のばらつきが抑制され、よって、アクティブマトリクス基板の設計も容易である。また、本発明のＴＦＴを用いて構成された高性能な液晶ドライバ回路を搭載するため、高性能である。
【０１６０】
上述の実施の形態の液晶表示装置を用いて構成される電子機器は、図３４に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【０１６１】
このような構成の電子機器として、図３５に示す液晶プロジェクタ、図３６に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図３７に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１６２】
図３５に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。
【０１６３】
図３５において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【０１６４】
図３６に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【０１６５】
図３７に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
【０１６６】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図３４に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされ、図３７の場合には回路基板１３０８に搭載できる。
【０１６７】
図３７はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。これらに代えて、図２４に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Tape Carrier Package）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【０１６８】
なお、本発明は上記実施の形態に限定されるものではない。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置にも適用可能である。
【０１６９】
また、本発明は、ＬＤＤ構造のＭＯＳＦＥＴにも適用することができる。
【０１７０】
さらに、上記第１〜第４の実施の形態では、ＮチャネルＴＦＴの例について説明したが、ホットキャリアによる特性劣化の問題は、ＮチャネルＴＦＴほど顕著ではないにしろ、ＰチャネルＴＦＴにも起こり得る問題である。したがって、本発明をＰチャネルＴＦＴに適用することもでき、その場合、第１、第２の実施の形態におけるＰ型不純物拡散領域に代えて、Ｎ型不純物拡散領域を形成すればよい。また、チャネル領域やソース、ドレイン領域を形成するシリコン薄膜としては、多結晶シリコン薄膜に限らず、非晶質シリコン薄膜を用いてもよい。
【０１７１】
そして、第１、第２の実施の形態におけるＰ型不純物拡散領域の寸法やＰ型不純物拡散領域を形成する数、あるいは第３の実施の形態における張出部の寸法、第４の実施の形態における各チャネル領域の幅や全体の幅等の具体的な数値に関しては、適宜設計することが可能である。また、液晶表示装置において、本発明の薄膜トランジスタを画素トランジスタやアナログスイッチに限らず、種々の回路構成要素に適用することができる。さらに、上記実施の形態ではトップゲート型薄膜トランジスタの例を挙げたが、本発明をボトムゲート型薄膜トランジスタに適用することも可能である。
【図面の簡単な説明】
【図１】図１（Ａ）及び図１（Ｂ）は、本発明の第１の実施の形態である薄膜トランジスタを示す図である。
【図２】図２（Ａ）〜図２（Ｃ）は、薄膜トランジスタの製造工程を順を追って示すプロセスフロー図である。
【図３】図３（Ａ）〜図３（Ｄ）は、薄膜トランジスタの製造工程を順を追って示すプロセスフロー図である。
【図４】図４（Ａ）及び図４（Ｂ）は、本発明の第２の実施の形態である薄膜トランジスタを示す図である。
【図５】図５（Ａ）〜図５（Ｃ）は、薄膜トランジスタの製造方法を順を追って示すプロセスフロー図である。
【図６】図６（Ａ）〜図６（Ｃ）は、薄膜トランジスタの製造方法を順を追って示すプロセスフロー図である。
【図７】図７（Ａ）〜図７（Ｄ）は、薄膜トランジスタの他の製造方法を順を追って示すプロセスフロー図である。
【図８】図８（Ａ）及び図８（Ｂ）は、Ｐ型不純物拡散領域の形状が異なる他の実施の形態の薄膜トランジスタを示す図である。
【図９】図９（Ａ）及び図９（Ｂ）は、Ｐ型不純物拡散領域の形状が異なるさらに他の実施の形態の薄膜トランジスタを示す図である。
【図１０】図１０（Ａ）及び図１０（Ｂ）は、本発明の第３の実施の形態である薄膜トランジスタを示す図である。
【図１１】図１１（Ａ）及び図１１（Ｂ）は、本発明の第４の実施の形態である薄膜トランジスタを示す図である。
【図１２】図１２は、本発明の第５の実施の形態としての液晶表示装置の構成を示すブロック図である。
【図１３】図１３（Ａ）はＴＦＴ（ｎ型ＭＯＳＦＥＴ）のリーク電流（オフ電流）を説明するための図であり、図１３（Ｂ）は、ＴＦＴ（ｎ型ＭＯＳＦＥＴ）の平面構造を示す図である。
【図１４】図１４は、ポリシリコンＴＦＴの電圧−電流特性を示す図である。
【図１５】図１５は、ポリシリコンＴＦＴにおいて、リーク電流（オフ電流）が生じる一因を説明するための図である。
【図１６】図１６は、本発明の第６の実施の形態にかかるＭＯＳＦＥＴの平面図である。
【図１７】図１７は、図１６のデバイスのXVII−XVII線に沿うＭＯＳＦＥＴの断面図である。
【図１８】図１８（Ａ）は図１６のデバイスのXVIII−XVIII線に沿うＭＯＳＦＥＴの断面図であり、図１８（Ｂ）は電界緩和の効果を説明するための図である。
【図１９】図１９は、比較例の、ゲート・ソース間電圧（ＶGS）とドレイン・ソース間電流（ＩDS）との関係を示す図である。
【図２０】図２０は、図１６に示す本発明のＭＯＳＦＥＴの、ゲート・ソース間電圧（ＶGS）とドレイン・ソース間電流（ＩDS）との関係を示す図である。
【図２１】図２１は、本発明の第７の実施の形態にかかるデバイスの断面図（図１６のXVIII−XVIII線に沿う断面図）である。
【図２２】図２２は、本発明の第８の実施の形態にかかるデバイスの断面構造（上側）および平面構造（下側）を示す図である。
【図２３】図２３（Ａ）は、本発明の第９の実施の形態にかかるデバイスの平面構造を示す図であり、図２３（Ｂ）はその等価回路を示す図である。
【図２４】図２４は、本発明の第１０の実施の形態にかかるデバイスの平面構造（上側）および断面構造（下側）を示す図である。
【図２５】図２５は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第１の工程を示す図である。
【図２６】図２６は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第２の工程を示す図である。
【図２７】図２７は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第３の工程を示す図である。
【図２８】図２８は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第４の工程を示す図である。
【図２９】図２９は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第５の工程を示す図である。
【図３０】図３０は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第６の工程を示す図である。
【図３１】図３１は、本発明のＣＭＯＳ（ＴＦＴ）を製造するための第７の工程を示す図である。
【図３２】図３２は、液晶表示装置の構成を示すブロック図である。
【図３３】図３３は、液晶表示装置の構成を示す図である。
【図３４】図３４は、実施の形態の液晶表示装置を用いて構成される電子機器を示す図である。
【図３５】図３５は、実施の形態の液晶表示装置を用いて構成される液晶プロジェクタを示す図である。
【図３６】図３６は、実施の形態の液晶表示装置を用いて構成されるパーソナルコンピュータを示す図である。
【図３７】図３７は、実施の形態の液晶表示装置を用いて構成されるページャを示す図である。
【図３８】図３８（Ａ）及び図３８（Ｂ）は、従来の薄膜トランジスタの一例を示す図である。
【符号の説明】
１６ 薄膜トランジスタ
１７ ソース領域（第１領域）
１８ ドレイン領域（第２領域）
１９ ゲート電極
３０ チャネル領域
２０ コンタクトホール
２１ ソース電極
２２ ドレイン電極
２３ Ｐ型不純物拡散領域（第３領域）
２４ ガラス基板
２５ 下地絶縁膜
２６ 多結晶シリコン薄膜
２７ ゲート絶縁膜
２８ 層間絶縁膜
２９ フォトレジストパターン
３０ チャネル領域
Claims (10)
- 基板上の非単結晶シリコン薄膜に形成された、ゲート電極直下のチャネル領域と、
前記非単結晶シリコン薄膜に前記チャネル領域を挟むように離間して形成された第１領域および第２領域と、
前記チャネル領域と接し、前記第１領域内および前記第２領域内のそれぞれに形成されたキャリア注入領域と、
を有し、
前記第１領域および前記第２領域は第１導電型からなり、
前記キャリア注入領域は、前記第１導電型と反対の第２導電型からなるとともに、前記第１領域または前記第２領域の近傍の高電界領域で発生した前記第２導電型のキャリアが
流れ込む、薄膜トランジスタ。 - 請求項１記載の薄膜トランジスタにおいて、
前記キャリア注入領域は、さらに前記チャネル領域内に形成され、前記第１領域、前記チャネル領域、およびソース領域内にわたって連続的に形成されている薄膜トランジスタ。 - 請求項１記載の薄膜トランジスタにおいて、
前記第１導電型がＮ型である薄膜トランジスタ。 - 請求項１記載の薄膜トランジスタにおいて、
前記非単結晶シリコン薄膜が多結晶シリコン薄膜である薄膜トランジスタ。 - 請求項４に記載の薄膜トランジスタにおいて、
前記多結晶シリコン薄膜が低温プロセスで形成されたものである薄膜トランジスタ。 - 薄膜トランジスタの製造方法であって、
基板上に非単結晶シリコン薄膜を形成する第1の工程と、
前記非単結晶シリコン薄膜の一部に第１導電型と反対の第２導電型の不純物をイオン注入することによりキャリア注入領域を形成する第２の工程と、
前記キャリア注入領域の複数の部分の中間部上方に、ゲート絶縁膜を介して、前記キャリア注入領域よりも幅の狭いゲート電極を形成する第３の工程と、
前記ゲート電極をマスクとして、前記キャリア注入領域の前記複数の部分を含む前記非単結晶シリコン薄膜に前記第１導電型の不純物をイオン注入する第４の工程と、
を含み、
前記第４の工程におけるイオン注入時のドーズ量は、前記第２の工程におけるイオン注入時のドーズ量よりも少ないこと、を特徴とする薄膜トランジスタの製造方法。 - 請求項１ないし５のいずれかに記載の薄膜トランジスタを有する回路。
- 請求項１ないし５のいずれかに記載の薄膜トランジスタを有するドライバー回路内蔵型
の液晶表示装置。 - 前記薄膜トランジスタが回路部で用いられた請求項８に記載の液晶表示装置。
- 前記薄膜トランジスタが前記回路部のアナログスイッチ手段として用いられた請求項９に記載の液晶表示装置。
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