KR100477102B1 - 금속유도화 측면결정화방법을 이용한 멀티플 게이트씨모스 박막 트랜지스터 및 그의 제조방법 - Google Patents

금속유도화 측면결정화방법을 이용한 멀티플 게이트씨모스 박막 트랜지스터 및 그의 제조방법 Download PDF

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Abstract

본 발명은 공정을 단순화하고, 누설전류를 감소시키며, 디멘죤의 증가없이 멀티플 게이트를 구현할 수 있는 MILC 방법을 이용한 멀티플 게이트 CMOS 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명의 CMOS 박막 트랜지스터는 절연기판상에 지그재그형태로 형성되고, PMOS 트랜지스터영역과 NMOS 트랜지스터영역을 구비한 반도체층과; 상기 반도체층과 교차하는 슬롯을 적어도 하나이상 구비한 게이트 전극을 포함하며; 상기 반도체층은 상기 슬롯내의 PMOS 트랜지스터영역과 NMOS 트랜지스터영역에 각각 MILC 면을 갖는다.

Description

금속유도화 측면결정화방법을 이용한 멀티플 게이트 씨모스 박막 트랜지스터 및 그의 제조방법{CMOS TFT with Multiple Gates and Fabrication Method thereof using MILC}
본 발명은 금속유도화 측면결정화방법(MILC, Metal Induced Lateral Crystallization)을 이용한 CMOS 박막 트랜지스터 및 그의 제조방법에 관한 것으로서, 보다 구체적으로는 채널영역에서 MILC 면을 제거하여 결함발생을 방지하고, 면적증가없이 멀티플 게이트를 구현하여 누설전류를 감소시킬 수 있는 멀티플 게이트를 구비한 CMOS 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
박막 트랜지스터의 반도체층으로 사용되는 폴리 실리콘막을 형성하는 방법은 기판상에 비정질 실리콘막을 증착한 다음 소정의 온도에서 결정화하여 폴리 실리콘막을 형성하였다. 이와같이 비정질 실리콘막을 폴리실리콘막으로 결정화하는 방법으로는 고상결정화방법(SPC, solid phase crystallization), 레이저결정화방법(ELA, Eximer laser Annealing) 및 MILC(Metal Induced Lateral Crystallization)를 이용한 결정화방법 등이 있다.
상기 SPC 결정화방법은 높은 결정화온도 및 장시간의 프로세스등이 문제가 되며, ELA 방법은 고가의 장비투자, 레이저의 불안정성에 기인하는 시간적 공간적 불균일성(non-uniformity)이 문제가 된다. MILC 방법은 통상의 열처리장치를 이용하여 상대적으로 낮은 공정온도 및 짧은 공정시간의 장점이 있다.
비정질 실리콘막을 MILC 방법을 이용하여 결정화시켜 박막 트랜지스터를 제조하는 방법이 미국특허 제5773327호에 개시되었다. 미국특허는 MIC영역을 형성하기 위한 추가의 마스크가 필요하며, MILC면이 채널영역내부에 존재하여 TFT의 결함으로 작용하였다.
한편, 누설전류를 제어하기 위하여 멀티플 게이트가 적용되는데, 이경우에는 디멘죤이 증가하게 되고, 이와 더불어 MILC를 위한 금속층간의 이격되어 있는 디멘죤이 증가하게 되므로 결정화시간이 증가하게 되는 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 디멘죤의 증가없는 멀티플 게이트를 구비한 CMOS 박막 트랜지스터 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 누설전류를 감소시킬 수 있는 멀티플 게이트를 구비한 CMOS 박막 트랜지스터 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 MILC 면이 채널영역밖에 존재하는 MILC 방법을 이용한 멀티플 게이트 박막 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 공정을 단순화할 수 있는 MILC 방법을 이용한 멀티플 게이트 박막 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 절연기판상에 지그재그형태로 형성되고, PMOS 트랜지스터영역과 NMOS 트랜지스터영역을 구비한 반도체층과; 상기 반도체층과 교차하는 슬롯을 적어도 하나이상 구비한 게이트 전극을 포함하며; 상기 반도체층은 상기 슬롯내의 PMOS 트랜지스터영역과 NMOS 트랜지스터영역에 각각 MILC 면을 갖는 MILC를 이용한 멀티플 게이트 CMOS 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 반도체층은 상기 게이트전극의 슬롯과 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 다수의 연결부를 포함하고, 상기 PMOS 트랜지스터영역과 상기 게이트 전극이 오버랩된 부분은 PMOS 트랜지스터의 채널영역으로 작용하며, 상기 NMOS 트랜지스터의 채널영역과 상기 게이트전극과 오버랩된 부분은 NMOS 트랜지스터의 채널영역으로 작용하며, 상기 게이트전극은 상기 PMOS 트랜지스터영역의 채널영역과 오버랩된 부분은 PMOS 트랜지스터의 멀티플 게이트로 작용하고, 상기 NMOS 트랜지스터영역의 채널영역과 오버랩된 부분은 NMOS 트랜지스터의 멀티플 게이트로 작용한다.
또한, 본 발명은 절연기판상에 형성된 지그재그형태의 반도체층과; 상기 반도체층과 교차하는 하나이상의 게이트를 구비하는 게이트전극을 포함하며, 상기 반도체층은 PMOS 트랜지스터영역과 NMOS 트랜지스터영역에서 게이트전극의 이웃하는 게이트사이에 각각 MILC 면을 갖는 MILC를 이용한 멀티플 게이트 CMOS 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 반도체층은 상기 게이트와 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 다수의 연결부를 포함하며, 상기 바디부중 상기 PMOS 트랜지스터영역에서 게이트전극의 각 게이트와 오버랩된 부분은 PMOS 트랜지스터의 채널영역으로 작용하고, 상기 NMOS 트랜지스터 영역에서 게이트전극의 각 게이트와 오버랩된 부분은 NMOS 트랜지스터의 채널영역으로 작용한다.
또한, 본 발명은 절연기판상에 PMOS 트랜지스터영역과 NMOS 트랜지스터영역으로 구분된, 지그재그형태의 비정실리콘막을 형성하는 단계와; 상기 기판전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막상에 상기 비정질 실리콘막과 교차하는 적어도 하나이상의 슬롯을 구비하는 게이트 전극을 형성하는 단계와; 상기 비정질 실리콘막의 PMOS 트랜지스터영역과 NMOS 트랜지스터영역의 양측 에지를 노출시키는 콘택홀을 구비한 층간 절연막을 기판전면에 형성하는 단계와; 상기 콘택홀을 통해 상기 비정질 실리콘막의 노출된 부분과 콘택되는 금속층을 형성하는 단계와; MILC 방법을 이용하여 상기 비정질 실리콘막을 결정화하여 다결정 실리콘막으로 된 반도체층을 형성하는 단계와; 상기 콘택홀을 통해 상기 반도체층과 콘택되는 소오스/드레인전극을 형성하는 단계를 포함하는 MILC 방법을 이용한 멀티플 게이트 박막 트랜지스터의 제조방법을 제공하는 것을 특징으로 한다.
상기 소오스/드레인 전극을 형성하는 방법은 상기 금속막을 제거하고, 소오스/드레인 전극물질을 증착한 다음 패터닝하여 형성하거나 또는 상기 금속막상에 소오스/드레인 전극물질을 증착한 다음 상기 소오스/드레인 전극물질과 금속막을 순차 패터닝하여 2층구조의 소오스/드레인 전극을 형성한다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 제1실시예에 따른 MILC 결정화방법을 이용하여 듀얼 게이트를 구비한 CMOS박막 트랜지스터를 제조하는 방법을 설명하기 위한 공정단면도이고, 도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 MILC 결정화방법을 이용하여 듀얼 게이트를 구비한 CMOS 박막 트랜지스터를 제조하는 방법을 설명하기 위한 평면도를 도시한 것이다. 여기서, 도 1a 내지 도 1d의 공정단면도는 도 2d의 1A-1A'선에 따른 단면구조를 도시한 것이다.
도 1a 및 도 2a를 참조하면, 유리기판과 같은 절연기판(10)상에 버퍼층(11)을 형성하고, 그위에 비정질 실리콘막을 증착한 다음 반도체층을 형성하기 위한 마스크(도면상에는 도시되지 않음)를 이용하여 비정질 실리콘막을 패터닝한다. 이로써, 비정질 실리콘막으로된 반도체층(12a)이 형성되는데, 상기 비정질 실리콘막으로된 반도체층(12a)은 바디부(12L1, 12L2)와, 상기 바디부(12L1, 12L2)를 연결하기 위한 연결부(12B)를 구비한 "ㄷ"자 구조를 갖는다.
도면에는 반도체층(12a)이 1쌍의 바디부(12L1, 12L2)와 이를 연결하기 위한 하나의 연결부(12B)를 구비한 "ㄷ"자형 구조에 대하여 도시하였으나, 반도체층(12a)의 구조는 이에 국한되는 것이 아니다. 반도체층(12a)은 다수의 바디부(12L)를 구비하고, 다수의 바디부(12L)가 다수의 연결부(12B)에 의해 서로 연결되는 지그재그 형태의 구조를 가질 수도 있다.
상기 반도체층(12a)중 제1바디부(12L1) 및 연결부(12B)의 일부분은 PMOS 트랜지스터영역이고, 제2바디부(12L2) 및 연결부(12B)의 나머지 부분은 NMOS 트랜지스터영역이 된다.
도 1b 및 도 2b를 참조하면, 상기 반도체층(12a)을 포함한 버퍼층(11)상에 게이트 절연막(14)을 형성한 다음, 게이트 절연막(14)상에 게이트 전극물질을 증착한다. 게이트전극을 형성하기 위한 마스크(도면상에는 도시되지 않음)를 이용하여 상기 게이트 전극물질을 패터닝하여 적어도 하나의 슬롯(16S)을 구비한 게이트전극(16)을 형성한다.
이때, 상기 게이트전극(16)은 상기 슬롯(16S)이 상기 반도체층(12a)의 바디부(12L1, 12L2)와 교차하는 구조를 갖는데, 상기 게이트전극(16)의1바디부(12L1, 12L2)중 제1바디부(12L1)와 오버랩된 부분(16-1), (16-2)은 PMOS 트랜지스터의 제1게이트와 제2게이트로 각각 작용하며, 제2바디부(12L2)와 오버랩된 부분(16-3), (16-4)은 NMOS 트랜지스터의 제1게이트와 제2게이트로 각각 작용하여 PMOS 트랜지스터와 NMOS 트랜지스터용 듀얼 게이트가 각각 얻어진다.
도면에 도시된 바와같이, 반도체층(12a)이 "ㄷ"자형 구조는 갖으며, 게이트가 하나의 슬롯을 구비한 경우에는 CMOS 박막 트랜지스터의 게이트전극(16)은 듀얼 게이트 구조를 갖지만, 상기 반도체층(12a)이 다수의 바디부(12L)가 다수의 연결부(12B)에 의해 연결된 지그재그형태를 갖거나 또는, 게이트전극(16)이 다수의 슬롯을 구비한 경우에는 멀티플 게이트의 구현이 가능하다.
상기 게이트전극(16)을 형성한 다음 비정질 실리콘막으로 된 반도체층(12a)중 NMOS 트랜지스터 영역 즉, 비정질 실리콘막으로 된 반도체층(12a)중 제2바디부(12L2) 및 연결부(12B)의 일부분에 감광막(도면상에는 도시되지 않음)을 형성한다. 따라서, 반도체층(12a)중 PMOS 트랜지스터영역 즉, 반도체층(12a)중 제1바디부(12L1) 및 연결부(12B)의 나머지 부분을 노출시킨다.
상기 감광막 및 게이트전극(16)을 마스크로 하여 노출된 PMOS 트랜지스터영역으로 P형 불순물을 이온주입하여 PMOS 트랜지스터의 소오스/드레인 영역을 위한 불순물영역(12-11 - 12-13)을 형성한다. 이때, 비정질 실리콘막으로 된 반도체층(12a)중 상기 제1게이트(16-1) 하부의 부분 즉, PMOS 트랜지스터의 소오스/드레인영역을 위한 불순물영역(12-11, 12-12)사이의 부분은 PMOS 트랜지스터의 제1채널영역(12-21)으로 작용하며, 상기 제2게이트(16-2) 하부의 부분 즉, PMOS 트랜지스터의 소오스/드레인영역을 위한 불순물영역(12-12, 12-13)사이의 부분은 PMOS 트랜지스터의 제2채널영역(12-22)으로 작용한다.
상기 PMOS 트랜지스터를 위한 감광막을 제거한 다음, 비정질 실리콘막으로 된 반도체층(12a)중 PMOS 트랜지스터영역상에 다시 감광막(도면상에는 도시되지 않음)을 형성하여, NMOS 트랜지스터영역 즉, 반도체층(12a)중 제2바디부(12L2) 및 연결부(12B)의 나머지 부분을 노출시킨다.
상기 감광막 및 게이트전극(16)을 마스크로 하여 N형 불순물을 노출된 NMOS 트랜지스터영역으로 이온주입하여 NMOS 트랜지스터의 소오스/드레인 영역을 위한 불순물영역(12-14 - 12-16)을 형성한다. 이어서, 남아있는 감광막을 제거한다.
이때, 비정질 실리콘막으로 된 반도체층(12a)중 상기 NMOS트랜지스터의 제1게이트(16-3) 하부의 부분 즉, NMOS 트랜지스터의 소오스/드레인영역을 위한 불순물영역(12-14, 12-15)사이의 부분은 NMOS 트랜지스터의 제1채널영역(12-23)으로 작용하며, 상기 NMOS 트랜지스터의 제2게이트(16-4) 하부의 부분 즉, NMOS 트랜지스터의 소오스/드레인영역을 위한 불순물영역(12-15, 12-16)사이의 부분은 NMOS 트랜지스터의 제2채널영역(12-24)으로 작용한다.
본 발명의 일 실시예에서는 PMOS 트랜지스터의 소오스/드레인 영역을 위한 불순물영역을 형성한 다음 NMOS 트랜지스터의 소오스/드레인 영역을 위한 불순물영역을 형성하였으나, 다른 실시예로서 MMOS 트랜지스터의 소오스/드레인 영역을 위한 불순물영역을 형성한 다음 PMOS 트랜지스터의 소오스/드레인 영역을 위한 불순물영역을 형성할 수도 있다.
도 1c 및 도 2c를 참조하면, 게이트전극(16)을 포함한 게이트 절연막(14)상에 층간 절연막(18)을 형성하고, 소오스/드레인 전극용 콘택홀을 형성하기 위한 마스크(도면상에는 도시되지 않음)를 이용하여 상기 층간 절연막(18)과 게이트 절연막(14)을 식각하여, 상기 반도체층(12a)중 바디부(12L1, 12L2)의 에지부분에 형성된 PMOS 트랜지스터의 소오스영역을 위한 불순물영역(12-11)과 NMOS 트랜지스터의 소오스영역을 위한 불순물영역(12-16)이 노출되도록 소오스 전극용 콘택홀(19-1), (19-2)을 형성함과 동시에 상기 연결부(12B)에 형성된 PMOS 트랜지스터의 드레인영역을 위한 불순물영역(12-13)과 NMOS 트랜지스터의 드레인 영역을 위한 불순물영역(12-14)이 노출되도록 드레인전극용 콘택홀(19-3)을 형성한다.
이어서, 기판전면에 Ni, Pd와 같은 금속실리사이드의 형성이 가능한 금속막(20)을 수 내지 수백Å의 두께로 형성하는데, 상기 금속막(20)은 상기 소오스 전극용 콘택홀(19-1, 19-2)을 통해 노출된 불순물영역(12-11), (12-16)과 직접 콘택되고, 상기 드레인 전극용 콘택홀(19-3)을 통해 노출된 불순물영역(12-13), (12-14)과 직접 콘택되어진다. 상기 금속막(20)은 후속의 MILC 결정화시 촉매층으로서의 역할을 하는 것으로서, 층간 절연막(18)상에 형성되어 콘택홀(19-1 - 19-3)을 통해서만 반도체층(12a)의 비정질 실리콘막과 콘택되므로, 별도의 마스크를 이용하여 금속막(20)을 패터닝할 필요가 없다.
도 1d 및 도 2d를 참조하면, MILC 방법을 이용하여 비정질 실리콘막(12a)을 결정화하여 다결정 실리콘막으로 된 반도체층(12)을 형성한다. 이때, MILC 면(12-31), (12-32)이 PMOS 트랜지스터의 제1 및 제2채널영역(12-21, 12-22) 그리고 NMOS 트랜지스터의 제1 및 제2채널영역(12-23, 12-24)내에 존재하지 않고, 게이트전극(16)의 슬롯(16S)내에 존재한다. 즉, MILC 면은 게이트전극(16)이 다수의 슬롯을 구비하는 경우 멀티플 게이트중 중앙에 배열된 게이트사이의 반도체층인 PMOS 트랜지스터의 소오스/드레인 영역을 위한 불순물영역(12-12)과 NMOS 트랜지스터의 소오스/드레인 영역을 위한 불순물영역(12-15)내에 존재하게 된다.
이어서, 상기 금속막(20)상에 소오스/드레인전극용 금속물질(21)을 증착한 다음, 소오스/드레인 전극용 마스크(도면상에는 도시되지 않음)를 이용하여 상기 소오스/드레인 전극용 금속물질(21)과 그 하부의 금속막(20)을 패터닝하여 PMOS 트랜지스터의 소오스전극(22-1)과 NMOS 트랜지스터의 소오스전극(22-2) 그리고 PMOS 및 NMOS 트랜지스터의 드레인전극(22-3)을 형성한다.
상기 PMOS 트랜지스터의 소오스전극(22-1)은 전원전압(Vdd)을 인가하기 위한 단자이고, 상기 NMOS 트랜지스터의 소오스 전극(22-2)은 접지전압(GND)을 인가하기 위한 단자이며, 상기 드레인 단자(22-3)는 PMOS 트랜지스터의 드레인 영역(12-13) 및 NMOS 트랜지스터의 드레인영역(12-14)에 공통으로 연결되어 출력단자(Vout)로 작용한다. 이때, 도면상에는 도시되지 않았으나, 상기 듀얼 게이트를 구비한 게이트전극(16)은 입력단자로서 작용한다.
본 발명의 일실시예에서는 상기 MILC 결정화용 금속막(20)을 제거하지 않고 소오스전극(22-1, 22-2) 및 출력단자용 드레인전극(22-3)으로 이용하였으나, MILC 결정화공정을 진행한 후에 제거할 수도 있다.
본 발명의 일실시예에 따른 MILC 방법을 이용한 듀얼 게이트 박막 트랜지스터의 제조방법에 따르면, MILC 결정화를 위한 금속막을 형성하기 위한 별도의 마스크공정이 배제되며 또한 MILC 결정화후에 남아있는 금속막을 제거하기 위한 공정이 요구되지 않으므로, 공정을 단순화시킬 수 있으며, 또한 MILC 면이 채널영역내에 존재하지 않으므로, 결함발생을 방지하여 누설전류를 감소시킬 수 있다.
또한, 본 발명에서는 MILC 가 양쪽방향에서 진행하게 되므로, MILC 면이 채널영역이 아닌 슬롯내의 반도체층에 존재하도록 슬롯의 수는 홀수인 것이 바람직하다. 이는 슬롯의 수가 홀수인 경우 MILC 면은 채널영역이 아닌 중앙에 위치한 슬롯내의 반도체층에 존재하지만 슬롯의 수가 짝수인 경우에는 MILC 면이 반도체층중 채널영역에 존재하게 되기 때문이다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터의 누설전류 특성을 나타낸 것으로서, 단일 게이트구조보다 듀얼 게이트 또는 4폴드 게이트구조의 경우에 누설전류를 감소시킴을 알 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 MILC 방법을 이용한 멀티 게이트를 구비한 박막 트랜지스터의 제조방법을 설명하기 위한 평면도이다.
본 발명의 다른 실시예에 따른 멀티게이트를 구비한 박막 트랜지스터의 제조방법은 비정질 실리콘막을 MILC 방법에 의해 먼저 다결정 실리콘막으로 결정화시킨 다음에 패터닝을 하여 반도체층을 형성하는 것이다.
즉, 도 4a와 같이 비정질 실리콘막(42a)을 절연기판(40)상에 증착하고 MILC의 촉매층을 위한 금속막(43)을 양에지 부분에 형성하고, 도 4b와 같이 MILC 결정화를 진행하여 다결정 실리콘막(42b)으로 결정화시킨 다음 금속막(43)을 제거한다.
이어서, 도 4c와 같이 상기 다결정 실리콘막(42b)을 반도체층을 위한 마스크를 이용하여 패터닝하여 "ㄷ"자형 반도체층(42) 또는 도면상에는 도시되지 않았으나 지그재그형태의 반도체층을 형성한다. 이후, 일실시예에서와 같은 방법으로 멀티 게이트를 구비한 CMOS 박막 트랜지스터를 제조한다.
상기한 바와같은 본 발명의 MILC 방법을 이용한 멀티플 게이트 CMOS 박막 트랜지스터의 제조방법에 따르면, MILC용 금속막을 형성하기 위한 별도의 마스크공정과 MILC 후 금속막을 제거하기 위한 공정이 제거되므로, 공정을 단순화하고, MILC 면이 채널영역내에 존재하지 않으므로써 누설전류를 감소시킬 수 있는 이점이 있다.
또한, 멀티플 게이트의 CMOS 박막 트랜지스터를 추가의 마스크공정없이 MILC 방법을 이용하여 형성하여 줌으로써, 제조단가 및 공정시간을 단축시킬 수 있는 이점이 있다.
게다가, 본 발명에서는 또한, 반도체층을 지그재그형상으로 형성하고 게이트전극을 상기 반도체층과 교차하는 슬롯을 적어도 하나이상 구비하도록 형성하여 멀티플 게이트를 구비한 박막 트랜지스터를 제조함으로써, 디멘죤의 증가없이 누설전류를 감소시킬 수 있다. 따라서, 개구율에 커다란 영향을 미치지 않고 누설전류를 억제하고 신뢰성을 향상시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 MILC를 이용한 듀얼 게이트 CMOS 박막 트랜지스터의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 MILC를 이용한 듀얼 게이트 CMOS 박막 트랜지스터의 제조방법을 설명하기 위한 평면도,
도 3은 본 발명의 실시예에 따른 멀티플 게이트 박막 트랜지스터에 있어서의 누설전류특성을 나타낸 도면,
도 4a 내지 도4c는 본 발명의 다른 실시예에 따른 MILC를 이용한 듀얼 게이트 CMOS 박막 트랜지스터의 제조방법을 설명하기 위한 평면도,
<도면의 주요부분에 대한 부호의 설명>
10, 40 : 절연기판 11 : 버퍼층
12a, 42a : 비정질 실리콘막 12, 42b : 다결정 실리콘막
12-11 - 12-13 : P형 불순물영역 12-14 - 12-16 : N형 불순물영역
12-21, 12-22 : P형 박막 트랜지스터의 채널영역
12-23, 12-24 : N형 박막 트랜지스터의 채널영역
14 : 게이트 절연막 16 : 게이트
18 : 층간 절연막 20, 43 : 금속층
19-1 - 19-3 : 콘택홀 22-1, 22-2 :소오스전극
22-3 : 드레인 전극 12, 42 : 반도체층

Claims (7)

  1. 절연기판상에 지그재그형태로 형성되고, PMOS 트랜지스터영역과 NMOS 트랜지스터영역을 구비하고, MILC법에 의해 결정화된 반도체층과;
    상기 PMOS 트랜지스터영역 및 상기 NMOS 트랜지스터영역과 교차하는 슬롯을 적어도 하나이상 구비한 게이트 전극을 포함하며;
    상기 반도체층은 상기 슬롯내의 PMOS 트랜지스터영역과 NMOS 트랜지스터영역에 각각 MILC 면을 갖는 것을 특징으로 하는 MILC를 이용한 멀티플 게이트 CMOS 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 반도체층은 상기 게이트전극의 슬롯과 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 다수의 연결부를 포함하고, 상기 PMOS 트랜지스터영역과 상기 게이트 전극이 오버랩된 부분은 PMOS 트랜지스터의 채널영역으로 작용하며, 상기 NMOS 트랜지스터의 채널영역과 상기 게이트전극과 오버랩된 부분은 NMOS 트랜지스터의 채널영역으로 작용하며,
    상기 게이트전극이 상기 PMOS 트랜지스터영역과 오버랩된 부분은 PMOS 트랜지스터의 멀티플 게이트로 작용하고, 상기 NMOS 트랜지스터영역과 오버랩된 부분은 NMOS 트랜지스터의 멀티플 게이트로 작용하는 것을 특징으로 하는 MILC를 이용한 멀티플 게이트 CMOS 박막 트랜지스터.
  3. 절연기판상에 지그재그형태로 형성되고, PMOS 트랜지스터영역과 NMOS 트랜지스터영역을 구비하고, MILC법에 의해 결정화된 반도체층과;
    상기 PMOS 트랜지스터영역 및 상기 NMOS 트랜지스터영역과 교차하는 하나 이상의 게이트를 구비하는 게이트전극을 포함하며,
    상기 반도체층은 상기 PMOS 트랜지스터영역과 상기 NMOS 트랜지스터영역에서 게이트전극의 이웃하는 게이트사이에 각각 MILC 면을 갖는 것을 특징으로 하는 MILC를 이용한 멀티플 게이트 CMOS 박막 트랜지스터.
  4. 제3항에 있어서, 상기 반도체층은 상기 게이트와 교차하는 다수의 바디부와; 서로 이웃하는 바디부를 연결하기 위한 다수의 연결부를 포함하며,
    상기 바디부중 상기 PMOS 트랜지스터영역에서 게이트전극의 각 게이트와 오버랩된 부분은 PMOS 트랜지스터의 채널영역으로 작용하고, 상기 NMOS 트랜지스터 영역에서 게이트전극의 각 게이트와 오버랩된 부분은 NMOS 트랜지스터의 채널영역으로 작용하는 것을 특징으로 하는 MILC를 이용한 멀티플 게이트 CMOS 박막 트랜지스터.
  5. 절연기판상에 PMOS 트랜지스터영역과 NMOS 트랜지스터영역을 갖는 지그재그형태의 비정실리콘막을 형성하는 단계와;
    상기 기판전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 상기 PMOS 트랜지스터영역 및 상기 NMOS 트랜지스터영역과 교차하는 적어도 하나이상의 슬롯을 구비하는 게이트 전극을 형성하는 단계와;
    상기 비정질 실리콘막의 PMOS 트랜지스터영역과 NMOS 트랜지스터영역의 양측 에지를 노출시키는 콘택홀을 구비한 층간 절연막을 기판전면에 형성하는 단계와;
    상기 콘택홀을 통해 상기 비정질 실리콘막의 노출된 부분과 콘택되는 금속층을 형성하는 단계와;
    MILC 방법을 이용하여 상기 비정질 실리콘막을 결정화하여 다결정 실리콘막으로 된 반도체층을 형성하는 단계와;
    상기 콘택홀을 통해 상기 반도체층과 콘택되는 소오스/드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MILC 방법을 이용한 멀티플 게이트 박막 트랜지스터의 제조방법.
  6. 제 5 항에 있어서, 상기 소오스/드레인 전극을 형성하는 방법은 상기 금속막을 제거하고, 소오스/드레인 전극물질을 증착한 다음 패터닝하여 형성하는 것을 특징으로 하는 MILC 방법을 이용한 멀티플 게이트 박막 트랜지스터의 제조방법.
  7. 제 5 항에 있어서, 상기 소오스/드레인 전극을 형성하는 방법은 상기 금속막상에 소오스/드레인 전극물질을 증착한 다음 상기 소오스/드레인 전극물질과 금속막을 순차 패터닝하여 2층구조의 소오스/드레인 전극을 형성하는 것을 특징으로 하는 MILC 방법을 이용한 멀티플 게이트 박막 트랜지스터의 제조방법.
KR10-2001-0081326A 2001-12-19 2001-12-19 금속유도화 측면결정화방법을 이용한 멀티플 게이트씨모스 박막 트랜지스터 및 그의 제조방법 KR100477102B1 (ko)

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