JP2006128413A - 薄膜トランジスタ基板及びその製造方法 - Google Patents

Abstract

【課題】 同一基板上に形成される複数種類の薄膜トランジスタの特性をゲート長に応じて独立に制御可能とし、例えば、同一基板上に形成されるアナログ回路部の薄膜トランジスタ及びデジタル回路部の薄膜トランジスタの両方の性能を向上可能とする。
【解決手段】 絶縁基板１２上にゲート長が異なる複数種類の薄膜トランジスタ１１を有する薄膜トランジスタ基板１であって、前記複数種類の薄膜トランジスタ１１を構成するゲート電極１５は、ゲート長の長いゲート電極１５ａのテーパー角度θ_１ａがゲート長の短いゲート電極１５ｂのテーパー角度θ_１ｂより小さくなるように形成されている。
【選択図】 図２

Description

本発明は、同一絶縁基板上にゲート長の異なる複数種類の薄膜トランジスタを有する薄膜トランジスタ基板及びその製造方法に関する。

例えばアクティブマトリクス型液晶表示デバイス等に用いられる薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）基板は、画像表示を行う表示領域と、表示領域の周辺部にＴＦＴで回路構成されたアナログスイッチやシフトレジスタ等の駆動回路とをガラス基板上に形成したものである。これまでに様々なタイプのＴＦＴ基板が提案されており、例えば同一基板上にｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを有し、それぞれの薄膜トランジスタに対応した半導体層上に絶縁層を介して配置された配線を有し、前記配線は、基板の主面に対する配線表面側のテーパ角度が絶縁層側より大きい断面形状を有する配線基板（例えば特許文献１等参照。）等が提案されている。さらに、これまでは液晶表示デバイスに外付けしているＤ／Ａコンバータや電源回路等をもガラス基板上にポリシリコンＴＦＴで作り込む場合もある。ガラス基板上へ回路の集積はさらに進む傾向にあり、今後はデジタル回路及びアナログ回路の両方を同一絶縁基板上に集積する技術が重要となると考えられる。

ところで、液晶表示デバイスを高性能化するには、回路を構成するＴＦＴの特性を引き上げることが有効であり、デジタル回路部には例えばゲート長２．５μｍ以下の微細加工が要求される。

しかしながら、ＴＦＴの特性を向上させるためにゲート長を微細化すると、ドレイン領域端部への電界集中による素子の特性劣化の影響が大きくなるという問題が生じる。このようなＴＦＴ特性の劣化を回避するために、ポリシリコン膜のゲート電極端部近傍に低濃度不純物領域（ＬＤＤ領域）を設けて電界を緩和した、いわゆるＬＤＤ（lightly doped drain）構造が一般的に採用されている。

また、例えばデジタル回路部を構成するＴＦＴ等、ゲート長を２．５μｍ以下に微細化したＴＦＴにおいてさらなる特性向上を図るには、ＬＤＤ領域の長さ（ＬＤＤ長）を極力短くすることによりオン電流（Ｉｏｎ）を高くする必要がある。このような高性能なＴＦＴは、デジタル回路部に用いられることを考慮すると、特性ばらつきの制御も重要である。一方で、アナログ回路部に用いられるＴＦＴには、デジタル回路部ほどの高特性は要求されないものの、回路の不具合を防止するためにリーク電流を小さくするという別の特性が要求される。このように、使用される回路に応じてＴＦＴに必要な性能は異なってくる。

ＬＤＤ構造を持つＴＦＴの形成方法としては、例えば以下のような方法が知られている。先ず、基板上にポリシリコン膜を形成し、ポリシリコン膜上にゲート絶縁層及び金属膜を形成し、さらにレジストを塗布する。フォトリソグラフィによりレジストを所定形状にパターニングした後、レジストパターンをマスクとして金属膜をドライエッチングし、ゲート電極を形成する。次に、ゲート電極をマスクとして例えばリンを低濃度にドープし、ＬＤＤ領域を形成する。次に、フォトリソグラフィにより所定形状にパターニングしたレジストパターンをマスクとし、リンを高濃度にドープして、ソース領域及びドレイン領域を形成する。これによってＬＤＤ構造が得られる。この方法で得られるゲート電極のテーパー角度は、いずれのＴＦＴにおいても一定となる。

また、ＬＤＤ領域を短く且つ精度良く形成するために、例えば以下のようにゲート電極とセルフアラインにＬＤＤ領域を形成する方法もある。この方法では、先ず、基板上にポリシリコン膜を形成し、ポリシリコン膜上にゲート絶縁層及び金属膜を形成し、さらにレジストを塗布する。フォトリソグラフィによりレジストを所定形状にパターニングした後、このレジストをマスクとしてゲート電極の１回目のエッチングを行い、次に、例えばリンを高濃度にドープする。次に、１回目のエッチングで用いたレジストをマスクに再度エッチングを行い、ゲート電極をさらにエッチングする。次に、２回目のエッチングで形成されたゲート電極をマスクとしてリンを低濃度にドープし、ＬＤＤ領域を形成する。

前述のように、デジタル回路部にはアナログ回路部に比べゲート長の短いＴＦＴを用いるが、そのような微細なゲート長のばらつきを小さくするためには、ゲート電極のテーパー角度を９０°に極力近い形状とする必要がある。ゲート電極のテーパー角度を小さくするとゲート長のばらつきが大となり、デジタル回路部を構成するＴＦＴとして不適当となるためである。このような事情を考慮し、例えば前者の方法により同時に形成されるゲート電極のテーパー角度は、エッチング条件にも依存するが、いずれのＴＦＴにおいても一定であり、通常例えば８０°前後とされる。また、前者の方法により得られるＬＤＤ長は、ソース領域及びドレイン領域形成時のマスクサイズによって決定されるが、いずれのＴＦＴにおいても一定であり、例えば１．５ｍｍ程度とされる。以上のように、製造上の多少のばらつきはあるものの、ゲート電極のテーパー角度及びＬＤＤ長はゲート長によらず一定となるようにしている。また、後者の方法によれば、ＬＤＤ長を例えば０．５μｍ程度に短くすることができるが、前者の方法と同様に、やはり同時に形成されるゲート電極のテーパー角度及びＬＤＤ長は、ゲート長によらず一定となる。
特開２００２−１１１００１号公報

ところで前述のように、ＴＦＴに要求される特性はデジタル回路部とアナログ回路部とで異なり、例えばデジタル回路部を構成するＴＦＴには高特性及び特性ばらつきの小さいことが要求され、アナログ回路部を構成するＴＦＴにはリーク電流が小さいことが要求される。

しかしながら、前述のような方法により同一基板上に形成されるゲート電極のＬＤＤ長はゲート長によらず一定であるため、アナログ回路部を構成するＴＦＴに求められる要求とデジタル回路部を構成するＴＦＴに求められる要求とを同時に満足することは不可能である。例えば、デジタル回路部の特性に合せて、基板全体でＬＤＤ長を短くすると、アナログ回路部を構成するＴＦＴのＬＤＤ長も同様に短くなり、オフ電流（Ｉｏｆｆ）すなわちリーク電流の増大を招くという問題が生じる。逆に、アナログ回路部の特性に合せて基板全体でＬＤＤ長を長くすると、デジタル回路部を構成するＴＦＴのＬＤＤ領域が長くなり、オン電流（Ｉｏｎ）の低下を招き、ＴＦＴ特性の向上が見込めない。

本発明はこのような従来の実情に鑑みて提案されたものであり、同一基板上に形成される複数種類の薄膜トランジスタの特性をゲート長に応じて独立に制御可能とし、例えば、同一基板上に形成されるアナログ回路部の薄膜トランジスタ及びデジタル回路部の薄膜トランジスタの両方の性能を高めることが可能な薄膜トランジスタ基板を提供することを目的とする。また、本発明は、異なるゲート長を有し、ゲート長に応じて特性を独立に制御された複数種類の薄膜トランジスタを少ない工程数で同一基板上に形成することが可能な薄膜トランジスタ基板の製造方法を提供することを目的とする。

前述の目的を達成するために本発明者らが検討を重ねた結果、ゲート長に応じてゲート電極端部のテーパー角度を変えることが、ＴＦＴ毎にＬＤＤ長を制御し、ＴＦＴの特性を独立して制御するうえで有効であることを見出し、本発明を完成させるに至った。

すなわち、本発明に係る薄膜トランジスタ基板は、絶縁基板上にゲート長が異なる複数種類の薄膜トランジスタを有する薄膜トランジスタ基板であって、前記複数種類の薄膜トランジスタを構成するゲート電極は、ゲート長の長いゲート電極のテーパー角度がゲート長の短いゲート電極のテーパー角度より小さくなるように形成されていることを特徴とする。また、本発明に係る薄膜トランジスタ基板の製造方法は、絶縁基板上にゲート長の異なる複数種類の薄膜トランジスタを形成する薄膜トランジスタ基板の製造方法であって、前記絶縁基板上に形成された半導体層上にゲート絶縁層を形成し、前記ゲート絶縁層上に、ゲート長の長いゲート電極のテーパー角度がゲート長の短いゲート電極のテーパー角度より小さくなるようにゲート電極を形成することを特徴とする。

本発明では、ゲート電極を形成する際、ゲート長に応じてゲート電極のテーパー角度を変えることにより、例えばゲート電極をマスクとして不純物をドープして得られるＬＤＤ領域の長さを制御する。ここで、ＬＤＤ領域の長さはゲート電極のテーパー角度により決定され、例えばマスクとなるゲート電極のテーパー角度が小さければＬＤＤ長は長くなり、ゲート電極のテーパー角度が大きければＬＤＤ長は短くなる。したがって、ゲート長が長くなるにつれてゲート電極端部のテーパー角度を小とすることにより、ゲート長毎にＴＦＴの特性を独立して制御可能であり、ゲート長の長いＴＦＴはリーク電流の低減、ゲート長の短いＴＦＴはオン電流の向上がそれぞれ実現される。

なお、前述の特許文献１においては、テーパー角度の異なるゲート電極を有する配線基板が図示されているが、ゲート電極を複数回エッチングして配線間ショート等を防止することを趣旨としており、ゲート長に応じてゲート電極のテーパー角度を異ならせ、ＴＦＴ毎に特性を制御することは全く想定外である。

本発明に係る薄膜トランジスタ基板によれば、同一基板上の複数の薄膜トランジスタの特性をゲート長に応じて独立に制御でき、例えばゲート長の長い薄膜トランジスタのリーク電流を低減し、ゲート長の短い薄膜トランジスタのオン電流を向上させることができる。したがって、本発明によれば、ゲート長の長い薄膜トランジスタで例えばアナログ回路部を構成し、ゲート長の短い薄膜トランジスタで例えばデジタル回路部を構成することにより、両回路部の性能を最大限に高め、例えば高性能な液晶表示デバイスを実現することが可能な薄膜トランジスタ基板を提供することができる。また、本発明によれば、ゲート長に応じて特性を独立に制御した薄膜トランジスタを同一絶縁基板上に同時に形成することが可能な薄膜トランジスタ基板の製造方法を提供することができる。

以下、本発明を適用した薄膜トランジスタ基板及びその製造方法について、図面を参照しながら説明する。

図１に、本発明を適用した薄膜トランジスタ基板を備えたドライバ内蔵型液晶表示デバイスを示す。ドライバ内蔵型液晶表示デバイスは、薄膜トランジスタ基板１と、例えばカラーフィルタ、対向電極等が形成された対向基板２とを液晶層を挟んで対向配置してなるものである。薄膜トランジスタ基板１の画像表示領域３の周辺領域には、複数の薄膜トランジスタから形成され、例えばアナログ回路部及びデジタル回路部を含む駆動回路４が設けられる。図２に、駆動回路４の一部として、アナログ回路部を構成するｎチャネル型薄膜トランジスタ（以下、第１のｎ型ＴＦＴと称する。）１１ａ、デジタル回路部を構成するｎチャネル型薄膜トランジスタ（以下、第２のｎ型ＴＦＴと称する。）１１ｂを示す。駆動回路４がＣＭＯＳ構造である場合、駆動回路４はさらにｐチャネル型薄膜トランジスタ（以下、ｐ型ＴＦＴと称する。）１１ｃを有して構成される。

図２に示すように、第１のｎ型ＴＦＴ１１ａ、第２のｎ型ＴＦＴ１１ｂ及びｐ型ＴＦＴ１１ｃは、ガラス基板等の絶縁基板１２上に形成された半導体層としてのポリシリコン層１３ａ、１３ｂ、１３ｃ、ゲート絶縁層１４、例えばＭｏＷ等からなるゲート電極１５ａ、１５ｂ、１５ｃを有して構成される。第１のｎ型ＴＦＴ１１ａを構成するゲート電極１５ａのゲート長Ｌ１ａと第２のｎ型ＴＦＴ１１ｂを構成するゲート電極１５ｂのゲート長Ｌ１ｂとを比較すると、ゲート電極１５ａのゲート長Ｌ１ａが、ゲート電極１５ｂのゲート長Ｌ１ｂより長くされる。高性能が要求されるデジタル回路部には、アナログ回路部に比べ微細なゲート長のＴＦＴを用いる必要があるためである。

ポリシリコン層１３ａ、１３ｂ、１３ｃのゲート電極１５ａ、１５ｂ、１５ｃの両側には、一方がソース領域で他方がドレイン領域である高濃度不純物領域１６ａ、１６ｂ、１６ｃが設けられる。また、図２に示す第１のｎ型ＴＦＴ１１ａ、第２のｎ型ＴＦＴ１１ｂは、ポリシリコン層１３ａ、１３ｂのゲート電極１５ａ、１５ｂの端部近傍に高濃度不純物領域より不純物濃度の低いＬＤＤ領域１７ａ、１７ｂを設けた、いわゆるＬＤＤ構造であり、ドレイン領域端部の電界を緩和して特性劣化を抑制している。

また、ポリシリコン層１３ａ、１３ｂ、１３ｃ上には層間絶縁膜１８が重ねられ、さらに、層間絶縁膜１８に設けられたコンタクトホールを介して高濃度不純物領域１６ａ、１６ｂ、１６ｃと電気的に接続する信号線１９が形成される。信号線１９の上には、さらにＳｉＮ等からなる保護膜２０が形成される。

同じ導電型である第１のｎ型ＴＦＴ１１ａ及び第２のｎ型ＴＦＴ１１ｂとを比較すると、ゲート長が長くなるにつれてゲート電極端部のテーパー角度が小さくされており、ゲート電極１５ａのテーパー角度θ_１ａがゲート電極１５ｂのテーパー角度θ_１ｂより小さくされている。詳細は後述するが、ゲート電極のテーパー角度を変えることによりＬＤＤ領域の長さ（以下、ＬＤＤ長と称する。）を制御することができ、具体的には、テーパー角度θ_１ａ＜テーパー角度θ_１ｂであれば、ＬＤＤ領域１７ａのＬＤＤ長Ｌ_２ａはＬＤＤ領域１７ｂのＬＤＤ長Ｌ_２ｂより必ず長くなる。

テーパー角度θ_１ａとテーパー角度θ_１ｂとの差は、少なくとも同一基板上に形成されるゲート電極の製造ばらつきの範囲を超える程度あればよいが、ＬＤＤ長に差をつけ、ＴＦＴの特性を独立に制御するという効果を確実に得るには、２０°以上とすることが好ましい。

前述のような薄膜トランジスタ基板は、例えば以下に説明するように製造される。先ず、例えばガラス基板等の絶縁基板１２上に、ポリシリコンを成膜し、次に、例えばフォトリソグラフィ等によりポリシリコンを所定の形状にパターニングして、半導体層としてのポリシリコン層１３ａ、１３ｂ、１３ｃを形成する。ポリシリコン層の膜厚は、例えば５０ｎｍとする。続いて、ポリシリコン層１３ａ、１３ｂ、１３ｃ上にゲート絶縁層１４を一面に成膜する。ゲート絶縁層１４の膜厚は、例えば１００ｎｍとする。次に、ゲート絶縁層１４上にＭｏＷ等のゲート配線材料をスパッタ等により堆積させ、ゲート配線材料層２１を形成する。ゲート配線材料層２１の膜厚は、例えば３００ｎｍとする（図３（ａ））。

なお、ＣＭＯＳ構造で回路を構成する場合には、図３（ｂ）に示すように、所定の領域にｐ型ＴＦＴ１１ｃを形成しておく。先ず、レジスト材料を塗布し、露光工程及び現像工程を経ることにより、ｎ型ＴＦＴ形成領域及びｐ型ＴＦＴ１１ｃのゲート電極の大きさに対応させたレジストパターンを形成する。次に、レジストパターンを介してゲート配線材料層２１のエッチングを行い、ｐ型ＴＦＴ１１ｃのゲート電極１５ｃを形成する。次に、ポリシリコン層１３ｃに不純物としてＢ_２Ｈ_５等をドープし、ゲート電極１５ｃとセルフアラインに高濃度不純物領域１６ｃを形成し、ｐ型ＴＦＴ１１ｃを形成する。

次に、図３（ｃ）に示すように、レジスト材料を塗布し、露光及び現像することにより、ゲート電極１５ａ及びゲート電極１５ｂに対応したレジストパターン２２ａ、２２ｂを形成する。このとき、ｐ型ＴＦＴ形成領域にレジストパターン２２ｃを形成し、ｐ型ＴＦＴ１１ｃを被覆しておく。レジスト材料としては、１．５μｍで解像可能であり、熱収縮率の大きいレジスト材料、例えばｉ線ステッパで露光可能なｉ線レジストを使用することが好ましい。レジスト材料として例えばノボラック系のｉ線レジストを使用し、ゲート配線材料層２１等上に塗布、露光、現像後、例えば温度１３０℃でポストベークを行い焼結させると、形成しようとするレジストパターンの体積が大きいほど、テーパー角度の小さいレジストパターンが得られる。つまり、体積の大きいレジストパターン、すなわちゲート長の長いゲート電極１５ａに対応するレジストパターン２２ａのテーパー角θ_２ａは、ゲート長の短いゲート電極１５ｂに対応するレジストパターン２２ｂのテーパー角θ２ｂより小となる。前記条件でレジストパターンを形成すると、ゲート電極１５ａに対応するレジストパターン２２ａのテーパー角度θ_２ａは４５°となり、ゲート電極１５ｂに対応するレジストパターン２２ｂのテーパー角度θ_２ｂは７０°となった。

次に、レジストパターン２２ａ、２２ｂをマスクとしてゲート配線材料層２１をエッチングし、図３（ｄ）に示すように、ゲート電極１５ａ及びゲート電極１５ｂを形成する。このとき得られるゲート電極のテーパー角度は、マスクとして用いたレジストパターンのテーパー角度に依存して変化し、レジストパターンのテーパー角度が小さいとテーパー角度の小さいゲート電極が形成される。したがって、テーパー角度の小さいレジストパターン２２ａをマスクとして形成されたゲート電極１５ａのテーパー角度θ_１ａは、ゲート電極１５ｂのテーパー角度θ_１ｂより小さくなる。例えば、エッチングガスとしてＳＦ_６ガス及びＯ_２ガスの混合ガスを用い、エッチング時の条件を例えばＳＦ_６／Ｏ_２＝２５０／５５０ｓｃｃｍ、ソースパワーＰｓ／バイアスパワーＰｂ＝２５００Ｗ／７５０Ｗ、圧力を７０ｍＴｏｒｒとしてリアクティブ・イオン・エッチング法によりゲート配線材料層２１のエッチングを行った結果、ゲート電極１５ａのテーパー角度θ_１ａは４０°となり、ゲート電極１５ｂのテーパー角度θ_２ａは７５°となった。また、ゲート電極１５ｂではエッチング中のレジスト後退量が少ないため、加工ばらつきが抑えられ、例えば以上の条件でエッチングを行ったときのそれぞれのゲート長のばらつき（３σ）は、ゲート電極１５ａで０．２５μｍ、ゲート電極１５ｂで０．４μｍであった。

ゲート配線材料層２１のエッチングとしては、例えばリアクティブ・イオン・エッチング（ＲＩＥ）等のドライエッチングを行うことが好ましい。ＲＩＥ装置としては、例えばイオンの引き込み電圧とプラズマ生成のための電圧発生装置とを分離した２周波の電源を有する装置を使用することができ、例えば誘導結合型ＲＩＥ装置やＥＣＲプラズマＲＩＥ装置等が挙げられる。

次に、図３（ｅ）に示すように、ｐ型ＴＦＴ１１ａ形成領域をレジストパターン２３で被覆した状態で、ポリシリコン層１３ａ、１３ｂに不純物として例えばリン（ＰＨ_３等）をドープする。ポリシリコン層１３ａ、１３ｂのソース領域及びドレイン領域に対応する領域にはリンを高濃度にドープし、ゲート電極端部近傍にはリンを低濃度にドープするように、リンのドーズ量及び加速電圧を適宜調整する。この結果、ＬＤＤ形成予定領域と、ソース・ドレイン形成予定領域とで最終的な不純物濃度に差が生じ、ＬＤＤ領域１７ａ、１７ｂと高濃度不純物領域１６ａ、１６ｂとが同時に形成される。

このとき、マスクとなるゲート電極のテーパー角度に応じてＬＤＤ長が変わってくる。マスクとなるゲート電極のテーパー角度が小さければＬＤＤ長が長くなり、テーパー角度が大きければ相対的にＬＤＤ長が短くなる。すなわち、テーパー角度の小さいゲート電極１５ａをマスクとして形成されたＬＤＤ領域１７ａのＬＤＤ長Ｌ_２ａは、テーパー角度の大きいゲート電極１５ｂをマスクとして形成されたＬＤＤ領域１７ｂのＬＤＤ長Ｌ_２ｂより長くなる。例えば、ゲート電極１５ａ又はゲート電極１５ｂをマスクとしてリンをドープすることによりＬＤＤ領域１７ａ及びＬＤＤ領域１７ｂを形成し、これらのＬＤＤ長を比較したところ、ゲート長６μｍ、テーパー角度７５°のゲート電極１５ａをマスクとして得られたＬＤＤ領域１７ａのＬＤＤ長Ｌ_２ａは、ゲート長１．５μｍ、テーパー角度４０°のゲート電極１５ｂをマスクとして得られたＬＤＤ領域１７ｂのＬＤＤ長Ｌ_２ｂ（０．１μｍ〜０．２μｍ程度）に比べ、片側で０．２μｍ〜０．３μｍ程度拡大していた。

次に、基板を熱処理してポリシリコン層３を熱活性化し、高濃度不純物領域１６の抵抗を低下させた後、図３（ｆ）に示すように、層間絶縁膜１８を例えば膜厚５００ｎｍにて成膜する。

次に、層間絶縁膜１８の所定位置にフォトリソグラフィ及びエッチングによりコンタクトホールを形成し、例えば金属等の信号線材料を例えばスパッタ等により層間絶縁膜１８及びコンタクトホール表面に成膜し、続いてフォトリソグラフィ及びエッチングにより信号線１９とする。信号線１９の膜厚は、例えば５００ｎｍとする。そして、これら駆動回路用の第１のｎ型ＴＦＴ１１ａ、第２のｎ型ＴＦＴ１１ｂ及びｐ型ＴＦＴ１１ｃ上にＳｉＮ等の保護膜２０を重ねる。これにより図２に示すような薄膜トランジスタ基板１が得られる。

以上のように、ゲート長の長いゲート電極１５ａのテーパー角度θ_１ａをゲート長の短いゲート電極１５ｂのテーパー角度θ_１ｂより小さくすることにより、ゲート長の異なる第１のｎ型ＴＦＴ１１ａ及び第２のｎ型ＴＦＴ１１ｂの特性をそれぞれ独立して制御することができる。例えば、ゲート長の長いゲート電極１５ａをマスクとして得られたＬＤＤ長Ｌ_２ａはゲート電極１５ｂをマスクとして得られたＬＤＤ長Ｌ_２ｂより長くなるので、第１のｎ型ＴＦＴ１１ａにおいてはリーク電流の低減が実現される。したがって、第１のｎ型ＴＦＴ１１ａを用いて構成した回路は、不具合の発生が抑制され、アナログ回路部として最適なものとなる。一方、ゲート長が短く、ＬＤＤ長Ｌ_１ｂの短い第２のｎ型ＴＦＴ１１ｂにおいては、充分に大きなオン電流が実現される。また、ゲート長の短いゲート電極１５ｂは、テーパー角度の大きいレジストパターンをマスクとしたドライエッチングによって形成されるため、レジストパターンの後退量が小さく、その結果加工ばらつきが小さくなる。したがって、第２のｎ型ＴＦＴ１１ｂを用いて構成した回路は、高性能化を実現するとともに特性ばらつきが低減され、デジタル回路部として最適なものとなる。以上のように、同一絶縁基板上に集積されたアナログ回路部及びデジタル回路部の両性能を同時に向上させることができる。

また、これまで説明してきたように、ＬＤＤ長の異なるＬＤＤ領域は、異なるテーパー角度を有するゲート電極をマスクとして不純物をドープすることにより同時に形成される。ゲート長に応じて異なるテーパー角度を有するゲート電極は、レジストパターンのテーパー角度を異ならせることにより、同時に形成される。以上のように、本発明によれば、ゲート長に応じてＴＦＴの特性を独立して制御し、例えばアナログ回路部及びデジタル回路部の両方の性能を高めた薄膜トランジスタ基板を省工程で製造できる。

なお、回路の駆動電圧が高くドレイン領域端部への電界集中による信頼性劣化が問題となる場合等、例えば以下のようにしてゲート電極１５ｂに対応するＬＤＤ領域１７ｂを拡大し、ＬＤＤ長を長くしても構わない。この場合、ゲート長に応じてテーパー角度の異なるゲート電極１５ａ、１５ｂを形成した後、ゲート電極１５ａ、１５ｂをマスクとしてポリシリコン層１３ａ、１３ｂにリンを低濃度にドープする。次に、高濃度不純物領域に対応する形状の開口を有するようにレジストパターンを形成し、該レジストパターンをマスクとしてポリシリコン層１３ａ、１３ｂにリンを高濃度にドープする。以上のような方法によっても、例えばアナログ回路部のＬＤＤ長がデジタル回路部より長くなるように、ＬＤＤ長をＴＦＴ毎に独立して制御できる。

また、前述の説明では、ゲート長の異なる２種類のｎチャネル型ＴＦＴを例に挙げたが、ゲート長の異なる３種類以上のｎチャネル型ＴＦＴを有する場合であっても、ゲート長が長くなるにつれてゲート電極のテーパー角度を小とすることで、各ｎチャネル型ＴＦＴのＬＤＤ長を制御でき、ＴＦＴ特性を独立に制御することができる。また、前述の説明では、ｎチャネル型ＴＦＴにおいてゲート長を異ならせた薄膜トランジスタ基板を例に挙げたが、ｐチャネル型ＴＦＴにおいてもｎチャネル型ＴＦＴと同様の効果を得られることは言うまでもない。

本発明を適用した薄膜トランジスタ基板を備えるドライバ内蔵型液晶表示デバイスの斜視図である。 本発明を適用した薄膜トランジスタ基板の一例を模式的に示す断面図である。 図２に示す薄膜トランジスタ基板の製造方法を説明するための断面図である。（ａ）はゲート配線材料層形成工程、（ｂ）はｐ型ＴＦＴ形成工程、（ｃ）はｎ型ＴＦＴのゲート電極形成用レジストパターン形成工程、（ｄ）はｎ型ＴＦＴのゲート電極形成工程、（ｅ）はリンドーピング工程、（ｆ）は層間絶縁膜形成工程を示す。

符号の説明

１ 薄膜トランジスタ基板、２ 対向基板、３ 画像表示領域、４ 駆動回路、１１薄膜トランジスタ（ＴＦＴ）、１３ ポリシリコン層、１４ ゲート絶縁層、１５ ゲート電極、１６ 高濃度不純物領域、１７ 低濃度不純物領域（ＬＤＤ領域）、１８ 層間絶縁膜、１９ 信号線、２０ 保護膜

Claims (12)

1. 絶縁基板上にゲート長が異なる複数種類の薄膜トランジスタを有する薄膜トランジスタ基板であって、
   前記複数種類の薄膜トランジスタを構成するゲート電極は、ゲート長の長いゲート電極のテーパー角度がゲート長の短いゲート電極のテーパー角度より小さくなるように形成されていることを特徴とする薄膜トランジスタ基板。
2. 前記薄膜トランジスタは絶縁基板上に形成された半導体層とゲート絶縁層を介して前記半導体層上に形成された前記ゲート電極とを有し、前記半導体層は、前記ゲート電極の端部近傍に設けられ、ソース領域及びドレイン領域の不純物濃度より不純物濃度の低くされたＬＤＤ領域を有し、
   ゲート長の長いゲート電極に対応するＬＤＤ領域の長さはゲート長の短いゲート電極に対応するＬＤＤ領域の長さより長いことを特徴とする請求項１記載の薄膜トランジスタ基板。
3. 前記ＬＤＤ領域が、ゲート電極をマスクとして不純物をドープすることにより形成されることを特徴とする請求項２記載の薄膜トランジスタ基板。
4. 前記ゲート長の長いゲート電極のテーパー角度と前記ゲート長の短いゲート電極のテーパー角度との差が２０°以上であることを特徴とする請求項１〜３のいずれか１項記載の薄膜トランジスタ基板。
5. 絶縁基板上にゲート長の異なる複数種類の薄膜トランジスタを形成する薄膜トランジスタ基板の製造方法であって、
   前記絶縁基板上に形成された半導体層上にゲート絶縁層を形成し、前記ゲート絶縁層上に、ゲート長の長いゲート電極のテーパー角度がゲート長の短いゲート電極のテーパー角度より小さくなるようにゲート電極を形成することを特徴とする薄膜トランジスタ基板の製造方法。
6. 前記ゲート電極を形成した後、前記ゲート電極をマスクとして前記半導体層に不純物をドープし、前記ゲート電極の端部近傍にソース領域及びドレイン領域と前記ソース領域及びドレイン領域の不純物濃度より不純物濃度の低くされたＬＤＤ領域とを形成することを特徴とする請求項５記載の薄膜トランジスタ基板の製造方法。
7. 前記ゲート長の長いゲート電極に対応するＬＤＤ領域の長さを前記ゲート長の短いゲート電極に対応するＬＤＤ領域の長さより長くすることを特徴とする請求項６記載の薄膜トランジスタ基板の製造方法。
8. 前記ゲート長の長いゲート電極のテーパー角度と前記ゲート長の短いゲート電極のテーパー角度との差を２０°以上とすることを特徴とする請求項５〜７のいずれか１項記載の薄膜トランジスタ基板の製造方法。
9. 前記ゲート電極は、前記ゲート絶縁層上に形成されたゲート配線材料層上にレジストパターンを形成した後、前記レジストパターンを介して前記ゲート配線材料層をエッチングして形成され、
   前記ゲート長の長いゲート電極に対応するレジストパターンのテーパー角度を前記ゲート長の短いゲート電極に対応するレジストパターンのテーパー角度より小さくすることを特徴とする請求項５〜８のいずれか１項記載の薄膜トランジスタ基板の製造方法。
10. 前記ゲート長の長いゲート電極に対応するレジストパターンのテーパー角度と前記ゲート長の短いゲート電極に対応するレジストパターンのテーパー角度との差を２０°以上とすることを特徴とする請求項９記載の薄膜トランジスタ基板の製造方法。
11. 前記エッチングはドライエッチングであることを特徴とする請求項９又は１０記載の薄膜トランジスタ基板の製造方法。
12. 前記レジストパターンは、前記ゲート配線材料層上に塗布したｉ線レジストを露光、現像及び焼結することにより形成されることを特徴とする請求項９〜１１のいずれか１項記載の薄膜トランジスタ基板の製造方法。

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