JP2005217368A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】信頼性の高い薄膜トランジスタを提供する。
【解決手段】活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16を薄膜部18とする。活性層５のチャネル領域11および各ＬＤＤ領域14,15となる部分上のゲート絶縁膜16を厚膜部17として薄膜部18より厚くする。不純物を低い加速電圧で高濃度にイオンドーピングして、活性層５のソース領域12およびドレイン領域13となる部分のみをドーピングする。不純物を高い加速電圧で低濃度にイオンドーピングして、活性層５のＬＤＤ領域14,15となる部分のみをドーピングする。ゲート電極20を微細化してゲート長を短くした高性能な薄膜トランジスタ４を提供できる。
【選択図】図１

Description

本発明は、透光性基板上に設けられた半導体層上に絶縁層を介してゲート電極が設けられた薄膜トランジスタおよびその製造方法に関する。

従来、この種の薄膜トランジスタとしては、ゲート電極直下である半導体層のチャネル領域上のゲート絶縁層の膜厚を、この半導体層のソース領域、ドレイン領域およびＬＤＤ領域上のゲート絶縁層の膜厚よりも厚くした構成が知られている。

そして、この薄膜トランジスタは、ガラス基板上に形成した島状の半導体層を含むガラス基板上にゲート絶縁層となる酸化シリコン膜を形成する。この後、この酸化シリコン膜上にゲート電極層を形成した後に、このゲート電極層およびゲート絶縁層をパターニングして、半導体層のチャネル領域となる部分上のみにゲート電極層を残してゲート電極とするとともに、このゲート電極直下以外のゲート絶縁層が３ｎｍほどエッチングされて除去される。このとき、このゲート電極直下である半導体層のチャネル領域となる部分上のゲート絶縁層は、ゲート電極がマスクとなるから、ゲート電極のエッチングによって除去されて薄くされることはない。この結果、半導体層のチャネル領域となる部分上のゲート絶縁層の膜厚が、この半導体層のソース領域、ドレイン領域およびＬＤＤ領域となる部分上のゲート絶縁層の膜厚よりも厚くなる。

この後、半導体層のチャネル領域上に残したゲート電極をマスクとして半導体層のソース領域、ドレイン領域およびＬＤＤ領域となる部分に不純物をドーピングして、ＬＤＤ領域を形成する。さらに、半導体層のＬＤＤ領域となる部分上にマスクを形成してから、この半導体層のソース領域およびドレイン領域となる部分に高濃度の不純物をドーピングして、これらソース領域およびドレイン領域を形成した構成が知られている(例えば、特許文献１参照。)。
特開２００１−１８９４６１号公報（第５−６頁、図３）

近年、多結晶シリコン膜を用いた薄膜トランジスタ(ＴＦＴ)−液晶ディスプレイ(ＬＣＤ)パネルの製造では、アナログスイッチやシフトレジスタなどの駆動回路の一部を同時に作り込んでいる。従来は、ＴＦＴゲート幅などの素子幅が３μｍ程度の加工ができれば十分であったが、さらに外付け回路のデジタル／アナログ(Ｄ／Ａ)コンバータや画素内メモリ回路なども多結晶シリコンを用いた薄膜トランジスタで作り込む場合には、薄膜トランジスタ特性の向上や開口率の向上が必要であるから、２．５μｍ以下の微細加工が要求される。

そして、ゲート配線、すなわちゲート長を微細化して薄膜トランジスタ特性を向上させた場合には、ドレイン領域端への電界集中による素子の特性劣化の影響が大きくなる。また、ゲート配線幅のばらつきが薄膜トランジスタ特性に及ぼす影響が大きくなるため、配線幅のばらつきを抑えなければ回路動作不良等の不良を発生させてしまうおそれがある。

このような薄膜トランジスタ特性の劣化を回避するために、薄膜トランジスタのチャネル領域とソース領域およびドレイン領域との間にＬＤＤ(Lightly Doped Drain)領域をそれぞれ設けて、電界緩和して特性劣化を少なくすることが一般的になされている。そして、これらＬＤＤ領域の形成方法としては、従来からフォトリソグラフィにより形成する方法とゲート加工の様々な工夫などによるセルフアラインで形成する方法があった。

ここで、フォトリソグラフィによりＬＤＤ領域を形成する方法では、１回目のフォトリソグラフィによってゲート配線を形成してから、このゲート配線をマスクとして半導体層のソース領域、ドレイン領域およびＬＤＤ領域となる部分に不純物を低濃度にドープしてＬＤＤ領域を形成した後に、２回目のフォトリソグラフィによってＬＤＤ領域をレジストマスクにてマスクさせた状態で、半導体層のソース領域およびドレイン領域となる部分に不純物を高濃度にドープして、これらソース領域およびドレイン領域を形成している。

このため、ＬＤＤ領域長はフォトリソグラフィのレイヤの合わせ精度で決定されるので、通常最小１．５μｍ程度の長いＬＤＤ領域しか形成できない。このとき、ゲート電極長が３．０μｍ程度と長く高性能なＴＦＴが必要でない場合は問題とならないが、微細化が進み、ゲート電極長が２μｍ以下と小さくなった場合には、ＬＤＤ領域長が長くてＬＤＤ領域での抵抗を高くすると、直列抵抗として働いてしまうから、高性能な薄膜トランジスタを形成することができない。

そこで、ＬＤＤ領域長を短くするための方法としてゲート絶縁層を用いたセルフアライン方式が用いられている。この方法にも従来からいくつかの製造方法が存在するが、例えばゲート配線を形成する時に、まずゲート配線を所望のゲート電極幅よりもＬＤＤ領域分長くエッチングして、ゲート絶縁膜を介して半導体層のソース領域およびドレイン領域となる部分に高濃度の不純物をドーピングさせる。次に、ゲート配線上のレジストを後退させてから、２回目のエッチングによって所望のゲート電極長までエッチングする。次に、半導体層のＬＤＤ領域となる部分に低濃度の不純物をドーピングさせる。

次に、熱によるアニールにて半導体層を活性化させて、この半導体層にてソース領域、ドレイン領域およびＬＤＤ領域を形成した後に、ゲート電極を含むゲート絶縁層上に層間絶縁膜を成膜する。この後、これら層間絶縁膜およびゲート絶縁層にコンタクトホールを形成してから、これらコンタクトホールを含む層間絶縁膜上にソース電極およびドレイン電極を形成する。

このとき、ＯＮ電流が高い高性能であり、かつ薄膜トランジスタ特性の劣化のない高信頼性である薄膜トランジスタを形成するためには、可能な限りゲート電極長およびＬＤＤ領域長のそれぞれを短くして、これらＬＤＤ領域を高抵抗にすることが望ましい。

ところが、このようなセルフアライン方式でＬＤＤ領域を形成する場合には、１回目として半導体層のソース領域およびドレイン領域となる部分に不純物をドーピングする際に、ゲート絶縁層を介して、このゲート絶縁膜下の半導体層に高濃度に不純物をドーピングして低抵抗化しなければならないから、例えば５０ＫｅＶ以上の高加速の加速電圧でないと所望するドーピングができない。そして、このように高加速条件でドーピングした場合には、横方向としてのゲート電極方向、すなわち半導体層のＬＤＤ領域となる部分へと不純物が拡散してしまうおそれがある。

この場合、微細化してＬＤＤ領域長を０．５μｍ程度と短く形成しようとした場合には、ソース領域およびドレイン領域よりも高抵抗に形成する必要があるＬＤＤ領域側に不純物が拡散してしまうおそれがあるから、これらＬＤＤ領域を形成できないという問題が生じてしまう。特に、短チャネル型の薄膜トランジスタのドレイン領域の劣化による特性不良を防ぐために、ＬＤＤ領域を低濃度にドーピングして高抵抗に形成した場合には、ソース領域およびドレイン領域からの不純物拡散が起きると影響が大きくなるから、これらＬＤＤ領域を高抵抗化することが困難であるとともに、これらＬＤＤ領域の抵抗を制御できない。

さらに、チャネル領域長であるゲート電極長を２μｍ以下と短くするとともにＬＤＤ領域長を０．５μｍ以下と短くした場合には、ゲート電極下の半導体層であるチャネル領域まで不純物拡散が起こってしまい、ゲート電極長の制御性も悪くなり、結果として薄膜トランジスタ特性がばらつく原因となってしまう。

また、上述した薄膜トランジスタでは、半導体層のチャネル領域となる部分上のゲート絶縁層の膜厚を、この半導体層のソース領域、ドレイン領域およびＬＤＤ領域となる部分上のゲート絶縁層の膜厚よりも厚くして、ゲート絶縁層のマイクロクラックの発生を防止しているが、半導体層のＬＤＤ領域となる部分上のゲート絶縁層をも半導体層のソース領域およびドレイン領域となる部分と同様に膜厚を薄くしている。

このため、これらソース領域およびドレイン領域よりも高抵抗に形成する必要があるＬＤＤ領域側への不純物の拡散が防止できず、これらＬＤＤ領域長、およびこれらＬＤＤ領域の抵抗の制御が容易ではないから、薄膜トランジスタ特性のばらつきが多くなり、信頼性の高い薄膜トランジスタの提供が容易ではないという問題を有している。

本発明は、このような点に鑑みなされたもので、信頼性の高い薄膜トランジスタおよびその製造方法を提供することを目的とする。

本発明は、チャネル領域、このチャネル領域の両側に設けられた低不純物濃度領域、およびこれら低不純物濃度領域の両側に設けられたソース領域およびドレイン領域のそれぞれを備えた半導体層と、この半導体層上に設けられ、前記低不純物濃度領域上の膜厚よりも前記ソース領域およびドレイン領域上の膜厚が薄く形成され、これらソース領域およびドレイン領域上の膜厚の薄い部分に不純物が低加速電圧で注入された絶縁層と、前記半導体層のチャネル領域に対向して前記絶縁層上に設けられたゲート電極とを具備したものである。

そして、半導体層を含む透光性基板上に設けられた絶縁層のソース領域およびドレイン領域上の膜厚を、この絶縁層の低不純物濃度領域上の膜厚よりも薄く形成するとともに、この絶縁層のソース領域およびドレイン領域上の膜厚の薄い部分に不純物を低加速電圧で注入したことにより、半導体層のソース領域およびドレイン領域よりも、この半導体層の低不純物濃度領域側への不純物の拡散が防止できる。この結果、これら低不純物濃度領域の長さや抵抗の制御が容易にできるから、薄膜トランジスタ特性のばらつきを少なくできるので、この薄膜トランジスタの信頼性を高くできる。

本発明によれば、ソース領域およびドレイン領域上の絶縁層の膜厚を、低不純物濃度領域上の絶縁層の膜厚よりも薄く形成し、この絶縁層のソース領域およびドレイン領域上の膜厚の薄い部分に不純物を低加速電圧で注入したことにより、ソース領域およびドレイン領域よりも低不純物濃度領域側への不純物の拡散が防止でき、これら低不純物濃度領域の長さや抵抗の制御を容易にできるから、薄膜トランジスタ特性のばらつきを少なくでき、この薄膜トランジスタの信頼性を高くできる。

以下、本発明の液晶表示装置の第１の実施の形態の構成を図１ないし図９を参照して説明する。

図１ないし図９において、１は平面表示装置としての液晶表示装置１で、この液晶表示装置１は、ドライバ内蔵型の液晶表示デバイスである。そして、この液晶表示装置１は、回路基板としての略矩形平板状のアクティブマトリクス型であるトップゲートタイプのアレイ基板２を備えている。このアレイ基板２は、半導体薄膜トランジスタアレイであり、略透明な矩形平板状の絶縁基板である透光性基板としてのガラス基板３を有している。このガラス基板３の一主面である表面上には、シリコン窒化膜(ＳｉＮ_Ｘ)や酸化シリコン膜(ＳｉＯ_Ｘ)などにて構成された図示しないアンダーコート層が積層されて成膜されている。このアンダーコート層は、ガラス基板３上に形成される各素子への不純物の拡散を防止する。

そして、このアンダーコート層上には、画素回路用のスイッチング素子である複数のｎ型ポリシリコン薄膜トランジスタ素子としての薄膜トランジスタ(ＴＦＴ)４がマトリクス状に積層されて形成されている。これら薄膜トランジスタ４のそれぞれは、アンダーコート層上に形成されたｐ⁻領域である半導体層としての活性層５を有している。この活性層５は、多結晶半導体としての膜厚５０ｎｍのポリシリコン層にて構成されている。なお、このポリシリコン層は、非単結晶半導体である非晶質半導体としてのアモルファスシリコン層のレーザアニールにより結晶化されて形成されている。

そして、この活性層５は、この活性層５の中央部に設けられたチャネル領域11を有している。このチャネル領域11の両側には、ｎ^＋領域である電極部としてのソース領域12およびドレイン領域13のそれぞれが対向して設けられている。これらソース領域12およびドレイン領域13は、活性層５のチャネル領域11となる部分の両側に、５ｋｅＶ以上２５ｋｅＶ以下の低加速電圧にて高濃度に不純物を注入させたドーピングにて形成されている。

さらに、薄膜トランジスタ４のチャネル領域11とソース領域12およびドレイン領域13との間には、低不純物濃度領域としてのｎ⁻領域であるＬＤＤ(Lightly Doped Drain)領域14,15が形成されている。これらＬＤＤ領域14,15は、ソース領域12およびドレイン領域13それぞれの内側であるとともにチャネル領域11の外側に位置する活性層５に、高加速電圧にて低濃度に不純物を注入させたドーピングにて形成されている。すなわち、これらＬＤＤ領域14,15は各薄膜トランジスタ４のチャネル領域11の両側に設けられており、これらＬＤＤ領域14,15の両側にソース領域12およびドレイン領域13が設けられている。そして、これらＬＤＤ領域14,15は、０．２μｍ以上０．８μｍ以下の幅寸法、すなわちＬＤＤ長を有している。

さらに、これらチャネル領域11、ソース領域12、ドレイン領域13およびＬＤＤ領域14,15のそれぞれを含むアンダーコート層上には、絶縁性を有するシリコン酸化膜である第１の絶縁膜であるゲート絶縁層としての酸化シリコン膜(ＳｉＯ_Ｘ)からなる膜厚１００ｎｍ程度のゲート絶縁膜16が積層されて成膜されている。このゲート絶縁膜16は、このゲート絶縁膜16におけるチャネル領域11および各ＬＤＤ領域14,15上に位置する部分である厚膜部17を備えている。この厚膜部17は、８５ｎｍ程度の膜厚に設定されている。

さらに、このゲート絶縁膜16における厚膜部17以外の部分、すなわちソース領域12、ドレイン領域13およびアンダーコート層上に位置する部分は、厚膜部17の膜厚よりも膜厚が薄い薄膜部18とされている。したがって、このゲート絶縁膜16の厚膜部17は、このゲート絶縁膜16の薄膜部18以上の膜厚であり、この薄膜部18の膜厚よりも厚く形成されている。具体的に、この薄膜部18は、０ｎｍ以上２０ｎｍ以下の膜厚に設定されている。

また、各チャネル領域11に対向したゲート絶縁膜16上には、第１メタルとしてのゲート配線材料であるゲート電極層19のエッチングにて形成された膜厚３００ｎｍのゲート電極20が積層されて成膜されている。ここで、このゲート電極20を構成するゲート電極層19としては、モリブデン(Ｍｏ)やタングステン(Ｗ)、アルミニウム(Ａｌ)など、あるいはこれらの合金などが用いられる。そして、これらゲート電極20は、ゲート絶縁膜16を介して各薄膜トランジスタ４のチャネル領域11に対向しており、このチャネル領域11の幅寸法に略等しい幅寸法を有している。このとき、このゲート電極20の幅寸法であるゲート長は、１．５μｍに設定されている。

さらに、各薄膜トランジスタ４のゲート電極20それぞれを含むゲート絶縁膜16上には、絶縁性を有する酸化シリコン膜である第２絶縁層としての第２の絶縁膜である層間絶縁膜21が積層されて成膜されている。そして、これら層間絶縁膜21およびゲート絶縁膜16には、これら層間絶縁膜21およびゲート絶縁膜16のそれぞれを貫通した導通部としてのコンタクト部である複数のコンタクトホール22,23が開口されて設けられている。

ここで、これらコンタクトホール22,23それぞれは、各薄膜トランジスタ４のゲート電極20の両側である、この薄膜トランジスタ４のソース領域12およびドレイン領域13上に設けられている。そして、コンタクトホール22は、薄膜トランジスタ４のソース領域12に連通して開口している。また、コンタクトホール23は、薄膜トランジスタ４のドレイン領域13に連通して開口している。

さらに、各薄膜トランジスタ４のソース領域12に連通したコンタクトホール22には、信号線であるソース電極24がそれぞれ積層されて設けられている。これらソース電極24は、コンタクトホール22を介して薄膜トランジスタ４のソース領域12に電気的に接続されて導通されている。また、各薄膜トランジスタ４のドレイン領域13に連通したコンタクトホール23には、信号線であるドレイン電極25がそれぞれ積層されて設けられている。これらドレイン電極25は、コンタクトホール23を介して薄膜トランジスタ４のドレイン領域13に電気的に接続されて導通されている。なお、これらソース電極24およびドレイン電極25それぞれは、第２メタルにて構成されている。

そして、各薄膜トランジスタ４のソース電極24およびドレイン電極25のそれぞれを含む層間絶縁膜21上には、これら薄膜トランジスタ４を覆うように窒化シリコン(ＳｉＮ)膜にて構成された保護膜としてのパッシベーション膜26が積層されて成膜されている。このパッシベーション膜26には、このパッシベーション膜26を貫通した導通部としてのコンタクトホール27が開口されて設けられている。このコンタクトホール27は、薄膜トランジスタ４のソース電極24に連通して開口している。

さらに、このコンタクトホール27を含むパッシベーション膜26上には、薄膜トランジスタ４にて制御される画素電極28が積層されて成膜されている。この画素電極28は、コンタクトホール27を介して薄膜トランジスタ４のドレイン電極25に電気的に接続されて導通されている。さらに、この画素電極28を含んだパッシベーション膜26上には、配向膜29が積層されて成膜されている。

一方、アレイ基板２に対向してコモン基板としての矩形平板状の対向基板31が配設されている。この対向基板31は、略透明な矩形平板状の絶縁性基板であるガラス基板32を備えている。このガラス基板32のアレイ基板２に対向した側の一主面には、コモン電極としての対向電極33が積層されて成膜されて設けられている。また、この対向電極33上には配向膜34が積層されて成膜されている。そして、この対向基板31の配向膜34とアレイ基板２の配向膜29との間には、液晶35が介挿されて封止されて配設されている。

さらに、アレイ基板２における対向基板31が対向して配設された側の反対側には、背面光源としての図示しないバックライトが対向して配設されている。このバックライトは、面状の光をアレイ基板２に入射させて、このアレイ基板２上の薄膜トランジスタ４による画素電極28の制御によって、このアレイ基板２上に表示される画像を目視可能にする。

次に、上記第１の実施の形態の液晶表示装置の製造方法を説明する。

まず、図２に示すように、プラズマＣＶＤ工程として、ガラス基板３上にアンダーコート層をプラズマＣＶＤ(Chemical Vapor Deposition)法で形成する。

次に、ＰＥ(Plasma Enhanced)−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法によるスパッタリング工程などにより、ガラス基板３上のアンダーコート層上に非晶質半導体層である図示しないアモルファスシリコン膜を堆積する。

この後、レーザ照射工程として、このアモルファスシリコン膜にエキシマレーザビームを照射してレーザアニールして、このアモルファスシリコン膜を結晶化させて膜厚５０ｎｍのポリシリコン層41にする。

さらに、ドライエッチング工程として、このポリシリコン層41をドライエッチングにて島状にパターニングして活性層５とする。

次いで、ゲート絶縁膜形成工程として、これら島状の活性層５を含むアンダーコート層上の一面に、ＰＥ−ＣＶＤ法やＥＣＲ(Electron-Cyclotron Resonance)−ＣＶＤ法などにて膜厚１００ｎｍのゲート絶縁膜16を形成する。

この後、ゲート電極層形成工程として、このゲート絶縁膜16上の一面に、モリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタにて成膜して膜厚３００ｎｍのゲート電極層19を形成する。

次に、レジストマスク形成工程としてのリソグラフィ工程として、このゲート電極層19に図示しないレジスト層をレジスト塗布工程として塗布して形成した後、このレジスト層を露光工程として露光してから現像工程として現像することによって、図３に示すように、活性層５のチャネル領域11となる部分上に、エッチングのためのレジストマスク42を形成する。

このとき、各薄膜トランジスタ４のゲート電極20となる部分のレジストマスク42を、最終的なゲート電極20のゲート長よりも、これら各薄膜トランジスタ４のＬＤＤ領域14,15のＬＤＤ長となる分だけ長く形成しておく。

次に、１回目のエッチング工程である第１のドライエッチング工程として、フォトリソグラフィにて形成したレジストマスク42をマスクとして、図４に示すように、ゲート電極層19をパターニングして、各薄膜トランジスタ４のゲート電極20およびＬＤＤ領域14となる部分上のゲート電極層19のみを残す。このとき、この第１のドライエッチング工程では、ＲＩＥ(Reactive Ion Etching)装置を用いる。

このとき、イオンの引き込み電圧とプラズマ生成のための電圧発生装置が分離した２周波の電源を有するリアクタが用いられることが多く、誘導結合型やＥＣＲプラズマ型なども用いられる。なお、エッチングガスとしては、六弗化硫黄(ＳＦ_６)／酸素(Ｏ_２)を用いた。また、ソースパワー、バイアスパワーおよび圧力は、各薄膜トランジスタ４のゲート電極20の形状に合わせて設定した。

そして、第１回目のエッチング工程でのゲート電極層19のエッチングによるオーバーエッチングによって、ゲート絶縁膜16が面内平均で１５ｎｍ程エッチングされた。

次に、アッシング工程として、連続して酸素(Ｏ_２)アッシングして、図５に示すように、各活性層５のＬＤＤ領域14,15となる部分上のレジストマスク42をエッチングする。このとき、これら各活性層５のＬＤＤ領域14,15となる部分のＬＤＤ長は、アッシング工程でのアッシング量で決まり、１回目のエッチング工程でのエッチング条件によって制御できる。具体的には、レジストマスク42を幅方向に沿って、このレジストマスク42の両側が０．５μｍ程後退するようにエッチングした。

この後、２回目のエッチング工程である第２のドライエッチング工程として、図６に示すように、各活性層５のＬＤＤ領域14,15となる部分上に位置するゲート電極層19をエッチングする。このとき、各活性層５のＬＤＤ領域14,15となる部分上に位置するゲート絶縁膜16は、１回目のエッチング工程の場合と同様にオーバーエッチングによって１５ｎｍ程エッチングされた。

さらに、上部にゲート電極層19が形成されていない各活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16は、２回目のエッチング工程によってもエッチングされる。したがって、通常はオーバーエッチングのときにしか削られない下地のゲート絶縁膜16がエッチングの際にも削られる。結果として、活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16は、６５ｎｍ程エッチングされている。

ここで、２回目のエッチング工程でのエッチング条件では、ゲート電極層19とゲート絶縁膜16とのエッチング選択比を６とした。さらに、エッチングガスとして六弗化硫黄(ＳＦ_６)／酸素(Ｏ_２)を用いているため、活性層５との選択比がほとんどない。よって、この選択比がこれ以上低い場合には、これら活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16が消失したとたんに、この消失したゲート絶縁膜16下の活性層５の表面もエッチングされて消失されてしまう。したがって、２回目のエッチング工程では、ゲート電極層19とゲート絶縁膜16との選択比をできるだけ高選択比条件とするのが望ましい。

この結果、このような加工条件による１回目および２回目のエッチング工程によって、活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16の膜厚を２０ｎｍとして薄膜部18とするとともに、ＬＤＤ領域14,15上に位置するゲート絶縁膜16の膜厚を８５ｎｍとして厚膜部17とする。また、２回目のエッチング工程によって、ゲート電極層19のゲート電極20となる部分のゲート長を１．５μｍとした。

次に、第１のイオンドーピング工程として、ゲート電極20を用いたセルフアライン方式を用い、図７に示すように、例えばホスフィン(ＰＨ_３)などのドーパントである不純物を、図示しないイオンドーピング装置を用いてゲート電極20をマスクとして活性層５のソース領域12およびドレイン領域13となる部分にイオンドーピングしてｎ^＋領域とし、薄膜トランジスタ４のソース領域12およびドレイン領域13のそれぞれを形成する。

このとき、活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16の薄膜部18の膜厚を薄くしたことにより、低い加速電圧で高濃度に不純物の注入が可能である。このため、このときのドーピング条件をドーズ量１．３ｅ^１５／ｃｍ^２とするとともに、加速電圧を２０ＫｅＶとした。この結果、これらソース領域12およびドレイン領域13それぞれにおける不純物濃度が１．３ｅ^２０／ｃｍ^３となった。このとき、低加速で不純物をドーピングしているため、活性層５のＬＤＤ領域14,15となる部分がドーピングされる量はほとんどなく、この活性層５のＬＤＤ領域14,15となる部分の不純物濃度は５ｅ^１３／ｃｍ^３以下であった。

この後、第２のイオンドーピング工程として、ゲート電極20を用いたセルフアライン方式を用い、図８に示すように、ゲート電極20をマスクとして活性層５の各ＬＤＤ領域14,15となる部分にリン(Ｐ)などのドーパントである不純物をイオンドーピングしてｎ⁻領域とし、薄膜トランジスタ４の各ＬＤＤ領域14,15を形成する。このとき、この活性層５の各ＬＤＤ14,15領域となる部分上に位置するゲート絶縁膜16の厚膜部17の膜厚が他の部分である、このゲート絶縁膜16の薄膜部18よりも厚く形成されていることにより、高い加速電圧で低濃度に不純物を注入した。すなわち、このときのドーピング条件をドーズ量１．５ｅ^１３／ｃｍ^２とするとともに、加速電圧５０ＫｅＶとした。この結果、各ＬＤＤ領域14,15の不純物濃度が５ｅ^１７／ｃｍ^３となった。

次に、熱活性化工程として、薄膜トランジスタ４のソース領域12、ドレイン領域13およびＬＤＤ領域14,15中のそれぞれの不純物を、５００℃の温度で１時間、熱によるアニールにて活性化した。この結果、これらソース領域12およびドレイン領域13のシート抵抗が１．８ｋΩ／ｃｍ^２となるとともに、各ＬＤＤ領域14,15のシート抵抗が２０ｋΩ／ｃｍ^２となった。

この後、層間絶縁膜形成工程として、ゲート電極20を含むゲート絶縁膜16上の一面に膜厚６００ｎｍの層間絶縁膜21を成膜した後、フォトリソグラフィ工程およびエッチング工程として、この層間絶縁膜21およびゲート絶縁膜16にコンタクトホール22,23を形成して、ソース領域12およびドレイン領域13を露出させる。

この状態で、これらコンタクトホール22,23を含む層間絶縁膜21上の一面に、膜厚５００ｎｍの信号線材料をスパッタにて成膜した後、フォトリソグラフィ工程およびエッチング工程として、図９に示すように、この信号線材料をパターニングして信号線パターンとしてソース電極24およびドレイン電極25のそれぞれを形成し、液晶表示装置１のスイッチング部およびシフトレジスタなどの回路部に使用される薄膜トランジスタ４を形成する。

さらに、パッシベーション膜形成工程として、これらソース電極24およびドレイン電極25それぞれを含む層間絶縁膜21上にパッシベーション膜26を形成した後、このパッシベーション膜26にコンタクトホール27を形成して、薄膜トランジスタ４のドレイン電極25を露出させる。

この状態で、このコンタクトホール27を含むパッシベーション膜26上に画素電極28を形成した後、この画素電極28を含むパッシベーション膜26上に配向膜29を形成してアレイ基板２を完成する。

さらに、このアレイ基板２の配向膜29側に、対向基板31の配向膜34側を対向させて取り付けた後、図１に示すように、これらアレイ基板２の配向膜29と対向基板31の配向膜34との間に液晶35を注入して介挿させて封止して液晶表示装置１を完成する。

この後、この液晶表示装置１のアレイ基板２の裏面側にバックライトを対向させて取り付ける。

上述したように、上記第１の実施の形態では、活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16の膜厚を、この活性層５のチャネル領域11および各ＬＤＤ領域14,15となる部分上のゲート絶縁膜16の膜厚よりも薄くして、活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16を薄膜部18とするとともに、この活性層５のチャネル領域11および各ＬＤＤ領域14,15となる部分上のゲート絶縁膜16を厚膜部17とした。

この結果、第１のイオンドーピング工程にて、このゲート絶縁膜16上に形成されたゲート電極20をマスクとして、例えばホスフィン(ＰＨ_３)などの不純物を低い加速電圧で高濃度にイオンドーピングすることにより、このゲート絶縁膜16の薄膜部18下に位置する活性層５のソース領域12およびドレイン領域13となる部分のみをｎ^＋領域として、これらソース領域12およびドレイン領域13それぞれを形成できる。

さらに、この第１のイオンドーピング工程の後に、第２のイオンドーピング工程として、ゲート電極20をマスクとして、例えばリン(Ｐ)などの不純物を高い加速電圧で低濃度にイオンドーピングすることにより、ゲート絶縁膜16の厚膜部17下に位置する活性層５の各ＬＤＤ領域14,15となる部分をｎ⁻領域として、これら各ＬＤＤ領域14,15それぞれを形成できる。

したがって、活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16の膜厚を、この活性層５のチャネル領域11および各ＬＤＤ領域14,15となる部分上のゲート絶縁膜16の膜厚よりも薄くしたことにより、この活性層５のソース領域12およびドレイン領域13となる部分よりも、この活性層５の各ＬＤＤ領域14,15となる部分側への不純物の拡散および注入を防止しつつ、薄膜トランジスタ４のソース領域12、ドレイン領域13および各ＬＤＤ領域14,15のそれぞれを形成できる。

よって、ゲート電極20を微細化してゲート長を短くした高性能な特性を有する薄膜トランジスタ４を得ることができるとともに、これら各薄膜トランジスタ４のＬＤＤ領域14,15のＬＤＤ長や、これら各ＬＤＤ領域14,15の抵抗を制御性良く形成できる。この結果、薄膜トランジスタ特性であるＴＦＴ特性のばらつきを少なくでき、信頼性の高い薄膜トランジスタ４を形成できるので、これら薄膜トランジスタ４を備えた液晶表示装置１の信頼性を高くできる。

なお、上記第１の実施の形態では、第１のドライエッチング工程前におけるゲート絶縁膜16の膜厚が１００ｎｍ以上の場合に適用できるが、図１０ないし図１９に示す第２の実施の形態のように、第１のドライエッチング工程前のゲート絶縁膜16の膜厚が１００ｎｍ以下の場合には、活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16を薄く残すことが難しい。

したがって、第１のドライエッチング工程前におけるゲート絶縁膜16の膜厚が１００ｎｍ以下、例えば７０ｎｍと薄い場合には、図１１ないし図１３に示すように、第１の実施の形態と同様に、島状のゲート電極層19上にレジストマスク42を形成する。

この後、アッシング工程として、図１４に示すように、酸素アッシングによりレジストマスク42をエッチングして、このレジストマスク42の両側を活性層５のチャネル領域11となる部分上まで後退させる。

次に、第２のドライエッチング工程として、図１５に示すように、活性層５のＬＤＤ領域14,15となる部分上のゲート電極層19の両側をエッチングして後退させる。このとき、第１のドライエッチング工程前である初期のゲート絶縁膜16の膜厚が厚くないため、上述した第１の実施の形態よりもゲート電極層19とゲート絶縁膜16との選択比を高選択比にエッチング、すなわち高選択エッチングする必要がある。

すなわち、第２のドライエッチング工程を高選択比条件でエッチングしないと、ソース領域12およびドレイン領域13となる部分の活性層５がエッチングされて消失してしまう。具体的に、ガス比、バイアスパワーおよび圧力を調整することによって選択比が１１となる条件に設定した。この結果、活性層５のＬＤＤ領域14,15となる部分上のゲート絶縁膜16のエッチング量が１０ｎｍとなり、このゲート絶縁膜16の厚膜部17の膜厚を６０ｎｍとするとともに、この活性層５のソース領域12およびドレイン領域13となる部分上のゲート絶縁膜16のエッチング量が５０ｎｍとなり、このゲート絶縁膜16の薄膜部18の膜厚を２０ｎｍとした。

この状態で、活性層５のソース領域12およびドレイン領域13となる部分をドーピングすると、この活性層５の各ＬＤＤ領域14,15となる部分に影響がでる可能性があるため、第１のイオンドーピング工程にて、この活性層５のソース領域12およびドレイン領域13となる部分をより低加速にイオンドーピングする必要がある。したがって、ゲート絶縁膜16下の活性層５との選択比が高いガス種を用いて、図１６に示すように、この活性層５のソース領域12およびドレイン領域13となる部分上の残りのゲート絶縁膜16をエッチングした。このときのガス種としては、少なくともエッチングガスに炭素、水素およびフッ素を含んだガスをエッチングガスとして用いた。また、ゲート絶縁膜16と活性層５との選択比を１０とした。

この結果、この活性層５のソース領域12およびドレイン領域13となる部分上に位置するゲート絶縁膜16の薄膜部18の膜厚が略０ｎｍ以上５ｎｍ以下となるとともに、この活性層５のＬＤＤ領域14,15となる部分上に位置するゲート絶縁膜16の厚膜部17の膜厚が５０ｎｍとなった。この状態からさらにオーバーエッチングすると、活性層５も１０ｎｍ程度エッチングされるが、この程度のエッチング量であれば、この活性層５のソース領域12およびドレイン領域13となる部分と、ソース電極24およびドレイン電極25とのコンタクトホール22,23の形成に影響はない。

次に、第１のイオンドーピング工程として、図１７に示すように、図示しないイオンドーピング装置を用いて、活性層５のソース領域12およびドレイン領域13となる部分にホスフィンを注入してイオンドーピングした。このとき、この活性層５のソース領域12およびドレイン領域13となる部分上にゲート絶縁膜16がないため、より低い加速電圧でも高濃度に不純物を注入でき、活性層５のＬＤＤ領域14,15となる部分への影響がより少なくなる。

このため、このときのドーピング条件をドーズ量１．０ｅ^１５／ｃｍ^２とするとともに、加速電圧を５ＫｅＶ以上１０ＫｅＶ以下とした。この結果、これらソース領域12およびドレイン領域13それぞれにおける不純物濃度が１．５ｅ^２０／ｃｍ^３となった。このとき、低加速で不純物をドーピングしているため、活性層５のＬＤＤ領域14,15となる部分がドーピングされることはなく、この活性層５のＬＤＤ領域14,15となる部分の不純物濃度は１ｅ^１４／ｃｍ^３以下であった。

この後、第２のイオンドーピング工程として、図１８に示すように、活性層５のＬＤＤ領域14,15をドーピングする。このとき、この活性層５のＬＤＤ領域14,15となる部分上のゲート絶縁膜16が膜厚の厚膜部17とされていることにより、高い加速電圧で低濃度に不純物をイオンドーピングした。このため、このときのドーピング条件をドーズ量１．５ｅ^１３／ｃｍ^２とするとともに、加速電圧を４０ＫｅＶとした。この結果、各ＬＤＤ領域14,15の不純物濃度が１ｅ^１８／ｃｍ^３となった。

次に、熱活性化工程として、薄膜トランジスタ４のソース領域12、ドレイン領域13およびＬＤＤ領域14,15中のそれぞれの不純物を、５００℃の温度で１時間、熱によるアニールにて活性化した。この結果、これらソース領域12およびドレイン領域13のシート抵抗が２．０ｋΩ／ｃｍ^２となるとともに、各ＬＤＤ領域14,15のシート抵抗が３０ｋΩ／ｃｍ^２となった。

この結果、活性層５のソース領域12およびドレイン領域13となる部分よりも、この活性層５の各ＬＤＤ領域14,15となる部分側への不純物の拡散および注入を防止しつつ、図１９に示すように、薄膜トランジスタ４のソース領域12、ドレイン領域13および各ＬＤＤ領域14,15を形成できる。したがって、ゲート電極20を微細化してゲート長を短くした高性能な特性を有する薄膜トランジスタ４を得ることができるとともに、これら各薄膜トランジスタ４のＬＤＤ領域14,15のＬＤＤ長や、これら各ＬＤＤ領域14,15の抵抗を制御性良く形成できるので、上記第１の実施の形態と同様の作用効果を奏することができる。

なお、上記各実施の形態において、第２のイオンドーピング工程の不純物を、例えばボロン(Ｂ)にして、所望のドーピング条件を用いることにより、上記各実施の形態と同様の作用効果を有するＬＤＤ領域14,15を備えた信頼性の高いＰ型の薄膜トランジスタを形成することもできる。

さらに、液晶表示装置１のアレイ基板２に用いられる薄膜トランジスタ４について説明したが、有機ＥＬ(ElectroLuminescence)素子などに用いられる薄膜トランジスタであっても、対応させて用いることができる。

本発明の液晶表示装置の第１の実施の形態を示す説明断面図である。 同上液晶表示装置の透光性基板上に半導体層、絶縁層およびゲート電極層を形成した状態を示す説明断面図である。 同上液晶表示装置のゲート電極層上にレジストマスクを形成した状態を示す説明断面図である。 同上液晶表示装置のゲート電極層をエッチングした状態を示す説明断面図である。 同上液晶表示装置のレジストマスクをエッチングした状態を示す説明断面図である。 同上液晶表示装置の絶縁層をエッチングした状態を示す説明断面図である。 同上液晶表示装置の半導体層のソース領域およびドレイン領域となる部分に不純物を注入する状態を示す説明断面図である。 同上液晶表示装置の半導体層の低不純物濃度領域となる部分に不純物を注入する状態を示す説明断面図である。 同上液晶表示装置のゲート電極を含む絶縁層上に層間絶縁膜を介してソース電極およびドレイン電極を形成した状態を示す説明断面図である。 本発明の第２の実施の形態の液晶表示装置を示す説明断面図である。 同上液晶表示装置の透光性基板上に半導体層、絶縁層およびゲート電極層を形成した状態を示す説明断面図である。 同上液晶表示装置のゲート電極層上にレジストマスクを形成した状態を示す説明断面図である。 同上液晶表示装置のゲート電極層をエッチングした状態を示す説明断面図である。 同上液晶表示装置のレジストマスクをエッチングした状態を示す説明断面図である。 同上液晶表示装置の絶縁層をエッチングした状態を示す説明断面図である。 同上液晶表示装置の絶縁層をさらにエッチングした状態を示す説明断面図である。 同上液晶表示装置の半導体層のソース領域およびドレイン領域となる部分に不純物を注入する状態を示す説明断面図である。 同上液晶表示装置の半導体層の低不純物濃度領域となる部分に不純物を注入する状態を示す説明断面図である。 同上液晶表示装置のゲート電極を含む絶縁層上に層間絶縁膜を介してソース電極およびドレイン電極を形成した状態を示す説明断面図である。

符号の説明

４ 薄膜トランジスタ
５ 半導体層としての活性層
11 チャネル領域
12 ソース領域
13 ドレイン領域
14,15 低不純物濃度領域としてのＬＤＤ領域
16 絶縁層としてのゲート絶縁膜
19 ゲート電極層
20 ゲート電極

Claims (6)

1. チャネル領域、このチャネル領域の両側に設けられた低不純物濃度領域、およびこれら低不純物濃度領域の両側に設けられたソース領域およびドレイン領域のそれぞれを備えた半導体層と、
   この半導体層上に設けられ、前記低不純物濃度領域上の膜厚よりも前記ソース領域およびドレイン領域上の膜厚が薄く形成され、これらソース領域およびドレイン領域上の膜厚の薄い部分に不純物が低加速電圧で注入された絶縁層と、
   前記半導体層のチャネル領域に対向して前記絶縁層上に設けられたゲート電極と
   を具備したことを特徴とした薄膜トランジスタ。
2. 絶縁層は、ソース領域およびドレイン領域上の膜厚が０ｎｍ以上２０ｎｍ以下である
   ことを特徴とした請求項１記載の薄膜トランジスタ。
3. 低不純物濃度領域は、０．２μｍ以上０．８μｍ以下の幅寸法を有している
   ことを特徴とした請求項１または２記載の薄膜トランジスタ。
4. 半導体層を形成し、
   この半導体層上に絶縁層を形成し、
   この絶縁層上にゲート電極層を形成し、
   このゲート電極層および前記絶縁層を高選択エッチングして、前記半導体層に対向したゲート電極を形成するとともに、このゲート電極の両側に位置する前記半導体層上の前記絶縁層の膜厚を前記ゲート電極下の前記絶縁層の膜厚よりも薄くし、
   前記ゲート電極の両側に位置する前記半導体層をソース領域およびドレイン領域とし、
   これらソース領域およびドレイン領域それぞれの内側に位置する半導体層を低不純物濃度領域とする
   ことを特徴とする薄膜トランジスタの製造方法。
5. ゲート電極の両側に位置する半導体層に、低加速電圧にて高濃度に不純物をドーピングしてソース領域およびドレイン領域とし、
   これらソース領域およびドレイン領域それぞれの内側に位置する半導体層に、高加速電圧にて低濃度に不純物をドーピングして低不純物濃度領域とする
   ことを特徴とする請求項４記載の薄膜トランジスタの製造方法。
6. ゲート電極の両側に位置する半導体層に、５ｋｅＶ以上２５ｋｅＶ以下の加速電圧で不純物をドーピングしてソース領域およびドレイン領域とする
   ことを特徴とする請求項５記載の薄膜トランジスタの製造方法。

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