KR19980042862A - 박막트랜지스터, 박막트랜지스터의 제조방법 및액정표시장치 - Google Patents

박막트랜지스터, 박막트랜지스터의 제조방법 및액정표시장치 Download PDF

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Abstract

본 발명은 유리기판상에 형성된 저불순물 농도 영역(LDD) 구조를 갖는 박막 트랜지스터, 및 액정표시장치에 관한 것으로서, 유리 등의 절연성 기판상에, 정밀도 높은 LDD 구조를 간단하게 작성할 수 있는 박막트랜지스터, 박막트랜지스터의 제조방법, 및 액정표시장치를 제공하는 것을 목적으로 하며, 사이드벽(6)을 갖는 LDD 구조 TFT이고 사이드벽(6)과 게이트 절연막(3) 사이에 사이드벽(6)과 막질이 다른 층간막(5)이 형성되어 있으며, 사이드벽(6)을 이방성 에칭에 의해 형성할 때 이 층간막(5)으로 이방성 에칭을 정지할 수 있고 게이트 절연막(3) 및 기판(1)을 보호하는 것이 가능해지는 것을 특징으로 한다.

Description

박막트랜지스터, 박막트랜지스터의 제조방법 및 액정표시장치
본 발명은 유리 기판상에 형성된 저불순물 농도 영역(LDD) 구조를 갖는 박막트랜지스터, 및 액정표시장치에 관한 것이다.
현재, 액정표시장치는 구동회로를 어레이 기판 상에 일체로 만들어 넣는다는 요구에 부응할, 다결정 실리콘(p-Si)계의 반도체층을 사용한 박막트랜지스터(TFT)의 연구개발이 진행되고 있다.
이 p-Si TFT는 단결정 실리콘 박막트랜지스터와 동일하게 소스·드레인 간에 큰 전압을 인가하면, 브레이크 다운이나 TFT 특성의 악화를 일으킨다고 알려져 있다. 이 현상은 드레인 근방으로의 전계의 집중에 의해 핫캐리어가 발생하는 것 등이 주요인으로 생각되고 TFT의 미세화가 진행됨에 따라 점점 큰 문제가 되어 간다.
이 문제를 해결하기 위해 LDD 구조가 효과적이고 단결정 실리콘을 사용한 트랜지스터가 많이 사용되고 있다.
그러나 액정표시장치와 같이 대형 유리 기판 등에서는 에칭의 이방성이나 저온 공정의 요구 등에서 단결정 실리콘을 사용한 트랜지스터의 공정을 그대로 사용할 수 있다.
그래서, 단결정 실리콘의 공정과는 다른 수법으로 LDD 구조의 TFT를 형성하는 아이디어가 검토되고, 예를 들어 일본 특개평6-104279호 공보에는 게이트 전극의 양극 산화를 이용하여 사이드벽을 형성하는 방법, 일본 특개평5-175230, 일본 특개평5-275450호에는 게이트 전극의 사이드벽 에칭을 이용하는 방법, 일본 특개평7-307477호 공보에는 비스듬한 방향으로부터의 도핑을 이용하는 방법 등이 개시되어 있다.
그러나 이 방법은 사이드벽 폭의 제어가 충분하지 않았고 공정이 복잡해지는 등 반드시 만족스러운 방법이라고는 할 수 없었다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로 간단히 작성할 수 있고 정밀도가 높은 LDD 구조를 갖는 박막트랜지스터, 박막트랜지스터의 제조방법, 및 액정표시장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에서의 박막트랜지스터의 단면도,
도 2는 본 발명의 실시예 1에서의 박막트랜지스터의 제조공정을 도시한 도면,
도 3은 본 발명의 실시예 2에서의 박막트랜지스터의 제조공정을 도시한 도면,
도 4는 본 발명의 실시예 3에서의 액정표시장치의 단면도,
도 5는 본 발명의 실시예 3에서의 액정표시장치의 평면도,
도 6은 본 발명의 실시예 4에서의 박막트랜지스터의 제조공정을 도시한 도면이고
도 7은 본 발명의 실시예 5에서의 박막트랜지스터의 제조공정을 도시한 도면이다.
*도면의 주요 부분에 대한 부호의 설명
1,61: 기판 2,64,72,73,91 : 반도체층
3,63,74 : 게이트 절연막 4,62,75,76: 게이트 전극
5,68,80,81: 층간막 6,69,78,79,85: 사이드벽
10,60: 박막트랜지스터 31: 어레이 기판
32: 대향기판 33: 액정
34: 주사선 35: 신호선
36: 화소전극 67: 볼록부
본 발명은 유리를 주체로 하는 기판의 1주표면상에 반도체층을 형성하는 공정과, 상기 반도체층을 섬형상으로 패터닝하는 공정과, 상기 기판의 1주표면상 및 상기 반도체층을 덮는 절연성을 갖는 제 1 막을 형성하는 공정과, 상기 제 1 막 상에 도전성을 갖는 제 2 막을 형성하는 공정과, 상기 제 2 막을 패터닝하여 상기 반도체층상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극상에서 상기 기판의 1주표면을 덮는 서로 막질이 다른 제 3 막 및 제 4 막을 적층형성하는 공정과, 상기 제 3막을 남기도록 상기 제 4 막을 이방성 에칭하여 상기 게이트 전극의 측벽에 사이드벽을 형성하는 공정과, 상기 사이드벽을 마스크로 하여 상기 반도체층에 이온 주입하는 공정을 구비한 것을 특징으로 하는 박막트랜지스터의 제조방법이다.
또한, 본 발명은 유리를 주체로 하는 기판의 1주표면상에 게이트 전극을 형성하는 공정, 상기 게이트 전극을 덮는 절연성을 갖는 제 1 막을 형성하는 공정, 상기 제 1 막 상에 반도체층을 형성하는 공정, 상기 반도체층을 상기 게이트 전극상을 포함하여 섬형상으로 패터닝하는 공정, 상기 반도체층 상에 제 2 막을 형성하는 공정, 상기 제 2 막을 패터닝하여 볼록부를 형성하는 공정, 상기 볼록부 상에서 상기 기판의 1주표면을 덮도록 서로 막질이 다른 제 3 막 및 제 4 막을 적층형성하는 공정, 상기 제 3 막을 남기도록 상기 제 4 막을 이방성 에칭하여 상기 볼록부의 측벽에 사이드벽을 형성하는 공정, 및 상기 사이드벽을 마스크로 하여 상기 반도체층에 이온 주입하는 공정을 구비한 것을 특징으로 하는 박막트랜지스터의 제조방법이다.
또한, 본 발명은 상기 제조방법에 의해 제조된 박막트랜지스터이다.
또한, 본 발명은 상기 박막트랜지스터를 화소 스위치 또는 구동회로에 사용한 액정표시장치이다.
이하에, 본 발명의 실시예를 도면을 참조하여 설명한다.
(실시예 1)
도 1에 탑게이트형의 박막트랜지스터(10)의 구성을 도시한다. 유리 등으로 이루어진 기판(1) 상에 섬형상으로 가공된 반도체층(2)이 형성되어 있다. 이 반도체층(2)은 중앙부에 도핑되지 않은 채널 영역(2a), 채널 영역(2a)에 인접하여 불순물이 저농도로 도핑된 저불순물 농도(LDD) 영역(2b), 또한 LDD 영역(2b)에 인접하여 불순물이 고농도로 도핑된 저저항영역(소스·드레인 영역)(2c)을 갖고 있다.
그리고 그 반도체층(2)을 덮도록 게이트 절연막(3)이 전면에 형성되어 있다. 또한, 게이트 절연막(3) 상에는 채널 영역(2a)에 대응하는 영역에 게이트 전극(4)이 형성되어 있고, LDD 영역(2b)에 대응하는 영역과 게이트 전극(4)을 덮도록 층간막(5)이 형성되어 있다. 그리고, 게이트 전극(4)의 측벽에 층간막(5)을 통하여 사이드벽(6)이 형성되어 있다. 또한, 이 위에 전면에 층간절연막(7)이 형성되고 소스 전극(8), 드레인 전극(9)이 형성되어 있다. 소스 전극(8)과 드레인 전극(9)은 층간 절연막(7)과 게이트 절연막(3)에 형성된 접촉구를 통하여 저저항 영역(2c)에 각각 접속되어 있다.
다음에, 이 박막트랜지스터의 제조방법을 도 2를 참조하면서 공정을 따라 순서대로 설명한다.
우선, 유리 등으로 이루어진 기판(1)의 1주표면상에 언더코트막으로서 SiN 및 SiO2를, 그리고 비정질 실리콘(a-Si)의 3층을 플라즈마 CVD(Chemical Vapour Deposition)법에 의해 350℃에서 연속 성막한다. 각각의 막두께는 SiN을 0.05㎛, SiO2을 0.1㎛, a-Si막을 0.05㎛의 두께로 성막한다.
다음에, a-Si막에 수소가 다량으로 혼입하고 있는 경우에 이 수소를 빼기 위해 예를 들어 500℃에서 5시간 정도의 어닐을 실시하는 것도 있다. 이 탈수소를 실시함으로써 다음 공정의 ELA에 의한 다결정화시에 수소에 의한 어플레이션을 방지할 수 있다. 단, a-Si 막에 수소가 다량으로 혼입하고 있지 않은 경우, 즉 수소 농도가 약 1atomic% 이하인 경우에는 이 탈수소를 실시하지 않아도 좋다.
그리고, 이 a-Si막에 파장 308㎚의 XeCl 엑시머레이저를 조사하여 다결정화하고 다결정 실리콘(p-Si)막으로 한다. XeCl 엑시머레이저는 광학계에 의해 선형상 빔으로 하고, 에너지 밀도는 300∼450mj/㎠ 정도가 적당하다. 이 선형상 빔을 주사함으로써 대면적 a-Si을 다결정화할 수 있다.
다음에, 이 p-Si막을 포토리소그래피에 의해 섬형상으로 가공하고 반도체층(2)으로 한다.
그리고, 이 반도체층(2)을 덮도록 기상 성장법의 하나로서 예를 들어 플라즈마 CVD법에 의해 산화실리콘막을 0.1㎛의 두께로 성막하고 도 2a와 같이 게이트 절연막(3)으로 한다. 성막 가스로서는 적어도 Si와 O를 포함하는 것이 사용되고 이 실시예에서는 테트라에톡시실란 및 N2O와의 혼합가스를 사용했다. 성막 가스로서는 예를 들어 SiH4및 Si2H6등도 사용할 수 있고 압력을 조정함으로써 산소단체(酸素單體)도 사용할 수 있다.
계속하여 스퍼터링법에 의해 MoW 함금을 0.3㎛의 두께로 성막하고 포토리소그래피에 의해 에칭가공하여 게이트 전극(4)을 형성한다. 게이트 전극(4)의 막 두께로서는 사이드벽(6)의 폭에 따라서 변경하는 것이 바람직하고 사이드벽(6)의 폭과 동등 이상의 막두께인 것이 공정 제어상 바람직하다. 즉, 사이드벽(6)의 폭을 0.2㎛정도로 설정하는 것이면 게이트 전극(4)의 막두께로서는 0.25㎛ 이상, 이 예에서는 0.3㎛의 두께로 선정했다. 또한, 이 에칭 가공에는 수직 에칭을 할 수 있도록 예를 들어 반응성 이온을 사용한 이방성 드라이에칭을 사용한다.
그리고, 도 2b와 같이 이 게이트 전극(4)을 마스크로 하여 예를 들어 P의 저농도도핑을 실시한다. 도핑에는 이온 도핑법을 사용하고 도우즈량 1 X 1013/㎠, 가속전압 65kV 정도가 적당한다. 이 이온 도핑법은 플라즈마를 세움으로써 발생한 이온을 가속전극에 의해 가속시켜 도핑을 실시하는 것이고 도핑 장치의 구성이 간단하고 큰 면적에 이온을 도핑하는 데에 적합한 방법이다.
다음에 도 2c에 도시한 바와 같이 게이트 전극(4)을 덮고 층간막(5)이 되는 Ti를 스퍼터링법에 의해 막 두께 0.05㎛의 두께로 성막하고, 사이드벽(6)이 되는 산화실리콘을 플라즈마 CVD법에 의해 성막 0.4㎛의 두께로 성막한다.
그리고, 예를 들어 RIE(Reactive Ion Etching)에 의해 산화실리콘을 이방성 에칭하고 Ti의 표면에서 에칭을 정지시켜 사이드벽(6)을 형성한다. 단, Ti의 표면에서 에칭을 정지시키고 사이드벽(6)을 형성한다. 단, Ti의 표면이 약간 에칭될지도 모른다.
이 에칭 조건은 예를 들어 기판 크기가 400㎜ X 500㎜인 경우, CHF3를 200sccm, O2를 20sccm의 유량으로 하여 사용하고 압력 50㎜Torr, 파워 1000W로 함으로써, 산화실리콘에칭 속도는 약 500Ω/min 달성되고 이에 의해 Ti나 MoW 합금에 대해서 에칭 선택비 10 이상이 확보된다. 이 밖에도 예를 들어 CHF3를 100sccm, CO를 400sccm의 유량으로 하여 사용하고 압력 40㎜Torr, 파워 1000W로 하는, 또는 CF4를 200sccm, H2를 50sccm의 유량으로 하여 사용하고, 압력 30㎜Torr, 파워 1000W로서도 동등한 효과가 달성된다. 이 산화실리콘을 이방성 에칭하여 사이드벽(6)을 형성할 때, 층간막(5)인 Ti가 기판(1)을 보호하는 역할을 하고 있다. 즉 본 발명의 경우, 반도체층(2)을 섬형상으로 가공하고 있으므로, 게이트 절연막(3)의 바로 아래가 기판(1)이 되고 있는 영역이 존재한다. 이 경우, 층간막(5)이 존재하지 않으면 본 공정의 이방성 에칭에 의해 게이트 절여막(3)을 과에칭하고 또한, 그 아래의 유리로 이루어진 기판(1)을 에칭할 가능성이 있다. 본 발명에서의 층간막(5)은 이것을 방지하는 효과가 있다(도 2d).
다음에, 이 사이드벽(6)을 마스크로 하여 Ti를 이방성 에칭하여 층간막(5)을 패터닝한다. 예를 들어, 기판 크기가 400㎜ X 500㎜인 경우 CF4를 200sccm, O2를 100sccm의 유량으로 하여 사용하고, 압력 50㎜Torr, 파워 500W로 함으로써 Ti의 에칭 속도는 약 3000Ω/min 달성되며, 이에 의해 게이트 절연막(3)을 구성하고 있는 산화실리콘에 대해 에칭선택비 10 이상을 확보할 수 있다. 이 밖에도 SF6를 500sccm, O2를 400sccm, Cl2을 10sccm의 유량으로서 사용하고 압력 30㎜Torr, 파워 1000W로 해도 동등한 효과를 달성할 수 있다.
그리고, 게이트 전극(4), 층간막(5), 사이드벽(6)을 마스크로 하여, 예를 들어 P의 고농도 도핑을 실시한다. 도핑에는 이온 주입을 사용하고 도우즈량 1 X 1016/㎠, 가속전압 65kV 정도가 적당하다(도 2e).
다음에, 도핑한 이온을 활성화시키기 위해 질소분위기 중에서 600℃ 1시간의 어닐을 실시한다. 또한, 다른 방법으로서 ELA 등을 사용한 광어닐에 의한 활성화를 실시하는 것도 가능하다. 광어닐에 의한 활성화는 기판에 관한 온도를 보다 저온으로 하는 것이 가능하므로, 저비용의 유리를 사용할 수 있다.
다음에, 반도체층(2) 중에서 존재하는 댕글링본드(dangling bond)를 종단으로 하기 위해 수소의 플라즈마 중에 기판을 노출시키는 소위 수소화를 실시한다. 이 수소화는 다음 공정의 산화실리콘을 성막하는 플라즈마 CVD장치 안에서 실시하면, 수소화한 후, 대기에 접촉하지 않고 연속하여 층간 절연막(7)을 성막하는 것이 가능해진다.
다음에 상술한 플라즈마 CVD 장치에 의해 수소화와 연속하여 기판 전면에 산화실리콘 등의 층간절연막(7)을 성막한다.
그리고, 저저항영역(2c) 중의 일부 영역상에 게이트 절연막(3)과 층간절연막(7)을 포토리소그래피에 의해 에칭 제거하여 접촉구를 형성한다
그리고, 스퍼터링법에 의해 Al을 0.5㎛의 막두께로 성막한다. 이 때, Al막은 접촉구를 통하여 저저항영역(2c)에 접속되어 있다. 그리고, 포토리소그래피에 의해 패터닝하여 소스 전극(8), 드레인 전극(9)을 형성한다(도 2f).
이와 같이 하여 원하는 박막트랜지스터(10)를 얻을 수 있다.
본 발명의 박막트랜지스터(10)는 사이드벽을 형성하기 위해 게이트절연막(3)과 사이드벽(6)을 형성하는 막 사이에 사이드벽(6)과 다른 막질의 층간막(5)을 설치함으로써 사이드벽(6)을 형성할 때의 이방성 에칭시에 게이트 절연막(3)으로의 손상을 억제할 수 있다. 여기에서 「다른 막질」이라는 것은 사이드벽(6)을 형성할 때의 이방성 에칭에서의 어느 에칭조건에서 에칭 속도가 다른 것, 즉 충분한 에칭 선택비가 얻어지는 것을 의미하므로, 예를 들어 에칭 선택비가 5이상, 또한 바람직하게는 10 이상을 확보할 수 있는 것을 의미하므로 설령, 막을 구성하는 재질이 동일하다고 해도 조성, 불순물의 농도, 그 밖의 성막조건 등에 의해 에칭 선택비가 다른 것이면 「다른 막질」의 범주에 속한다.
또한, 본 실시예와 같이 층간막(5)으로 도전재료를 사용하면, 층간막(5)이 실효적으로 게이트 전극의 일부가 되고 LDD영역(2b)의 게이트 전극(4)이 오버랩하는 구조로 할 수 있다. 예를 들어, 층간막(5)은 Ti,Mo,W,Ta,Al 등 중에서 선택된 재료가 적절하다. 이 구조에서는 통상의 LDD 구조와 동일하게 드레인단에서의 전계 강도가 완화됨과 동시에, LDD영역(2b)에서의 직렬 저항에 의한 온(ON) 전류저하를 감소시킬 수 있다. 또한, 층간막(5)은 반도체 재료이어도 동일한 효과를 얻을 수 있지만, 그 때는 불순물을 도핑하는 등에 의해 저항을 낮춘 재료를 사용하면 좋다.
또한, 이에 반해 층간막을 절연체에 의해 형성한 경우에는 다른 효과를 발휘한다. 즉, 층간막을 도전막에 의해 형성한 경우에는 상기한 효과가 있지만, 한편에서 기생용량이 증대한다. 그래서, 층간막을 절연체로 함으로써 기생 용량이 증대하는 것이 방지된다. 따라서, 기생용량을 꺼리는 액정표시장치의 화소스위칭용 박막트랜지스터 등에는 층간막을 절연체로 한 것이 적합하다. 층간막의 재료로서는 예를 들어 산화실리콘, 질화실리콘, 산화실리콘 등이 있지만, 상술한 바와 같이 사이드벽을 형성하는 재료와 다른 막질인 것이 요구된다.
또한, 사이트벽(6)의 재료로서는, 산화실리콘, 질화실리콘, 산질화실리콘 등 중에서 선택된 재료를 사용하면 에칭의 선택비, 형상제어, TFT 특성 등의 면에서 양호하다. 다시말하면, 사이드벽(6)의 재료로서는 질화실리콘보다도 산화실리콘, 산질화실리콘 등의 쪽이 보다 우수하다. 이들 막은 라디컬에서의 등방적인 에칭 속도가, 이온을 사용한 이방성 에칭의 속도에 비해 늦은 경향이 있기 때문이다 특히 유기 실란, 예를 들어 테트라에톡시실란(TEOS)을 사용하여 형성한 산화실리콘막은 게이트 전극으로의 등방적인 피복성에 뛰어나고 사이트벽의 형상 제어성에 뛰어나다.
본 실시예에 있어서는 박막트랜지스터의 특성상, 게이트 절연막(3)에 실리콘 산화막을 사용하고 있지만, 본 발명의 층간막(5)을 끼움으로써, 사이드벽(6)에도 산화실리콘막을 사용하는 것이 가능해지는 것이다. 즉, 본 발명에 의해 게이트절연막(3)에 사용되고 있는 재료와 동일한 재료 또는 선택비가 작은 재료도 사이드벽(6)의 재료로서 선정하는 것이 가능해진다.
또한, 유기실란을 사용하여 형성한 산화실리콘막은 C를 함유하는 것이 특징이다. 본 발명의 사이드벽에 이 막을 사용하는 경우, C의 농도가 낮으면 피복성이 악화되는 문제가 있고 C의 농도가 높으면 충분한 절연성이 얻어지지 않는 문제가 있다. 충분한 피복성과 절연성을 갖는 C의 농도는 체적 밀도에서 1 X 1018/㎤ 이상 1 X 1021/㎤ 이하의 범위가 바람직한 것을 발견했다.
또한, 본 실시예에서는 채널 영역의 양측에 LDD 영역을 형성했지만, 채널 영역의 한쪽(드레인측)에만 LDD영역을 형성하는 것도 있다.
(실시예 2)
다음에, 바닥 게이트형 박막트랜지스터(60)의 구성을 도 3e를 참조하여 설명한다. 유리 등으로 이루어진 기판(61) 상에 게이트 전극(62)이 패턴 형성되어 있고 이 게이트 전극(62)을 덮도록 게이트 절연막(63)이 형성되어 있다.
그리고 게이트 절연막(63) 상에 반도체층(64)이 패널 형성되어 있다. 이 반도체층(64) 중앙부에 채널 영역(64a), 채널영역(64a)에 인접하여 불순물이 저농도로 도핑된 LDD 영역(64b), 또한 LDD 영역(64b)에 인접하여 불순물이 고농도로 도핑된 저저항 영역(64c)을 갖고 있다.
그리고 이 저저항영역에 소스전극(65), 드레인 전극(66)이 접속되어 있다. 또한, 반도체층의 채널 영역(64a) 상에는 볼록부(67)가 형성되고 또한 LDD영역(64b) 상에는 층간막(68), 및 사이드벽(69)이 형성되어 있다.
다음에, 이 박막트랜지스의 제조방법을 도 3을 참조하여 설명한다.
우선, 유리 등으로 이루어진 기판(61)의 1주면 상에 예를 들어 MoW, MoTa, Cr, Al 등의 금속막을 성막하고 패터닝하여 게이트 전극(62)으로 한다.
또한,이 게이트 적극(62)을 덮도록 예를 들어 질화실리콘 또는 산화실리콘을 플라즈마 CVD법에 의해 전면에 성막하여 게이트 절연막(63)으로 한다.
또한, 게이트 절연막(63) 상에 반도체층(64)으로서 다결정 실리콘을 패터닝 형성한다. 다결정 실리콘의 성막 방법은 실시예 1과 동일하다.
다음에, 볼록부(67)가 되는 막을 균일하게 성막하고, 반도체층의 채널 영역(64a)에 대응하는 영역을 남기도록 패터닝을 실시한다. 이 패터닝은 수직으로 가까운 쪽이 바람직하다.
다음에, 이 볼록부(67)를 마스크로 하여 반도체층(64) 중에 불순물을 도핑한다(도 3a).
그리고 볼록부(67)를 덮도록 층간막(68)을 성막하고 그 위에 예를 들어 산화실리콘을 성막한다(도 3b).
다음에, 예를 들어 RIE에 의해 산화실리콘을 이방성 에칭하고 층간막(68)과 에칭 선택비의 차에 기초하여 층간막(68)의 표면에서 에칭을 정지시키고, 사이드벽(69)을 형성한다(도 3c).
또한, 에칭 가스를 바꿈으로써 사이드벽(69)을 마스크로 하여 층간막(68)을 에칭 제거한다.
그리고, 볼록부(67), 층간막(68), 사이드벽(69)을 마스크로 하여 다시 불순물을 도핑하고 저저항 영역(64c)을 형성한다(도 3d).
또한, 저저항 영역(64c)에 접속하도록 소스전극(65), 드레인 전극(66)을 형성하여 소망의 박막트랜지스터(60)를 얻는다(도 3e).
본 실시예의 박막트랜지스터(60)에서는 볼록부(67), 층간막(68), 사이드벽(69) 등은 저저항 영역(64c) 형성을 위한 불순물 도핑을 마치면, 제거해도 관계없다. 제거하지 않는 경우에는 이 재질은 절연체인 것이 바람직하다.
또한, 본 실시예는 반도체층(64)의 위에 볼록부(67)를 직접 형성했지만, 반도체층(64) 상에 절연막을 통하여 볼록부(67)를 형성해도 좋다.
(실시예 3)
다음에 본 발명의 액정표시장치를 도 4, 도 5 를 사용하여 상세하게 설명한다.
도 4는 본 실시예의 액정표시장치의 단면도이다. 액정표시장치는 어레이 기판(31), 이 어레이 기판(31)에 대향배치된 대향기판(32) 및, 어레이 기판(31) 대향기판(32)에 끼워진 액정(33)을 구비하고 있다.
어레이 기판(31)에는 표시영역에 화소 스위칭용 박막트랜지스터(50a)와, 그것에 접속되어 화소전극(36)이 형성되어 있다. 또한, 비표시영역에는 구동회로용의 박막트랜지스터(50b) 군이 형성되어 있다. 그리고 그것을 덮도록 배향막(37)이 형성되어 있다.
또한, 대향기판(32)에는 표시영역에 칼라필터(38)가 표시영역의 외부 둘레를 둘러싸도록 차광막(39)이 형성되고 전면에 대향전극(40), 배향막(41)이 형성되어 있다.
그리고, 어레이 기판(31)과 대향기판(32)을 각각의 전극이 형성된 면을 대향시켜, 시일재(42)에 의해 접착되어 있다.
또한, 어레이 기판(31)과 대향기판(32) 각각의 바깥쪽 면에는 편광판(43,44)이 설치되어 있다.
또한, 도 5는 본 실시예의 액정표시장치의 평면도이다. 어레이 기판(31)의 표시영역에는 주사선(34)과 신호선(35)의 매트릭스형상으로 배열되고 그 교점부 근방에 상술한 화소 스위칭용 박막트랜지스터(50a)가 배열되어 있다. 그리고 주사선(34)과 신호선(35)으로 형성되는 매트릭스형상의 개구부에 대응하여 화소전극(36)이 형성되어 있다.
또한, 어레이 기판(31)의 비표시영역에는 구동회로용 박막트랜지스터(50b)군이 만들어져 있다. 상기한 화소 스위칭용 박막트랜지스터(50a)와 구동회로용 박막트랜지스터(50b)에 (실시예 1,2)에서 상술한 박막트랜지스터(10,60)를 사용하고 있다. 여기에서 상술한 바와 같이 화소스위칭용 박막트랜지스터(50a)에는 층간막으로서 질화실리콘과 같은 절연체를 사용한 것을 사용하면 기생용량의 발생을 억제할 수 있어 바람직하다. 또한, 구동회로용 박막트랜지스터(50b)에는 p형과 n형의 박막트랜지스터를 사용하여 C-MOS 회로를 채용하는 것이 일반적이고 전계집중에 기인하는 악화 현상은 n형에 비해 p형 쪽이 정도가 가벼우므로, n형의 박막트랜지스터만에만 상술한 LDD 구조를 채용할 수도 있다.
또한, 본 발명은 박막트랜지스터 상에 절연막을 끼워 화소전극을 설치하는, 소위 화소위에 설치하는 구조의 어레이 기판이나, 칼라필터, 차광막 등이 형성된 어레이 기판을 사용하는 액정표시장치에도 적용할 수 있다.
(실시예 4)
다음에, n형과 p형의 박막트랜지스터를 사용한 소위 C-MOS의 제조방법을 도 6을 참조하여 설명한다.
다결정실리콘을 형성하기까지는 실시예 1과 동일한 방법에 따른다.
그리고 n형과 p형의 박막트랜지스터가 형성되는 영역에 각각 섬형상으로 반도체층(72,73)을 패터닝한다.
다음에, 도 6a와 같이 전면에 플라즈마 CVD법에 의해 산화실리콘막을 성막하고 게이트 절연막(74)으로 한다.
또한, 이 게이트 절연막(74) 상에 게이트 전극재를 성막하여 패터닝하고, n형 및 p형 각각의 반도체층 상에 게이트 전극(75,76)을 형성한다.
다음에, 도 6b와 같이, 이 게이트 전극(75,76)을 마스크로 하여 P(인)를 반도체층(72,73) 중에 저농도로 도핑한다. 이 때 게이트 전극(75,76)에 마스크되어 있는 반도체층(72,73)의 영역은 각각의 채널 영역(72a,73a)이 된다.
또한, 전면에 레지스트를 성막하고, n형 TFT가 형성되는 영역을 피복하여 p형 TFT가 형성되는 영역을 박리하도록 레지스트 마스크(77)를 형성한다.
그리고 도 6c와 같이 이 위에서부터 B(붕소)을 고농도로 도핑하고 저저항영역(73b)을 형성한다. 즉 p형 TFT의 반도체층(73)에는 게이트 전극(76)을 마스크로 서 B가 도핑된다. 이 때의 도핑 조건은 예를 들어 가속전압(50kV), 도우즈량 1 X 1016/㎠로 한다.
다음에 도 6d와 같이 n형 TFT의 영역을 덮고 있던 레지스트 마스크(77)를 박리하고 전면에 Ti 등의 층간막재를 성막한다.
또한, 이 위에 사이드벽재인 산화실리콘을 성막한다.
다음에 도 6e와 같이 이 산화실리콘을 이방성 에칭에 의해 에칭하고 사이드벽(78,79)을 형성한다. 또한, 도 6f와 같이, 이 사이드벽(78,79)을 마스크로 하여 층간막재를 패터닝하여 층간막(80,81)을 형성한다.
다음에, 다시 레지스트를 성막하고 p형 TFT를 형성하는 영역을 피복하고 n형 TFT를 형성하는 영역을 박리하도록 레지스트 마스크(82)를 형성한다.
그리고, 도 6g와 같이 이 위로부터 P(인)을 고농도로 도핑한다. 즉, n형 TFT의 반도체층(72) 중에 사이드벽(78)을 마스크로 하여 고농도로 P가 도핑되어 저저항영역(72c)을 형성한다. 이 때 사이드벽(78)에 의해 마스크되어 있던 부분은 LDD 영역(72b)이 된다.
그리고, p형 TFT의 영역을 덮고 있는 레지스트를 박리하고 층간절연막(83)을형성한다.
이 후, 실시예 1과 동일하게 접촉구(도시하지 않음) 및 소스· 드레인 전극(도시하지 않음)을 각각 형성함으로써 원하는 C-MOS가 완성된다.
또한, 본 실시예중의 각 공정에서 실시예 1과 공통으로 하는 공정은 실시예 1과 같은 조건으로 실시할 수 있다.
(실시예 5)
다음에, 구동회로용 TFT와 화소 스위칭용 TFT를 동시에 형성하는 제조공정의 한 실시예를 도 7을 참조하여 설명한다.
본 실시예에서는 구동회로는 p형, n형 TFT를 조합하여 형성되는, 소위 C-MOS구조이고 화소스위칭용 TFT는 n형 TFT로 한다.
도 7a∼7f까지는 실시예 4에 기재한 C-MOS와 동일한 제조공정이고 화소 스위칭용 TFT는 C-MOS에서의 n형 TFT와 동일하게 형성되므로, 그 후의 공정으로부터 설명한다.
도 7f의 공정까지 끝난 후, 실시예 4에서는 p형 TFT의 영역을 덮도록 레지스트(82)를 형성했지만, 본 실시예에서는 도 7g에 도시한 바와 같이 이와 동시에, 화소 스위칭용 TFT의 영역에도 레지스트(90)를 형성한다. 이 레지스트(90)는 화소 스위칭용 TFT의 사이드벽(85) 보다도 넓은 폭으로, 소스· 드레인 영역(91c)이 되는 영역을 노출하도록 형성한다. 그리고, 이 레지스트(83,90)를 마스크로 하여 P를 고농도로 도핑함으로써 화소 스위칭용 TFT의 LDD영역(91b)의 길이는 구동회로용의 n형 TFT의 LDD 영역(72b)의 길이 보다도 길어진다.
본 실시예에 의하면, 높은 구동능력이 요구되는 구동회로용 TFT에는 저항요인이 되는 LDD 길이를 최소한에 그치게 하고 이에 반해, 화소에 축적된 전하가 스위치 오프시에 리크하지 않는 것이 요구되는 요구 스위칭용 TFT에는 구동회로보다도 긴 LDD길이를 형성하는 것이 가능해진다.
본 발명에 의하면, 사이드벽을 형성할 때의 에칭으로 사이드벽의 하층이 되는 층, 및 유리 등으로 이루어진 기판에 손상을 주지 않고 LDD영역을 갖는 박막트랜지스터를 작성할 수 있다.
또한, 본 발명에 의하면 사용할 수 있는 사이드벽 재료의 베리에이션이 증가하고 구조, 공정 등의 조건에 의해 적합한 사이드벽 재료를 선택하는 것이 가능해진다.
또한, 본 발명에 의하면 구동회로에는 구동능력이 높은 박막트랜지스터를 화소전극 스위칭 소자에는 오프(off) 손실이 적은 박막트랜지스터를 갖는 액정표시장치를 정밀도 높게 작성하는 것이 가능해진다.

Claims (18)

  1. 유리를 주체로 하는 기판의 1주표면상에 도체층을 형성하는 공정,
    상기 반도체층을 섬형상으로 패터닝하는 공정,
    상기 기판의 1주표면 위 및 상기 반도체층을 덮는 절연성을 갖는 제 1 막을 형성하는 공정,
    상기 제 1 막상에 도전성을 갖는 제 2 막을 형성하는 공정,
    상기 제 2 막을 패터닝하여 상기 반도체층 상에 게이트 전극을 형성하는 공정,
    상기 게이트 전극상에서 상기 기판의 1주표면을 덮는 서로 막질이 다른 제 3 막 및 제 4 막을 적층 형성하는 공정,
    상기 제 4 막을 적어도 상기 제 3 막의 표면까지 이방성 에칭하여 상기 게이트 전극의 측벽에 사이드벽을 형성하는 공정,및
    상기 사이드벽을 마스크로 하여 상기 반도체층에 이온 주입하는 공정을 구비한 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 막을 형성하는 공정은 기상성장(CVD)법을 사용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 유리를 주체로 하는 기판의 1주표면상에 게이트 전극을 형성하는 공정, 상기 게이트 전극을 덮는 절연성을 갖는 제 1 막을 형성하는 공정,
    상기 제 1 막상에 반도체층을 형성하는 공정,
    상기 반도체층을 상기 게이트 전극상에 포함하여 섬형상으로 패터닝하는 공정,
    상기 반도체층상에 제 2 막을 형성하는 공정,
    상기 제 2 막을 패터닝하여 볼록부를 형성하는 공정,
    상기 볼록부상에서 상기 기판의 1주표면을 덮는 서로 막질이 다른 제 3 막 및 제 4 막을 적층 형성하는 공정,
    상기 제 4 막을 적어도 상기 제 3 막의 표면까지 이방성 에칭하여 상기 볼록부의 측벽에 사이드벽을 형성하는 공정,및
    상기 사이드벽을 마스크로 하여 상기 반도체층에 이온 주입하는 공정을 구비한 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 막을 형성하는 공정은 기상 성장(CVD)법을 사용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 유리를 주체로 하는 기판의 1주표면상에 반도체층을 형성하는 공정,
    상기 반도체층을 패터닝하여 제 1 반도체 영역 및 제 2 반도체층 영역을 형성하는 공정,
    상기 기판의 1주표면상 및 상기 제 1 반도체영역 및 상기 제 2 반도체 영역을 덮는 절연성을 갖는 제 1 막을 형성하는 공정,
    상기 제 1 막상에 도전성을 갖는 제 2 막을 형성하는 공정,
    상기 제 2 막을 패터닝하고 상기 제 1 반도체 영역 및 상기 제 2 반도체 영역상에 각각 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 공정,
    상기 제 1 반도체 영역상을 덮고 상기 제 2 반도체 영역에 대응한 개구를 갖는 제 1 마스크 패턴을 형성하는 공정,
    상기 제 1 마스크 패턴을 마스크로 하여 상기 제 2 반도체 영역에 제 1 도전형의 이온을 주입하는 공정,
    상기 기판의 1주표면을 덮는 서로 막질이 다른 제 3 및 제 4 막을 적층 형성하는 공정,
    상기 제 4 막을 적어도 상기 제 3 막의 표면까지 이방성 에칭하여 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 측벽에 각각 제 1 사이드벽 및 제 2 사이드벽을 형성하는 공정,
    상기 제 2 반도체층 영역을 덮고 상기 제 1 반도체층 영역에 대응하는 개구를 갖는 제 2 마스크 패턴을 형성하는 공정,및
    상기 제 2 마스크패턴 및 상기 제 1 사이드벽을 마스크로 하여 상기 제 1 반도체 영역에 제 2 도전형의 이온을 주입하는 공정을 구비한 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 유리를 주체로 하는 기판,
    상기 기판상에 형성되고 패널 영역과, 채널 영역의 양쪽에 형성된 소스 영역 및 드레인 영역과 상기 채널 영역과 상기 소스 영역 사이 상기 채널 영역과 상기 드레인 영역 사이의 적어도 한쪽에 형성된 저불순물 농도 영역을 갖는 반도체층,
    상기 반도체층을 덮고 기상성장(CVD)법으로 형성된 게이트 절연막,
    상기 채널 영역 상에 상기 게이트 절연막을 끼워 형성된 게이트 전극,
    상기 게이트 전극의 측벽 및 상기 저불순물 농도영역 상에 형성된 층간막,및
    상기 게이트 전극의 측벽 또는 상기 저불순물 농도영역 상에 각각 상기 층간막을 끼워 형성된 사이드벽을 구비한 것을 특징으로 하는 박막트랜지스터.
  7. 제 6 항에 있어서,
    상기 사이드벽은 상기 게이트 전극에 대해서 자기 정합적으로 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
  8. 제 6 항에 있어서,
    상기 층간막은 상기 사이드벽에 대해서 자기정합적으로 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
  9. 제 6 항에 있어서,
    상기 층간막은 도전성을 갖고 상기 게이트 전극과 전기적으로 계속되어 있는 것을 특징으로 하는 박막트랜지스터.
  10. 제 9 항에 있어서,
    상기 도전성 재료는 금속이고, 상기 사이드벽은 산화실리콘, 질화실리콘, 산질화실리콘 중 어떤 것으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  11. 제 10 항에 있어서,
    상기 금속막은 Ti, Mo, W, Ta, Al 중 어느 것, 또는 그 합금으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  12. 제 6 항에 있어서,
    상기 층간막은 절연성을 갖는 것을 특징으로 하는 박막트랜지스터.
  13. 제 6 항에 있어서,
    상기 반도체층은 다결정 실리콘으로 이루어지고 상기 게이트 절연막과 상기 사이드벽 모두 산화실리콘인 것을 특징으로 하는 박막트랜지스터.
  14. 제 6 항에 있어서,
    상기 사이드벽은 체적밀도로 1 X 1018/㎤ 이상 1 X 1021/㎤ 이하의 C를 함유하는 산화실리콘으로 이루어진 것을 특징으로 하는 박막트랜지스터.
  15. 유리를 주체로 하는 기판,
    상기 기판상에 형성된 게이트 전극,
    상기 게이트 전극을 덮고 기상 성장(CVD)법으로 형성된 게이트 절연막,
    상기 게이트 전극 상에 상기 게이트 절연막을 끼워 형성되고 상기 게이트 전극상에 채널 영역을 갖고 상기 채널 영역의 양쪽에 소스 영역 및 드레인 영역을 갖으며, 상기 채널 영역과 상기 소스 영역 사이, 상기 채널 영역과 상기 드레인 영역 사이의 적어도 한쪽에 저불순물 농도영역을 갖는 반도체층,
    상기 채널 영역 상에 형성된 볼록부,
    상기 볼록부의 측벽 및 상기 저불순물 농도 영역상에 형성된 층간막,및
    상기 볼록부의 측벽 또한 상기 저불순물 농도 영역 상에 각각 상기 층간막을끼워 형성된 사이드벽을 구비한 것을 특징으로 하는 박막트랜지스터.
  16. 유리를 주체로 하는 기판상에 매트릭스형상으로 형성된 주사선 및 신호선, 상기 주사선과 상기 신호선의 교점부 근방에 형성된 박막트랜지스터, 및 상기 박막트랜지스터에 접속된 화소전극을 갖는 어레이 기판,
    상기 어레이 기판에 대향하여 배치된 대향기판,및
    상기 어레이 기판과 상기 대향기판의 틈에 끼워진 액정을 구비한 액정표시장치에 있어서,
    상기 박막트랜지스터는 채널 영역과, 채널 영역의 양쪽에 형성된 소스영역 및 드레인 영역, 상기 채널 영역과 상기 소스 영역 사이, 상기 채널 영역과 상기 드레인 영역 사이의 적어도 한쪽에 형성된 저불순물 농도영역을 갖는 반도체층,
    상기 반도체층을 덮고 기상 성장법에 의해 형성된 게이트 절연막,
    상기 채널 영역 상에 상기 게이트 절연막을 끼워 형성된 게이트 전극,
    상기 게이트 전극의 측벽 및 상기 저불순물 농도영역 상에 형성된 층간막,및
    상기 게이트 전극의 측벽 또는 상기 저불순물 농도 영역 상에 각각 상기 층간막을 끼워 형성된 사이드벽을 구비한 것을 특징으로 하는 액정표시장치.
  17. 제 18 항에 있어서,
    상기 층간막은 절연성을 갖는 것을 특징으로 하는 액정표시장치.
  18. 유리를 주체로 하는 기판의 1주표면 상에 매트릭스형상으로 형성된 주사선 및 신호선, 상기 주사선과 상기 신호선의 교차부 근방에 형성된 제 1 박막트랜지스터군, 상기 제 1 박막트랜지스터군에 각각 접속된 화소전극, 상기 주사선 또는 상기 신호선에 구동전압을 공급하는 구동회로를 구성하는 제 2 박막트랜지스터군을 갖는 어레이 기판,
    상기 어레인 기판에 대향하여 배치된 대향 기판, 및
    상기 어레이 기판과 상기 대향기판의 간격에 끼워진 액정을 구비한 액정표시장치에 있어서,
    상기 제 1 및 제 2 박막트랜지스터군은 채널 영역과, 채널 영역 양쪽에 형성된 소스 영역 및 드레인 영역, 상기 채널 영역과 상기 소스 영역 사이, 상기 채널 영역과 상기 드레인 영역 사이의 적어도 한쪽에 형성된 저불순불 농도영역을 갖는 반도체층,
    상기 반도체층을 덮고 기상 성장법에 의해 형성된 게이트 절연막,
    상기 채널 영역 상에 상기 게이트 절연막을 끼워 형성된 게이트 전극,
    상기 게이트 전극의 측벽 및 상기 저불순물 농도 영역 상에 형성된 층간막, 및
    상기 게이트 전극의 측벽 또한 상기 저불순물 영역 상에 각각 상기 층간막을 끼워 형성된 사이드벽을 구비하고,
    상기 제 1 군의 박막트랜지스터군의 상기 저불순물 농도영역의 길이 보다 긴 것을 특징으로 하는 액정표시장치.
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