JP2513402B2 - 半導体装置の構造及び製造方法 - Google Patents
半導体装置の構造及び製造方法Info
- Publication number
- JP2513402B2 JP2513402B2 JP5128024A JP12802493A JP2513402B2 JP 2513402 B2 JP2513402 B2 JP 2513402B2 JP 5128024 A JP5128024 A JP 5128024A JP 12802493 A JP12802493 A JP 12802493A JP 2513402 B2 JP2513402 B2 JP 2513402B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- gate electrode
- ion
- region
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000000758 substrate Substances 0.000 claims description 80
- 239000012535 impurity Substances 0.000 claims description 78
- 238000009792 diffusion process Methods 0.000 claims description 68
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 239000003870 refractory metal Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 71
- 230000000694 effects Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000012467 final product Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000005304 joining Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/919—Compensation doping
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の構造及び
その製造方法に関し、特に埋込みチャンネル型MOSトラ
ンジスタ−の構造及びその製造方法に関する。
その製造方法に関し、特に埋込みチャンネル型MOSトラ
ンジスタ−の構造及びその製造方法に関する。
【０００２】
【従来の技術】Ｎ型半導体基板及びＮ型の多結晶シリコ
ンから成るゲート電極を有するＰチャンネルＭＯＳトラ
ンジスターは、Ｐ型半導体基板及びＮ型多結晶シリコン
から成るゲート電極を有するＮチャンネルＭＯＳトラン
ジスターに比べ、ゲート電極と基板との間の仕事関数差
が小さいため、閾値電圧の絶対値はＮチャンネルＭＯＳ
トランジスターの閾値電圧よりも大きくなる。従来、こ
の閾値電圧を所望の電圧まで下げるため、半導体基板と
逆導電型の不純物を該基板表面にイオン注入していた。
ンから成るゲート電極を有するＰチャンネルＭＯＳトラ
ンジスターは、Ｐ型半導体基板及びＮ型多結晶シリコン
から成るゲート電極を有するＮチャンネルＭＯＳトラン
ジスターに比べ、ゲート電極と基板との間の仕事関数差
が小さいため、閾値電圧の絶対値はＮチャンネルＭＯＳ
トランジスターの閾値電圧よりも大きくなる。従来、こ
の閾値電圧を所望の電圧まで下げるため、半導体基板と
逆導電型の不純物を該基板表面にイオン注入していた。
【０００３】以下、従来技術による製造方法としてLDD
(Lightly Doped Drain)構造を有するＰチャンネルMOSト
ランジスタ−を例にとり、図４（従来例の工程順縦断面
図）を参照して工程順に説明する。
(Lightly Doped Drain)構造を有するＰチャンネルMOSト
ランジスタ−を例にとり、図４（従来例の工程順縦断面
図）を参照して工程順に説明する。
【０００４】まず、図４工程Ａに示すように、Ｎ型シリ
コン基板１の上にフィ−ルド領域となるべき厚いフィ−
ルド酸化膜２を形成して素子活性領域を区画し、その表
面に熱酸化法などによりゲ−ト酸化膜３を形成する。次
に、所望の閾値電圧が得られるようにするため、Ｐ型不
純物を基板１にイオン注入し、この基板１の表面に薄い
Ｐ型不純物拡散層４を形成する。これは、例えば1011〜
1013個／ｃｍ2の注入量のボロンを10〜30keVのエネルギ
−で注入することにより形成される。
コン基板１の上にフィ−ルド領域となるべき厚いフィ−
ルド酸化膜２を形成して素子活性領域を区画し、その表
面に熱酸化法などによりゲ−ト酸化膜３を形成する。次
に、所望の閾値電圧が得られるようにするため、Ｐ型不
純物を基板１にイオン注入し、この基板１の表面に薄い
Ｐ型不純物拡散層４を形成する。これは、例えば1011〜
1013個／ｃｍ2の注入量のボロンを10〜30keVのエネルギ
−で注入することにより形成される。
【０００５】次に、図４工程Ｂに示すように、ゲート酸
化膜３の上にＮ型多結晶シリコンから成るゲート電極５
をパターニングにより形成する。続いてＰ型の不純物
を、基板１にゲート電極５をマスクとしてイオン注入す
る。例えば１０１３〜１０１４個／ｃｍ２程度のボロン
を３０〜７０ｋｅＶのエネルギーで行う。これにより不
純物拡散層４よりも濃いＰ型不純物拡散層６を形成す
る。
化膜３の上にＮ型多結晶シリコンから成るゲート電極５
をパターニングにより形成する。続いてＰ型の不純物
を、基板１にゲート電極５をマスクとしてイオン注入す
る。例えば１０１３〜１０１４個／ｃｍ２程度のボロン
を３０〜７０ｋｅＶのエネルギーで行う。これにより不
純物拡散層４よりも濃いＰ型不純物拡散層６を形成す
る。
【０００６】次に、図４工程Ｃに示すように、全面に酸
化膜７を成長させた後、この酸化膜７を異方性エッチン
グにより全面エッチングし、図４工程Ｄに示すように、
ゲート電極側壁に酸化膜（側壁酸化膜８）を形成する。
続いて再びＰ型の不純物を、前記ゲート電極５と側壁酸
化膜８をマスクとしてイオン注入する。例えば１０１４
〜１０１６個／ｃｍ２程度の２フッ化ボロン（ＢＦ２）
を５０〜７０ｋｅＶのエネルギーで行う。これにより不
純物拡散層６よりも濃いＰ型不純物拡散層９を形成す
る。その後熱処理を施し、注入された不純物を活性化さ
せる。このときＰ型不純物拡散層６とＰ型不純物拡散層
９は、ソース又はドレイン拡散層となる。
化膜７を成長させた後、この酸化膜７を異方性エッチン
グにより全面エッチングし、図４工程Ｄに示すように、
ゲート電極側壁に酸化膜（側壁酸化膜８）を形成する。
続いて再びＰ型の不純物を、前記ゲート電極５と側壁酸
化膜８をマスクとしてイオン注入する。例えば１０１４
〜１０１６個／ｃｍ２程度の２フッ化ボロン（ＢＦ２）
を５０〜７０ｋｅＶのエネルギーで行う。これにより不
純物拡散層６よりも濃いＰ型不純物拡散層９を形成す
る。その後熱処理を施し、注入された不純物を活性化さ
せる。このときＰ型不純物拡散層６とＰ型不純物拡散層
９は、ソース又はドレイン拡散層となる。
【０００７】次に、図４工程Ｅに示すように、層間絶縁
膜１０を形成し、所定の位置にコンタクトホ−ル１１を
開孔し、金属配線１２を施す。この図４工程Ｅは、従来
技術の製造方法による最終工程縦断面図である。
膜１０を形成し、所定の位置にコンタクトホ−ル１１を
開孔し、金属配線１２を施す。この図４工程Ｅは、従来
技術の製造方法による最終工程縦断面図である。
【０００８】
【発明が解決しようとする課題】従来、半導体基板と同
じ導電型の多結晶シリコンや高融点金属とシリコンの化
合物であるシリサイド（例えばタングステンシリサイ
ド：WSi）をゲ−ト電極として用いた場合、閾値電圧の
制御のために基板と逆導電型の不純物を基板表面にイオ
ン注入していたので、チャンネル領域（ゲ−ト電極直下
の基板表面近傍）は基板と逆導電型の薄い不純物拡散層
によって形成されていた。
じ導電型の多結晶シリコンや高融点金属とシリコンの化
合物であるシリサイド（例えばタングステンシリサイ
ド：WSi）をゲ−ト電極として用いた場合、閾値電圧の
制御のために基板と逆導電型の不純物を基板表面にイオ
ン注入していたので、チャンネル領域（ゲ−ト電極直下
の基板表面近傍）は基板と逆導電型の薄い不純物拡散層
によって形成されていた。
【０００９】上記のような構造のMOSトランジスタ−
は、電流が基板とゲ−ト酸化膜の界面よりも深い部分を
流れるため、“埋込みチャンネル型MOSトランジスタ
−”と呼ばれている。これに対して、チャンネル部が基
板と同型の不純物拡散層によって形成されている場合
は、電流は基板とゲ−ト酸化膜界面を流れるため、“表
面チャンネル型MOSトランジスタ−”と呼ばれている。
は、電流が基板とゲ−ト酸化膜の界面よりも深い部分を
流れるため、“埋込みチャンネル型MOSトランジスタ
−”と呼ばれている。これに対して、チャンネル部が基
板と同型の不純物拡散層によって形成されている場合
は、電流は基板とゲ−ト酸化膜界面を流れるため、“表
面チャンネル型MOSトランジスタ−”と呼ばれている。
【００１０】前記の“埋込みチャンネル型MOSトランジ
スタ−”では、電荷が基板とゲ−ト酸化膜の界面の散乱
を受けにくくなるため、移動度が増加するという長所が
ある反面、短チャンネル効果が生じやすいという欠点が
あった。
スタ−”では、電荷が基板とゲ−ト酸化膜の界面の散乱
を受けにくくなるため、移動度が増加するという長所が
ある反面、短チャンネル効果が生じやすいという欠点が
あった。
【００１１】即ち、“埋込みチャンネル型MOSトランジ
スタ−”では、ドレイン領域、チャンネル領域、ソ−ス
領域ともすべて同型の不純物拡散層によって形成されて
いるため、ドレインに電圧を印加した場合、チャンネル
領域の不純物拡散層中の空乏層の延びが“表面チャンネ
ル型MOSトランジスタ−”の場合よりも拡がり、パンチ
スル−（ドレイン電圧が直接ソ−スとチャンネルの境界
部のポテンシャルエネルギ−を押し下げてしまい、ソ−
スとドレイン間に電流が流れてしまう状態のこと。この
場合のように基板表面付近で起こるパンチスル−は、特
に「表面パンチスル−」と呼ばれている。）を起こしや
すいという欠点があった。これは、ゲ−ト電極の実長よ
りも実効チャンネル長がかなり短いことによる。
スタ−”では、ドレイン領域、チャンネル領域、ソ−ス
領域ともすべて同型の不純物拡散層によって形成されて
いるため、ドレインに電圧を印加した場合、チャンネル
領域の不純物拡散層中の空乏層の延びが“表面チャンネ
ル型MOSトランジスタ−”の場合よりも拡がり、パンチ
スル−（ドレイン電圧が直接ソ−スとチャンネルの境界
部のポテンシャルエネルギ−を押し下げてしまい、ソ−
スとドレイン間に電流が流れてしまう状態のこと。この
場合のように基板表面付近で起こるパンチスル−は、特
に「表面パンチスル−」と呼ばれている。）を起こしや
すいという欠点があった。これは、ゲ−ト電極の実長よ
りも実効チャンネル長がかなり短いことによる。
【００１２】以上の欠点により従来の“埋込みチャンネ
ル型MOSトランジスタ−”は、そのゲ−ト電極の実長を
短くし、素子の微細化を行うことを妨げていた。本発明
は、このような従来の“埋込みチャンネル型MOSトラン
ジスタ−”の有する欠点を解消することを技術的課題と
するものであり、その目的は、実効チャンネル長を長く
し、従来問題となっていた短チャンネル効果が生じにく
くし、“埋込みチャンネル型MOSトランジスタ−”の更
なる微細化を可能とする半導体装置の構造及び製造方法
を提供することにある。
ル型MOSトランジスタ−”は、そのゲ−ト電極の実長を
短くし、素子の微細化を行うことを妨げていた。本発明
は、このような従来の“埋込みチャンネル型MOSトラン
ジスタ−”の有する欠点を解消することを技術的課題と
するものであり、その目的は、実効チャンネル長を長く
し、従来問題となっていた短チャンネル効果が生じにく
くし、“埋込みチャンネル型MOSトランジスタ−”の更
なる微細化を可能とする半導体装置の構造及び製造方法
を提供することにある。
【００１３】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、上記目的を達成するため、埋め込みチ
ャンネル型ＭＯＳトランジスタ−を構成する半導体装置
の製造方法において、 (1) 一導電型を有する半導体基板上に、フィ−ルド領域
となるべき厚い酸化膜領域と活性領域となるべき領域と
を形成し、活性領域上にゲ−ト酸化膜を形成する工程
と、 (2) 閾値電圧を制御するために基板と逆導電型の不純物
イオン注入し、ゲ−ト酸化膜の直下に基板と逆導電型の
第１のイオン注入層を形成する工程と、 (3) ゲ−ト酸化膜上部の所定領域に、ゲ−ト電極となる
べき基板と同じ導電型の多結晶シリコン層又は高融点金
属とシリコンの化合物層を形成する工程と、 (4) 該基板と同じ導電型の不純物を、ゲ−ト電極をマス
クとしてソ−ス、ドレインとなる部分に自己接合的にイ
オン注入し、第２のイオン注入層を形成する工程と、 (5) 該基板と逆導電型の不純物を、ゲ−ト電極又はゲ−
ト電極とその側面に形成した酸化膜をマスクとしてソ−
スドレインとなる部分に自己接合的にイオン注入する工
程と、 (6) 熱処理を施し、イオン注入した不純物を活性化させ
る工程と、を含んでいる。
置の製造方法は、上記目的を達成するため、埋め込みチ
ャンネル型ＭＯＳトランジスタ−を構成する半導体装置
の製造方法において、 (1) 一導電型を有する半導体基板上に、フィ−ルド領域
となるべき厚い酸化膜領域と活性領域となるべき領域と
を形成し、活性領域上にゲ−ト酸化膜を形成する工程
と、 (2) 閾値電圧を制御するために基板と逆導電型の不純物
イオン注入し、ゲ−ト酸化膜の直下に基板と逆導電型の
第１のイオン注入層を形成する工程と、 (3) ゲ−ト酸化膜上部の所定領域に、ゲ−ト電極となる
べき基板と同じ導電型の多結晶シリコン層又は高融点金
属とシリコンの化合物層を形成する工程と、 (4) 該基板と同じ導電型の不純物を、ゲ−ト電極をマス
クとしてソ−ス、ドレインとなる部分に自己接合的にイ
オン注入し、第２のイオン注入層を形成する工程と、 (5) 該基板と逆導電型の不純物を、ゲ−ト電極又はゲ−
ト電極とその側面に形成した酸化膜をマスクとしてソ−
スドレインとなる部分に自己接合的にイオン注入する工
程と、 (6) 熱処理を施し、イオン注入した不純物を活性化させ
る工程と、を含んでいる。
【００１４】また、本発明にかかる半導体装置は、一導
電型の半導体基板上にゲ−ト絶縁膜を介してゲ−ト電極
を設け、このゲ−ト電極の両側部には絶縁膜から成るサ
イドウォ−ルが形成され、このサイドウォ−ルの下方近
傍から外側にかけての前記半導体基板表面に一対のソ−
ス領域とドレイン領域を形成して埋め込みチャンネル型
MOSトランジスタ−を構成する半導体装置において、
“ゲ−ト電極端直下の半導体基板表面に、ゲ−ト電極中
心部直下の半導体基板表面の濃度よりも薄い不純物拡散
層を有する”構造のものである。
電型の半導体基板上にゲ−ト絶縁膜を介してゲ−ト電極
を設け、このゲ−ト電極の両側部には絶縁膜から成るサ
イドウォ−ルが形成され、このサイドウォ−ルの下方近
傍から外側にかけての前記半導体基板表面に一対のソ−
ス領域とドレイン領域を形成して埋め込みチャンネル型
MOSトランジスタ−を構成する半導体装置において、
“ゲ−ト電極端直下の半導体基板表面に、ゲ−ト電極中
心部直下の半導体基板表面の濃度よりも薄い不純物拡散
層を有する”構造のものである。
【００１５】
【実施例】（第１の実施例）図１は、第１の実施例を示
す工程Ａ〜Ｅよりなる工程順縦断面図である。このうち
図１工程Ｅは、本発明の製造方法を適用したときの第１
の実施例における最終製品の縦断面図である。この半導
体装置は、図１工程Ｅに示すように、ゲ−ト電極端下の
Ｎ型シリコン基板１の表面に、４で示すＰ型不純物拡散
層よりも薄いＰ型又はＮ型の拡散層１５を備えている構
造からなる。
す工程Ａ〜Ｅよりなる工程順縦断面図である。このうち
図１工程Ｅは、本発明の製造方法を適用したときの第１
の実施例における最終製品の縦断面図である。この半導
体装置は、図１工程Ｅに示すように、ゲ−ト電極端下の
Ｎ型シリコン基板１の表面に、４で示すＰ型不純物拡散
層よりも薄いＰ型又はＮ型の拡散層１５を備えている構
造からなる。
【００１６】この半導体装置の製造法について説明する
と、まず図１工程Ａに示すように、Ｎ型シリコン基板１
の上にフィ−ルド領域となるべきフィ−ルド酸化膜２と
活性領域とを形成し、活性領域上にゲ−ト酸化膜３を形
成する。次に、所望の閾値電圧を得るために、Ｐ型不純
物をＮ型シリコン基板１中に低エネルギ−でイオン注入
する。例えばボロンを10〜30keVのエネルギ−で1011〜1
013個／ｃｍ2程度である。これにより低濃度のＰ型不純
物拡散層４を形成する。
と、まず図１工程Ａに示すように、Ｎ型シリコン基板１
の上にフィ−ルド領域となるべきフィ−ルド酸化膜２と
活性領域とを形成し、活性領域上にゲ−ト酸化膜３を形
成する。次に、所望の閾値電圧を得るために、Ｐ型不純
物をＮ型シリコン基板１中に低エネルギ−でイオン注入
する。例えばボロンを10〜30keVのエネルギ−で1011〜1
013個／ｃｍ2程度である。これにより低濃度のＰ型不純
物拡散層４を形成する。
【００１７】続いて図１工程Ｂに示すように、ゲート酸
化膜３の上部に所定のパターニングによりＮ型多結晶シ
リコンから成るゲート電極５を形成する。次に、Ｎ型シ
リコン基板１と同じ導電型の不純物を、ゲート電極５を
マスクとしてこの基板１に低エネルギーでイオン注入す
る。例えばリンを１０〜３０ｋｅＶで１０１２〜１０
１４個／ｃｍ２程度である。これによりＮ型の不純物拡
散層１３を形成する。その後、酸化膜を全面に例えば１
５００〜２０００オングストロームほど成長させた後、
異方性エッチングを行ってこの酸化膜を除去し、ゲート
の側壁に酸化膜（側壁酸化膜８）を形成する。
化膜３の上部に所定のパターニングによりＮ型多結晶シ
リコンから成るゲート電極５を形成する。次に、Ｎ型シ
リコン基板１と同じ導電型の不純物を、ゲート電極５を
マスクとしてこの基板１に低エネルギーでイオン注入す
る。例えばリンを１０〜３０ｋｅＶで１０１２〜１０
１４個／ｃｍ２程度である。これによりＮ型の不純物拡
散層１３を形成する。その後、酸化膜を全面に例えば１
５００〜２０００オングストロームほど成長させた後、
異方性エッチングを行ってこの酸化膜を除去し、ゲート
の側壁に酸化膜（側壁酸化膜８）を形成する。
【００１８】次に、図１工程Ｃに示すように、Ｎ型シリ
コン基板１と逆導電型であるＰ型不純物を、ゲ−ト電極
５と側壁酸化膜８をマスクとしてこの基板１に対して斜
めからイオン注入する。例えばボロンを45度程度の角
度、30〜60keV程度のエネルギ−、1013〜1014個／ｃｍ2
程度の注入量である。これによりＮ型不純物拡散層１３
よりも深いＰ型の不純物拡散層１４を形成する。このと
き側壁酸化膜８の直下におけるイオン注入されたＰ型不
純物の濃度は、基板１の表面よりも少し深いところで最
も濃くなる。
コン基板１と逆導電型であるＰ型不純物を、ゲ−ト電極
５と側壁酸化膜８をマスクとしてこの基板１に対して斜
めからイオン注入する。例えばボロンを45度程度の角
度、30〜60keV程度のエネルギ−、1013〜1014個／ｃｍ2
程度の注入量である。これによりＮ型不純物拡散層１３
よりも深いＰ型の不純物拡散層１４を形成する。このと
き側壁酸化膜８の直下におけるイオン注入されたＰ型不
純物の濃度は、基板１の表面よりも少し深いところで最
も濃くなる。
【００１９】次に、図１工程Ｄに示すように、再びＮ型
シリコン基板１と逆導電型であるＰ型の不純物を、ゲー
ト電極５及び側壁酸化膜８をマスクとしてこの基板１に
対して垂直あるいはそれに近い角度で高濃度のイオン注
入を行う。例えば２フッ化ボロン（ＢＦ２）を４０〜７
０ＫｅＶ程度のエネルギー、１０１５〜１０１６個／ｃ
ｍ２程の注入量である。これによりＰ型不純物拡散層９
を形成する。
シリコン基板１と逆導電型であるＰ型の不純物を、ゲー
ト電極５及び側壁酸化膜８をマスクとしてこの基板１に
対して垂直あるいはそれに近い角度で高濃度のイオン注
入を行う。例えば２フッ化ボロン（ＢＦ２）を４０〜７
０ＫｅＶ程度のエネルギー、１０１５〜１０１６個／ｃ
ｍ２程の注入量である。これによりＰ型不純物拡散層９
を形成する。
【００２０】続いて熱処理を行い、注入されたすべての
不純物を活性化させる。その後、図１工程Ｅ（第１の実
施例の最終工程断面図）に示すように、通常の方法に従
って層間の絶縁膜１０の形成、コンタクトホ−ル１１の
開孔、金属配線１２の形成を行う。
不純物を活性化させる。その後、図１工程Ｅ（第１の実
施例の最終工程断面図）に示すように、通常の方法に従
って層間の絶縁膜１０の形成、コンタクトホ−ル１１の
開孔、金属配線１２の形成を行う。
【００２１】この第１の実施例による構造のＰチャンネ
ルMOSトランジスタ−では、そのＮ型不純物拡散層１３
は、Ｐ型の拡散層１４やＰ型不純物拡散層９との重なり
のため、あるいは熱処理による不純物拡散のため、最終
的にＰ型拡散層に変わる。但し、ソ−ス、ドレイン拡散
層のチャンネル領域との境界部分である１５で示す箇所
の不純物濃度は、Ｎ型拡散層１３を形成しない場合に比
べ低下し、Ｐ型拡散層４よりも濃度の薄いＰ型又はＮ型
の拡散層となる。
ルMOSトランジスタ−では、そのＮ型不純物拡散層１３
は、Ｐ型の拡散層１４やＰ型不純物拡散層９との重なり
のため、あるいは熱処理による不純物拡散のため、最終
的にＰ型拡散層に変わる。但し、ソ−ス、ドレイン拡散
層のチャンネル領域との境界部分である１５で示す箇所
の不純物濃度は、Ｎ型拡散層１３を形成しない場合に比
べ低下し、Ｐ型拡散層４よりも濃度の薄いＰ型又はＮ型
の拡散層となる。
【００２２】そのため上記境界点は、従来よりもよりソ
−ス、ドレイン側に近ずくので表面パンチスル−は起こ
りにくくなる。このことは、実効チャンネル長が長くな
ることを表わすものである。
−ス、ドレイン側に近ずくので表面パンチスル−は起こ
りにくくなる。このことは、実効チャンネル長が長くな
ることを表わすものである。
【００２３】また、ソ−ス、ドレイン拡散層とチャンネ
ル領域との境界部分である１５で示す箇所は、この部分
での電界緩和を生じさせるので、従来問題であったホッ
トエレクトロンの発生が抑えられる。即ち、ホットエレ
クトロンによるMOSトランジスタ−の劣化が抑えられ、
高い信頼性が実現できる。また、Ｎ型拡散層１３の形成
のためのイオン注入の投影飛程（Projection Range：本
明細書では“Ｒｐ”と略称する。）は、Ｐ型拡散層１４
の形成のためのイオン注入のＲｐよりも小さい必要があ
る。特にＮ型拡散層１３の基板１表面からの深さと、チ
ャンネル部分のＰ型拡散層４の基板１表面からの深さと
が同程度のときに表面パンチスル−を抑え、かつホット
エレクトロンの発生を最小限に抑える効果が高い。
ル領域との境界部分である１５で示す箇所は、この部分
での電界緩和を生じさせるので、従来問題であったホッ
トエレクトロンの発生が抑えられる。即ち、ホットエレ
クトロンによるMOSトランジスタ−の劣化が抑えられ、
高い信頼性が実現できる。また、Ｎ型拡散層１３の形成
のためのイオン注入の投影飛程（Projection Range：本
明細書では“Ｒｐ”と略称する。）は、Ｐ型拡散層１４
の形成のためのイオン注入のＲｐよりも小さい必要があ
る。特にＮ型拡散層１３の基板１表面からの深さと、チ
ャンネル部分のＰ型拡散層４の基板１表面からの深さと
が同程度のときに表面パンチスル−を抑え、かつホット
エレクトロンの発生を最小限に抑える効果が高い。
【００２４】図５は、第１の実施例のPMOSトランジスタ
−について、シリコン基板内の深さ（μｍ）方向の「正
味の不純物濃度（個／ｃｍ3）」を計算したものであ
る。この図５からも理解できるとおり、シリコン基板表
面では、チャンネル部(ａ)よりゲ−ト電極端(ｂ)のほう
が濃度が薄くなっている。
−について、シリコン基板内の深さ（μｍ）方向の「正
味の不純物濃度（個／ｃｍ3）」を計算したものであ
る。この図５からも理解できるとおり、シリコン基板表
面では、チャンネル部(ａ)よりゲ−ト電極端(ｂ)のほう
が濃度が薄くなっている。
【００２５】この計算に用いた条件では、ゲ−ト端直下
のシリコン基板表面は非常に薄い濃度のＰ型拡散層であ
るが、条件によっては非常に薄いＮ型となる。いずれに
しろ、本発明は、ゲ−ト電極中央部下よりも端部下のシ
リコン基板表面の不純物濃度が薄いことが特徴である。
のシリコン基板表面は非常に薄い濃度のＰ型拡散層であ
るが、条件によっては非常に薄いＮ型となる。いずれに
しろ、本発明は、ゲ−ト電極中央部下よりも端部下のシ
リコン基板表面の不純物濃度が薄いことが特徴である。
【００２６】（第２の実施例）図２は、第２の実施例を
示す工程Ａ〜Ｄよりなる工程順縦断面図である。このう
ち図２工程Ｄは第２の実施例における最終製品の縦断面
図である。この場合もゲ−ト電極端付近のＮ型シリコン
基板１表面に４で示すＰ型拡散層よりも薄いＰ型又はＮ
型の拡散層１７を備えている構造からなる。
示す工程Ａ〜Ｄよりなる工程順縦断面図である。このう
ち図２工程Ｄは第２の実施例における最終製品の縦断面
図である。この場合もゲ−ト電極端付近のＮ型シリコン
基板１表面に４で示すＰ型拡散層よりも薄いＰ型又はＮ
型の拡散層１７を備えている構造からなる。
【００２７】この半導体装置の製造法について説明する
と、まず第１の実施例に従い図２工程Ａに示すように、
Ｐ型拡散層４の形成、ゲ−ト電極５の形成、Ｎ型不純物
拡散層１３の形成を行う。次に、図２工程Ｂに示すよう
に、ゲ−ト電極５をマスクとしてＮ型シリコン基板１に
対し垂直かそれに近い角度でＰ型の不純物をイオン注入
し、Ｐ型不純物拡散層１６を形成する。例えばボロンを
15〜70keV程のエネルギ−で、1012〜1014個／ｃｍ2程の
イオン注入量で行う。
と、まず第１の実施例に従い図２工程Ａに示すように、
Ｐ型拡散層４の形成、ゲ−ト電極５の形成、Ｎ型不純物
拡散層１３の形成を行う。次に、図２工程Ｂに示すよう
に、ゲ−ト電極５をマスクとしてＮ型シリコン基板１に
対し垂直かそれに近い角度でＰ型の不純物をイオン注入
し、Ｐ型不純物拡散層１６を形成する。例えばボロンを
15〜70keV程のエネルギ−で、1012〜1014個／ｃｍ2程の
イオン注入量で行う。
【００２８】続いて、図２工程Ｃに示すように、第１の
実施例と同様にしてゲ−ト電極５の側壁に酸化膜（側壁
酸化膜８）を形成する。その後再びＰ型の不純物を、ゲ
−ト電極５及び側壁酸化膜８をマスクとして基板１に対
して垂直か又はそれに近い角度で高濃度のイオン注入を
行う。例えば２フッ化ボロン(BF2)を40〜70keV程のエネ
ルギ−、1015〜1016個／ｃｍ2程の注入量である。これ
によりＰ型不純物拡散層９を形成する。
実施例と同様にしてゲ−ト電極５の側壁に酸化膜（側壁
酸化膜８）を形成する。その後再びＰ型の不純物を、ゲ
−ト電極５及び側壁酸化膜８をマスクとして基板１に対
して垂直か又はそれに近い角度で高濃度のイオン注入を
行う。例えば２フッ化ボロン(BF2)を40〜70keV程のエネ
ルギ−、1015〜1016個／ｃｍ2程の注入量である。これ
によりＰ型不純物拡散層９を形成する。
【００２９】次に熱処理を行い、注入された全ての不純
物を活性化させる。その後は、図２工程Ｄに示すよう
に、通常の方法に従って層間絶縁膜１０の形成、コンタ
クトホ−ル１１の開孔、金属配線１２の形成を行う。
物を活性化させる。その後は、図２工程Ｄに示すよう
に、通常の方法に従って層間絶縁膜１０の形成、コンタ
クトホ−ル１１の開孔、金属配線１２の形成を行う。
【００３０】図２工程Ｄは、第２の実施例の最終工程断
面図であって、この場合も側面酸化膜８直下の基板表面
における拡散層１７は、４で示すＰ型拡散層よりも薄い
Ｐ型又はＮ型となっている。このため、表面パンチスル
−が起こりにくくなる。即ち、実効チャンネル長が長く
なるので、ゲ−ト電極実長を短くすることができる。
面図であって、この場合も側面酸化膜８直下の基板表面
における拡散層１７は、４で示すＰ型拡散層よりも薄い
Ｐ型又はＮ型となっている。このため、表面パンチスル
−が起こりにくくなる。即ち、実効チャンネル長が長く
なるので、ゲ−ト電極実長を短くすることができる。
【００３１】（第３の実施例）図３は、第３の実施例を
示す工程Ａ〜Ｃよりなる工程順縦断面図である。このう
ち図３工程Ｃは第３の実施例における最終製品の縦断面
図である。この場合もゲ−ト電極端下のシリコン基板の
表面に４で示すＰ型拡散層よりも薄いＰ型又はＮ型の拡
散層１９を備えている構造からなる。
示す工程Ａ〜Ｃよりなる工程順縦断面図である。このう
ち図３工程Ｃは第３の実施例における最終製品の縦断面
図である。この場合もゲ−ト電極端下のシリコン基板の
表面に４で示すＰ型拡散層よりも薄いＰ型又はＮ型の拡
散層１９を備えている構造からなる。
【００３２】この半導体装置の製造法について説明する
と、まず、第１及び第２の実施例と同様、Ｐ型不純物拡
散層４の形成、ゲ−ト電極５の形成、Ｎ型不純物拡散層
１３の形成を行い、次に、第１及び第２の実施例と同様
な方法でゲ−ト電極５の両壁に酸化膜の側壁（側面酸化
膜８）を形成する（図３工程Ａ）。
と、まず、第１及び第２の実施例と同様、Ｐ型不純物拡
散層４の形成、ゲ−ト電極５の形成、Ｎ型不純物拡散層
１３の形成を行い、次に、第１及び第２の実施例と同様
な方法でゲ−ト電極５の両壁に酸化膜の側壁（側面酸化
膜８）を形成する（図３工程Ａ）。
【００３３】続いてＰ型の不純物を、ゲ−ト電極５及び
側面酸化膜８をマスクとして基板１に対して垂直か又は
角度を付けて高濃度に注入し、Ｐ型不純物拡散層１８を
形成する（図３工程Ｂ）。
側面酸化膜８をマスクとして基板１に対して垂直か又は
角度を付けて高濃度に注入し、Ｐ型不純物拡散層１８を
形成する（図３工程Ｂ）。
【００３４】次に、熱処理を行い、注入された不純物を
活性化させる。例えば２フッ化ボロン(BF2)を角度30〜4
5度、40〜80keV程のエネルギ−、1015〜1016個／ｃｍ2
程の注入量、850℃で30分程の熱処理である。その後
は、第１及び第２の実施例のように層間の絶縁膜１０の
形成、コンタクトホ−ル１１の開孔、金属配線１２の形
成を行う（図３工程Ｃ）。
活性化させる。例えば２フッ化ボロン(BF2)を角度30〜4
5度、40〜80keV程のエネルギ−、1015〜1016個／ｃｍ2
程の注入量、850℃で30分程の熱処理である。その後
は、第１及び第２の実施例のように層間の絶縁膜１０の
形成、コンタクトホ−ル１１の開孔、金属配線１２の形
成を行う（図３工程Ｃ）。
【００３５】図３工程Ｃは、第３の実施例の最終工程順
断面図であって、この場合も最終的にソ−ス、ドレイン
拡散層とチャンネル領域との境界部分である１９で示す
箇所の不純物濃度は、Ｎ型拡散層１３を形成しない場合
に比べ低下し、境界点はよりソ−ス、ドレイン側に近ず
くので、表面パンチスル−が起こりにくくなる。
断面図であって、この場合も最終的にソ−ス、ドレイン
拡散層とチャンネル領域との境界部分である１９で示す
箇所の不純物濃度は、Ｎ型拡散層１３を形成しない場合
に比べ低下し、境界点はよりソ−ス、ドレイン側に近ず
くので、表面パンチスル−が起こりにくくなる。
【００３６】図６は、ドレインに一定電圧を印加し、ソ
−ス、ゲ−ト電極、基板を接地した場合に表面パンチス
ル−を起こさずに達成できるゲ−ト電極５の最小の実長
と、Ｎ型拡散層１３を形成するために注入したリンの注
入量との関係を示す実験デ−タである。この図６から理
解できるように、リンを注入することで表面パンチスル
−は生じにくくなるため、達成できる最小のゲ−ト電極
の実長を短くできる。
−ス、ゲ−ト電極、基板を接地した場合に表面パンチス
ル−を起こさずに達成できるゲ−ト電極５の最小の実長
と、Ｎ型拡散層１３を形成するために注入したリンの注
入量との関係を示す実験デ−タである。この図６から理
解できるように、リンを注入することで表面パンチスル
−は生じにくくなるため、達成できる最小のゲ−ト電極
の実長を短くできる。
【００３７】以上第１〜第３の実施例で示したように、
本発明の製造方法による特徴は、ゲ−ト電極５を形成し
た後に、このゲ−ト電極５をマスクとしてソ−ス及びド
レイン領域に自己整合的に基板と同じ導電型の浅い不純
物拡散層を形成することにある。これにより「実効ゲ−
ト長の縮少（素子の微細化）」、「短チャンネル効果の
抑制」の効果が生じ、具体的には、Ｐチャンネルトラン
ジスタ−のゲ−ト長を0.26μｍ程度まで細くしてもパン
チスル−が起きない。
本発明の製造方法による特徴は、ゲ−ト電極５を形成し
た後に、このゲ−ト電極５をマスクとしてソ−ス及びド
レイン領域に自己整合的に基板と同じ導電型の浅い不純
物拡散層を形成することにある。これにより「実効ゲ−
ト長の縮少（素子の微細化）」、「短チャンネル効果の
抑制」の効果が生じ、具体的には、Ｐチャンネルトラン
ジスタ−のゲ−ト長を0.26μｍ程度まで細くしてもパン
チスル−が起きない。
【００３８】なお、第１〜第３の実施例においては、
「埋込みチャンネル型のＰチャンネルMOSトランジスタ
−」を例にとり説明したが、「埋込みチャンネル型のＮ
チャンネルMOSトランジスタ−」の場合にも本発明は適
用される。その場合は、各実施例においてＰとＮを入れ
かえればよい。また、各実施例では、ゲ−ト電極５は基
板１と同型の多結晶シリコンゲ−トを用いているが、高
融点金属とシリコンの化合物であるシリサイド（例えば
タングステンシリサイド：WSi）を用いることもでき
る。
「埋込みチャンネル型のＰチャンネルMOSトランジスタ
−」を例にとり説明したが、「埋込みチャンネル型のＮ
チャンネルMOSトランジスタ−」の場合にも本発明は適
用される。その場合は、各実施例においてＰとＮを入れ
かえればよい。また、各実施例では、ゲ−ト電極５は基
板１と同型の多結晶シリコンゲ−トを用いているが、高
融点金属とシリコンの化合物であるシリサイド（例えば
タングステンシリサイド：WSi）を用いることもでき
る。
【００３９】
【発明の効果】以上説明したように本発明は、埋め込み
チャンネル型ＭＯＳトランジスタ−を構成する半導体装
置において、ゲ−ト電極をマスクとしてソ−ス及びドレ
イン部に自己整合的に基板と同型の不純物をイオン注入
して浅い不純物拡散層を形成し、その後基板と逆導電型
の不純物でソ−ス及びドレイン拡散層を形成しているの
で、ソ−ス及びドレイン拡散層のチャンネルとの境界部
分の不純物濃度は、従来技術で製造した場合よりも薄く
なり、実効チャンネル長が長くなる。
チャンネル型ＭＯＳトランジスタ−を構成する半導体装
置において、ゲ−ト電極をマスクとしてソ−ス及びドレ
イン部に自己整合的に基板と同型の不純物をイオン注入
して浅い不純物拡散層を形成し、その後基板と逆導電型
の不純物でソ−ス及びドレイン拡散層を形成しているの
で、ソ−ス及びドレイン拡散層のチャンネルとの境界部
分の不純物濃度は、従来技術で製造した場合よりも薄く
なり、実効チャンネル長が長くなる。
【００４０】そのため、従来問題となっていた短チャン
ネル効果が生じにくくなり、MOSトランジスタ−の更な
る微細化が可能になるという効果を有する。更に、ソ−
ス及びドレイン拡散層のチャンネルとの境界部分の不純
物濃度の低下は、電界の緩和をもたらすので、従来問題
となっていたホットエレクトロンによるMOSトランジス
タ−の劣化が抑えられ、高信頼性のMOSトランジスタ−
の製造が可能になるという効果を有する。
ネル効果が生じにくくなり、MOSトランジスタ−の更な
る微細化が可能になるという効果を有する。更に、ソ−
ス及びドレイン拡散層のチャンネルとの境界部分の不純
物濃度の低下は、電界の緩和をもたらすので、従来問題
となっていたホットエレクトロンによるMOSトランジス
タ−の劣化が抑えられ、高信頼性のMOSトランジスタ−
の製造が可能になるという効果を有する。
【図１】第１の実施例を示す工程順縦断面図。
【図２】第２の実施例を示す工程順縦断面図。
【図３】第３の実施例を示す工程順縦断面図。
【図４】従来例の工程順縦断面図。
【図５】シュミレ−ションの結果を示す図。
【図６】実験デ−タを示す図。
１ Ｎ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ Ｐ型不純物拡散層 ５ Ｎ型多結晶シリコンゲート電極 ６ Ｐ型不純物拡散層 ７ 酸化膜 ８ 側面酸化膜 ９ Ｐ型不純物拡散層 １０ 層間絶縁膜 １１ コンタクトホール １２ 金属配線 １３ Ｎ型不純物拡散層 １４ Ｐ型拡散層 １５ 薄いＰ型又は薄いＮ型拡散層 １６ Ｐ型拡散層 １７ 薄いＰ型又は薄いＮ型拡散層 １８ Ｐ型拡散層 １９ 薄いＰ型又は薄いＮ型拡散層
Claims (7)
- 【請求項１】 埋め込みチャンネル型ＭＯＳトランジス
タ−を構成する半導体装置の製造方法において、 (1) 一導電型を有する半導体基板上にフィ−ルド領域と
なるべき厚い酸化膜領域と活性領域となるべき領域を形
成し、該活性領域上にゲ−ト絶縁膜を形成する工程、 (2) 前記半導体基板に該基板と逆導電型の第１の不純物
を注入し、第１の不純物注入層を形成する工程、 (3) 前記ゲ−ト絶縁膜の上部の所定領域に、ゲ−ト電極
となるべき前記半導体基板と同じ導電型を持つ多結晶シ
リコン層を形成する工程、 (4) 前記半導体基板と同じ導電型の第２の不純物を、前
記ゲ−ト電極をマスクとして自己整合的にソ−ス及びド
レインとなるべき領域の前記半導体基板にイオン注入
し、第２のイオン注入層を形成する工程、 (5) 前記半導体基板と逆導電型の第３の不純物を、前記
ゲ−ト電極をマスクとして前記半導体基板中にイオン注
入して第３のイオン注入層を形成する工程、 (6) 熱処理を施し、前記イオン注入された不純物を活性
化させ、ソ−ス及びドレインを形成する工程、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 埋め込みチャンネル型ＭＯＳトランジス
タ−を構成する半導体装置の製造方法において、 (1) 一導電型を有する半導体基板上にフィ−ルド領域と
なるべき厚い酸化膜領域と活性領域となるべき領域を形
成し、該活性領域上にゲ−ト絶縁膜を形成する工程、 (2) 前記半導体基板に該基板と逆導電型の第１の不純物
を注入し、第１の不純物注入層を形成する工程、 (3) 前記ゲ−ト絶縁膜の上部の所定領域に、ゲ−ト電極
となるべき前記半導体基板と同じ導電型を持つ多結晶シ
リコン層を形成する工程、 (4) 前記半導体基板と同じ導電型の第２の不純物を、前
記ゲ−ト電極をマスクとして自己整合的にソ−ス及びド
レインとなるべき領域の前記半導体基板にイオン注入
し、第２のイオン注入層を形成する工程、 (5) 前記第２のイオン注入層を形成させた後、前記半導
体装置基板上に絶縁膜を成長させる工程、 (6) 前記絶縁膜を除去し、前記ゲ−ト電極の側面にサイ
ドウォ−ルを形成する工程、 (7) 前記半導体装置基板と逆導電型の第３の不純物を、
前記ゲ−ト電極及びサイドウォ−ルをマスクとして自己
整合的にソ−ス及びドレインとなるべき領域の前記半導
体基板にイオン注入し、第３のイオン注入層を形成する
工程、 (8) 熱処理を施し、前記イオン注入された不純物を活性
化させ、ソ−ス及びドレインを形成する工程、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第２の不純物のイオン注入の投影飛
程（Ｒｐ）が、前記第３の不純物のイオン注入のＲｐよ
りも小さいことを特徴とする請求項１又は請求項２記載
の半導体装置の製造方法。 - 【請求項４】 前記第３の不純物のイオン注入が、前記
半導体基板に対して斜めから行うことを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項５】 前記ゲート電極が高融点金属とシリコン
の化合物であるシリサイドにより形成されていることを
特徴とする請求項１又は請求項２記載の半導体装置の製
造方法。 - 【請求項６】 前記基板上に成長させた絶縁膜を除去す
る工程が、異方性エッチングを用いることを特徴とする
請求項２記載の半導体装置の製造方法。 - 【請求項７】 一導電型の半導体基板上にゲート絶縁膜
を介してゲート電極を設け、このゲート電極の両側部に
は絶縁膜から成るサイドウォールが形成され、このサイ
ドウォールの下方近傍から外側にかけての前記半導体基
板表面に一対のソース領域とドレイン領域を形成して埋
め込みチャンネル型ＭＯＳトランジスターを構成する半
導体装置において、ゲート電極端直下の半導体基板表面
にゲート電極中心部直下の半導体基板表面の濃度よりも
薄い不純物拡散層を有することを特徴とする半導体装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128024A JP2513402B2 (ja) | 1993-05-01 | 1993-05-01 | 半導体装置の構造及び製造方法 |
| KR1019940009236A KR0137625B1 (ko) | 1993-05-01 | 1994-04-29 | 매립 채널형 mos 트랜지스터 및 그 제조방법 |
| US08/747,745 US5719430A (en) | 1993-05-01 | 1996-11-12 | Buried-channel MOS transistor and process of producing same |
| US08/895,260 US5933737A (en) | 1993-05-01 | 1997-07-16 | Buried-channel MOS transistor and process of producing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128024A JP2513402B2 (ja) | 1993-05-01 | 1993-05-01 | 半導体装置の構造及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318699A JPH06318699A (ja) | 1994-11-15 |
| JP2513402B2 true JP2513402B2 (ja) | 1996-07-03 |
Family
ID=14974609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128024A Expired - Fee Related JP2513402B2 (ja) | 1993-05-01 | 1993-05-01 | 半導体装置の構造及び製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5719430A (ja) |
| JP (1) | JP2513402B2 (ja) |
| KR (1) | KR0137625B1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
| US5814869A (en) * | 1992-01-28 | 1998-09-29 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors |
| JP2586844B2 (ja) * | 1994-12-28 | 1997-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5917219A (en) * | 1995-10-09 | 1999-06-29 | Texas Instruments Incorporated | Semiconductor devices with pocket implant and counter doping |
| JP3762002B2 (ja) * | 1996-11-29 | 2006-03-29 | 株式会社東芝 | 薄膜トランジスタ、及び液晶表示装置 |
| JP3075225B2 (ja) * | 1997-09-11 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100273291B1 (ko) * | 1998-04-20 | 2001-01-15 | 김영환 | 모스 전계 효과 트랜지스터의 제조 방법 |
| US6653686B2 (en) * | 1998-07-13 | 2003-11-25 | International Business Machines Corporation | Structure and method of controlling short-channel effect of very short channel MOSFET |
| US6396368B1 (en) | 1999-11-10 | 2002-05-28 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
| JP2001351383A (ja) | 2000-06-07 | 2001-12-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US7217977B2 (en) * | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
| US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
| US7294935B2 (en) * | 2001-01-24 | 2007-11-13 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
| US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| US6774413B2 (en) | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
| US6740942B2 (en) * | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| JP2003017522A (ja) * | 2001-06-28 | 2003-01-17 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| US6897535B2 (en) | 2002-05-14 | 2005-05-24 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| US7049667B2 (en) * | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6979606B2 (en) * | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
| AU2003293540A1 (en) | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| US8168487B2 (en) * | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247974A (ja) * | 1984-05-23 | 1985-12-07 | Toshiba Corp | 半導体装置 |
| JPS62122175A (ja) * | 1986-08-22 | 1987-06-03 | Nec Corp | 半導体装置 |
| JPS63182866A (ja) * | 1987-01-26 | 1988-07-28 | Hitachi Ltd | 半導体装置 |
| JPH02119269A (ja) * | 1988-10-28 | 1990-05-07 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
| JP2632101B2 (ja) * | 1990-11-05 | 1997-07-23 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5424567A (en) * | 1991-05-15 | 1995-06-13 | North American Philips Corporation | Protected programmable transistor with reduced parasitic capacitances and method of fabrication |
| JPH0529611A (ja) * | 1991-07-22 | 1993-02-05 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置 |
| JPH0536918A (ja) * | 1991-07-29 | 1993-02-12 | Hitachi Ltd | 半導体集積回路装置 |
| US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| JP3200497B2 (ja) * | 1993-03-19 | 2001-08-20 | 三菱電機株式会社 | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法 |
| US5463237A (en) * | 1993-11-04 | 1995-10-31 | Victor Company Of Japan, Ltd. | MOSFET device having depletion layer |
-
1993
- 1993-05-01 JP JP5128024A patent/JP2513402B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-29 KR KR1019940009236A patent/KR0137625B1/ko not_active IP Right Cessation
-
1996
- 1996-11-12 US US08/747,745 patent/US5719430A/en not_active Expired - Lifetime
-
1997
- 1997-07-16 US US08/895,260 patent/US5933737A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5719430A (en) | 1998-02-17 |
| JPH06318699A (ja) | 1994-11-15 |
| US5933737A (en) | 1999-08-03 |
| KR0137625B1 (ko) | 1998-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2513402B2 (ja) | 半導体装置の構造及び製造方法 | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| JP4305610B2 (ja) | 半導体素子の製造方法 | |
| JP2550235B2 (ja) | Ｇｏｌｄ構造を有する半導体素子の製造方法 | |
| JPH10200110A (ja) | 半導体装置及びその製造方法 | |
| US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
| KR100574172B1 (ko) | 반도체 소자의 제조방법 | |
| US6380021B1 (en) | Ultra-shallow junction formation by novel process sequence for PMOSFET | |
| JPH0637309A (ja) | 半導体装置の製造方法 | |
| JP2845186B2 (ja) | 半導体装置とその製造方法 | |
| JP3411209B2 (ja) | 半導体装置の製造方法 | |
| KR100349367B1 (ko) | 반도체 소자의 제조방법 | |
| JP2004186359A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0828501B2 (ja) | 半導体装置の製造方法 | |
| US7160783B2 (en) | MOS transistor and method of manufacturing the same | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JPH06140590A (ja) | 半導体装置の製造方法 | |
| JP2007027176A (ja) | 半導体装置及びその製造方法 | |
| JPH07254645A (ja) | 半導体装置の製造方法 | |
| KR100588787B1 (ko) | 반도체 소자 제조방법 | |
| JP4228416B2 (ja) | 半導体装置の製造方法 | |
| KR19980029591A (ko) | 듀얼 게이트 씨모오스 트랜지스터의 제조방법 | |
| JPH10261795A (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| KR100898257B1 (ko) | 반도체 소자의 제조방법 | |
| JPH11214687A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080430 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 15 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 15 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120430 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120430 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 17 |
|
| LAPS | Cancellation because of no payment of annual fees |