JPH02119269A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は大規模集積回路（ＶＬＳＩ）の構成素子である
ＭＯＳ型電界効果トランジスター（ＭＯＳＦＥＴ）の構
造およびその製法に関するものである。

従来の技術 従来のｐチャネルＭＯＳＦＥＴはゲート電極に、ｎ型の
不純物を含むｎ・型の多結晶シリコンを用いている。そ
れにより半導体基板との仕事関数の違いを生、じ、しき
い値ｖｔを０．６ｖ近傍に設定するために、ｐ型埋め込
み層を形成している。埋め込み層上にゲート絶縁膜を介
して設けられたゲート電極の両端にはソース・ドレイン
としてのｐ４拡散層が、埋め込み層に接して半導体基板
表面およびその近傍に形成される。素子の微細化が進む
と共に、ソース・ドレイン間距離すなはちチャネル長が
短縮されてきたにもかかわらず、電源電圧は一定である
ため、ドレイン電界は高まっている。そのため、ドレイ
ン近傍の高電界領域で発生するホットキャリアによる特
性の劣化が増大している。

これに対して従来埋め込み層の不純物濃度を薄くする、
ソースφドレインを低・高濃度の２重構造（ｔわゆるＬ
ＤＤ＝Ｌｉｇｈｔ　ｔｙ−Ｄｏｌ）ｅｄＤｒａｉ−ｎ）
にする等の解決策が考えられてきた。

発明が解決しようとする課題 埋め込み層の不純物濃度を薄くする方法では、しきい値
が高くなるので好ましくなく、またＬＤＤ化ではチャネ
ルの寄生抵抗が増大しドレイン電流が減少するので好ま
しくない。しきい値やドレイン電流その他の電気特性を
悪化させることなく、埋め込みチャネルを有するＭＯＳ
ＦＥＴ　（はとんどの場合ｐチャネル）のホットキャリ
ア耐性を高める事が本発明によって解決しようとする課
題である。

課題を解決するための手段 埋め込み層のうち高濃度ソース・ドレイン近傍の一部を
低濃度化し、しかもその低濃度領域を埋め込み層の厚み
方向のほぼ中央部に位置せしめるものである。

作用 高濃度ソース・ドレインのチャネルに接する側面の一部
分が低濃度の埋め込み層であることから、等価的に低濃
度ソース・ドレインが形成されたことになり電界強度が
緩和される。また、埋め込み層はソース書ドレイン近傍
において、その低濃度領域の存在により、表面チャネル
と内部チャネルに二分され、ゲート電位が相対的に高い
ときは、キャリアは表面チャネルを走行しするが、ドレ
イン電位が相対的に高いときはその低濃度領域が作り出
す障壁によりキャリアは内部チャネルに閉じ込められて
走行するのでホットキャリアが発生してもゲート絶縁膜
まで到達する確率が低くなる。

実施例 上記手段をｐチャネルＭＯＳＦＥＴに適用した実施例を
第１図に示す。

ｎ型半導体基板１の表面を含む近傍に濃度が１ｘ　１０
”ｃ　ｍ”で厚みが０．　１ミクロンのｐ型埋め込み層
２、基板表面に熱酸化法で形成された厚さ８ｎｍのゲー
ト酸化膜３を介して設けられた燐を含む厚さ２００ｎｍ
の多結晶シリコンゲート４、ゲート４の両端を覆う酸化
膜側壁８をマスクとしてボロンを注入して形成された高
濃度のｐ◆型ソース・ドレイン７．７′およびソース・
ドレインのチャネルに接する側面に接続したｐ型埋め込
み層の低濃度領域５，５ゝとからＰチャネルＭＯ３ＦＥ
Ｔが構成されている。

ｐ型埋め込み層の低濃度領域５，５′の厚みは３０ｎｍ
で、その最低濃度の中心位置はＰ型埋め込み層の厚み方
向のほぼ中央にあり、ソース・ドレイン近傍ではＰ型埋
め込み層は厚み３０ｎｍの表面チャネル８ａ＋８ａ’　
と厚み４０ｎｍの内部チャネル８ｂ、８ｂ’とに二分さ
れている。

なお、金属配線やコンタクトなどは省略しである。

第１図のＡ−Ａ’に沿ったｐ型埋め込み層の不純物分布
を第２図に示す。ソース・ドレイン７・７′では１ｘｌ
Ｏ”ｃｍ−３以上の濃度で、埋め込み層２はほぼ１　ｘ
　１０”ｃｍ−”であるが、低濃度領域５．５′では１
　ｘ　１０′７ｃｍ−”よりも二分の一程度と低い３　
ｘ　１０”ｃｍ−”に設定しである。

第１図のゲート端部Ｂ−Ｂ’に沿ったｐ型埋め込み層及
びその低濃度領域の深さ方向の不純物分布を第３図に示
す。ｐ型埋め込み層はボロン（Ｂ）のドーピングにより
、低濃度領域はひ素（Ａｓ）のイオン注入により局所的
にＢをＡｓで補償して形成される。ひ素は拡散係数が同
じドナーである燐（Ｐ）に比べて小さいので本発明の目
的にとって好都合である。

ゲート４にソース７に対してしきい値以上の負電位が印
加されると、ソース７近傍の表面および内部チャネル８
ａ＊８ｂを通ってホールがｐ型埋め込み層２内に引き出
され、ドレイン７′へ向かって流れる。ドレイン電位が
ゲート電位より低い（絶対値で小さい）ときはドレイン
７”近傍の表面及び内部チャネル８ａ”、８ｂ′を通っ
てホールはドレイン７′に達する。

ドレイン電位がゲート電位より高いときは、ドレイン７
′近傍の表面チャネル８ａ’内には基板内部へ向かう方
向に電界が生じ、空乏化するとともにホールが通りにく
くなり、しかも低濃度領域はホールに対しては電位障壁
として働くので、実質的にホールは内部チャネルのみを
通らざるを得なくなる。ドレイン近傍に発生する高電界
により電離衝突（アバランシェ）が起こり、高エネルギ
ーを持ったホットキャリアが発生する。しかし、ホール
は大部分内部チャネルを通るため、そこでホットキャリ
アが発生しても、そこからゲート酸化膜までの距離が遠
いので、散乱を受けてエネルギーが低下しゲート酸化膜
まで到達する確率は低い。キャリアの平均自由行程は１
０ｎｍ以下であり、内部チャネルからゲート酸化膜まで
の距離を上記実施例のように８０ｎｍ程度に設定してあ
れば、ゲート酸化膜へのキャリア注入が少なく、それに
よる電気特性の劣化も少ない。

また、ソース・ドレイン近傍のｐ型埋め込み層全域が低
濃度領域になっているのではなく、ゲート電位が相対的
に高い場合、キャリアが通り易い表面チャネルがあるの
で、抵抗増加が少なく、ホットキャリア耐性が高く、シ
かもドレイン電流が多い。

発明の効果 本発明は上述した構成と作用により下記の実用上の有用
な効果をもたらす。

１）ソース・ドレイン近傍に低濃度領域が存在すること
で、電界が緩和される。２）電離衝突が起こってもキャ
リアは基板内部を通るのでゲート絶縁膜へのホラ　トキ
ャリア注入は少ない。３）キャリアが通り易い表面チャ
ネルがあるので、低濃度領域があるにも拘らず抵抗増加
が少なく、ドレイン電流が高い。

すなはち、本発明のＭＯＳＦＥＴおよびその集積回路は
ホットキャリア耐性が高（しかも高性能である。

【図面の簡単な説明】

第１図は本発明の手段をｐチャネルＭＯＳＦＥＴに適用
した一実施例の断面構成図、第２図は同ＦＥＴのＡ−Ａ
’に沿ったｐ型埋め込み層の不純物分布図、第３図は同
ＦＥＴのゲート端部Ｂ−Ｂ’に沿った埋め込み層の深さ
方向不純物分布図である。 １・・・ｎ型半導体基板、２・・・ｐ型埋め込み層、３
争・・ゲート酸化膜、４・・番多結晶シリコンゲー）、
５．　５’　・・・埋め込み層内の低濃度領域、ｅ、ｅ
’　・・・側壁酸化膜、７，７゜・・・ソース・ドレイ
ン、８ａ＋　　８ａ’　　・・・表面チャネル、８ｂ、
８ｂ’　　・・・内部チャネル。 代理人の氏名　弁理士　栗野重孝　ほか１８第 図 ！・−ｙｔｇｉＬ半導イネ基槓 ２−Ｆ”ｌ埋」込み層 ３−ゲー）酸イヒ狽 ４−夛１＠晶シリコンゲ−１ ５、Ｓ′・−理め込み層内の低亀度領域ｔ、　６’−’
ｒＭ璧酸化頃 ７．７′・−ソース−ドレイン ８ＩＬ、に’−Ｒｅｍ　　テ岬不、し δｂ、　ａｈ’・−内部予イ２Ｉし

Claims (2)

【特許請求の範囲】
1. （１）一導電型型半導体基板の表面にゲート絶縁膜を介
   してゲート電極が設けられていて、上記ゲート電極から
   離れた半導体基板表面とその近傍に高濃度の二導電型領
   域であるソース・ドレイン拡散層と、上記基板・ゲート
   絶縁膜の界面を含みその近傍に二導電型埋め込み層とが
   形成されていて、上記埋め込み層内の上記ゲート電極端
   部から上記ソース・ドレイン拡散層間の部分において低
   濃度領域が存在し、しかもその最低濃度部分が上記埋め
   込み層の厚みのほぼ中心に位置していて、埋め込み層が
   表面チャネルと内部チャネルとに分かれていることを特
   徴とするＭＯＳ型半導体装置。
2. （２）一導電型半導体基板の表面に二導電型埋め込み層
   を形成する工程、ゲート絶縁膜を成長させその上にゲー
   ト電極を設ける工程、上記ゲート電極をマスクとして上
   記半導体基板表面に一導電型不純物をそのピーク位置が
   上記埋め込み層の厚みのほぼ中心に位置するようイオン
   注入する工程、ゲート電極から離れた半導体基板表面と
   その近傍に高濃度二導電型領域であるソース・ドレイン
   拡散層を形成する工程とを少なくとも含んでなり、上記
   埋め込み層内の上記ゲート電極端部から上記ソース・ド
   レイン拡散層間の部分において低濃度領域の最低濃度部
   分が上記埋め込み層の厚みのほぼ中心に位置するよう形
   成され、上記埋め込み層が表面チャネルと内部チャネル
   とに分かれていることを特徴とするＭＯＳ型半導体装置
   の製造方法。