JPH06318699A - 半導体装置の構造及び製造方法 - Google Patents
半導体装置の構造及び製造方法Info
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Abstract
(57)【要約】
【目的】 半導体装置の構造及びその製造方法、特に
「埋込み込みチャンネル型MOSトランジスタ−」の構造
及びその製造方法を提供すること。 【構成】 ゲ−ト電極中央部下よりも端部下のシリコン
基板表面の不純物濃度が薄いことが特徴であり、図１工
程Ｅに示すように、ゲ−ト電極５端下のＮ型シリコン基
板１の表面に、４で示すＰ型不純物拡散層よりも薄いＰ
型（又はＮ型）の拡散層１５を備えている構造からな
る。 【効果】 従来問題となっていた短チャンネル効果が生
じにくくなり、MOSトランジスタ−の更なる微細化が可
能になり、更に、同じく従来問題となっていたホットエ
レクトロンによるMOSトランジスタ−の劣化が抑えら
れ、高信頼性のMOSトランジスタ−の製造が可能にな
る。
「埋込み込みチャンネル型MOSトランジスタ−」の構造
及びその製造方法を提供すること。 【構成】 ゲ−ト電極中央部下よりも端部下のシリコン
基板表面の不純物濃度が薄いことが特徴であり、図１工
程Ｅに示すように、ゲ−ト電極５端下のＮ型シリコン基
板１の表面に、４で示すＰ型不純物拡散層よりも薄いＰ
型（又はＮ型）の拡散層１５を備えている構造からな
る。 【効果】 従来問題となっていた短チャンネル効果が生
じにくくなり、MOSトランジスタ−の更なる微細化が可
能になり、更に、同じく従来問題となっていたホットエ
レクトロンによるMOSトランジスタ−の劣化が抑えら
れ、高信頼性のMOSトランジスタ−の製造が可能にな
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の構造及び
その製造方法に関し、特に埋込みチャンネル型MOSトラ
ンジスタ−の構造及びその製造方法に関する。
その製造方法に関し、特に埋込みチャンネル型MOSトラ
ンジスタ−の構造及びその製造方法に関する。
【０００２】
【従来の技術】Ｎ型半導体基板及びＮ型の多結晶シリコ
ンから成るゲ−ト電極を有するＰチャンネルMOSトラン
ジスタ−は、Ｐ型半導体基板及びＮ型多結晶シリコンか
ら成るゲ−ト電極を有するＮチャンネルMOSトランジス
タ−に比べ、ゲ−ト電極と基板と間の仕事関数差が小さ
いため、閾値電圧の絶対値はＮチャンネルMOSトランジ
スタ−の閾値電圧よりも大きくなる。従来、この閾値電
圧を所望の電圧まで下げるため、半導体基板と逆導電型
の不純物を該基板表面にイオン注入していた。
ンから成るゲ−ト電極を有するＰチャンネルMOSトラン
ジスタ−は、Ｐ型半導体基板及びＮ型多結晶シリコンか
ら成るゲ−ト電極を有するＮチャンネルMOSトランジス
タ−に比べ、ゲ−ト電極と基板と間の仕事関数差が小さ
いため、閾値電圧の絶対値はＮチャンネルMOSトランジ
スタ−の閾値電圧よりも大きくなる。従来、この閾値電
圧を所望の電圧まで下げるため、半導体基板と逆導電型
の不純物を該基板表面にイオン注入していた。
【０００３】以下、従来技術による製造方法としてLDD
(Lightly Doped Drain)構造を有するＰチャンネルMOSト
ランジスタ−を例にとり、図４（従来例の工程順縦断面
図）を参照して工程順に説明する。
(Lightly Doped Drain)構造を有するＰチャンネルMOSト
ランジスタ−を例にとり、図４（従来例の工程順縦断面
図）を参照して工程順に説明する。
【０００４】まず、図４工程Ａに示すように、Ｎ型シリ
コン基板１の上にフィ−ルド領域となるべき厚いフィ−
ルド酸化膜２を形成して素子活性領域を区画し、その表
面に熱酸化法などによりゲ−ト酸化膜３を形成する。次
に、所望の閾値電圧が得られるようにするため、Ｐ型不
純物を基板１にイオン注入し、この基板１の表面に薄い
Ｐ型不純物拡散層４を形成する。これは、例えば1011〜
1013個／ｃｍ2の注入量のボロンを10〜30keVのエネルギ
−で注入することにより形成される。
コン基板１の上にフィ−ルド領域となるべき厚いフィ−
ルド酸化膜２を形成して素子活性領域を区画し、その表
面に熱酸化法などによりゲ−ト酸化膜３を形成する。次
に、所望の閾値電圧が得られるようにするため、Ｐ型不
純物を基板１にイオン注入し、この基板１の表面に薄い
Ｐ型不純物拡散層４を形成する。これは、例えば1011〜
1013個／ｃｍ2の注入量のボロンを10〜30keVのエネルギ
−で注入することにより形成される。
【０００５】次に、図４工程Ｂに示すように、ゲ−ト酸
化膜３の上にＮ型多結晶シリコンから成るゲ−ト電極５
をパタ−ニングにより形成する。続いてＰ型の不純物
を、基板１にゲ−ト電極５をマスクとしてイオン注入す
る。例えば1013〜1014個／ｃｍ2程度のポロンを300〜70
keVのエネルギ−で行う。これにより不純物拡散層４よ
りも濃いＰ型不純物拡散層６を形成する。
化膜３の上にＮ型多結晶シリコンから成るゲ−ト電極５
をパタ−ニングにより形成する。続いてＰ型の不純物
を、基板１にゲ−ト電極５をマスクとしてイオン注入す
る。例えば1013〜1014個／ｃｍ2程度のポロンを300〜70
keVのエネルギ−で行う。これにより不純物拡散層４よ
りも濃いＰ型不純物拡散層６を形成する。
【０００６】次に、図４工程Ｃに示すように、全面に酸
化膜７を成長させた後、この酸化膜７を異方性エッチン
グにより全面エッチングし、図４工程Ｄに示すように、
ゲ−ト電極側壁に酸化膜（側壁酸化膜８）を形成する。
続いて再びＰ型の不純物を、前記ゲ−ト電極５と側壁酸
化膜８をマスクとしてイオン注入する。例えば1014〜10
16個／ｃｍ2程度の２フッ化ポロン(BF2)を50〜70keVの
エネルギ−で行う。これにより不純物拡散層６よりも濃
いＰ型不純物拡散層９を形成する。その後熱処理を施
し、注入された不純物を活性化させる。このときＰ型不
純物拡散層６とＰ型不純物拡散層９は、ソ−ス又はドレ
イン拡散層となる。
化膜７を成長させた後、この酸化膜７を異方性エッチン
グにより全面エッチングし、図４工程Ｄに示すように、
ゲ−ト電極側壁に酸化膜（側壁酸化膜８）を形成する。
続いて再びＰ型の不純物を、前記ゲ−ト電極５と側壁酸
化膜８をマスクとしてイオン注入する。例えば1014〜10
16個／ｃｍ2程度の２フッ化ポロン(BF2)を50〜70keVの
エネルギ−で行う。これにより不純物拡散層６よりも濃
いＰ型不純物拡散層９を形成する。その後熱処理を施
し、注入された不純物を活性化させる。このときＰ型不
純物拡散層６とＰ型不純物拡散層９は、ソ−ス又はドレ
イン拡散層となる。
【０００７】次に、図４工程Ｅに示すように、層間絶縁
膜１０を形成し、所定の位置にコンタクトホ−ル１１を
開孔し、金属配線１２を施す。この図４工程Ｅは、従来
技術の製造方法による最終工程縦断面図である。
膜１０を形成し、所定の位置にコンタクトホ−ル１１を
開孔し、金属配線１２を施す。この図４工程Ｅは、従来
技術の製造方法による最終工程縦断面図である。
【０００８】
【発明が解決しようとする課題】従来、半導体基板と同
じ導電型の多結晶シリコンや高融点金属とシリコンの化
合物であるシリサイド（例えばタングステンシリサイ
ド：WSi）をゲ−ト電極として用いた場合、閾値電圧の
制御のために基板と逆導電型の不純物を基板表面にイオ
ン注入していたので、チャンネル領域（ゲ−ト電極直下
の基板表面近傍）は基板と逆導電型の薄い不純物拡散層
によって形成されていた。
じ導電型の多結晶シリコンや高融点金属とシリコンの化
合物であるシリサイド（例えばタングステンシリサイ
ド：WSi）をゲ−ト電極として用いた場合、閾値電圧の
制御のために基板と逆導電型の不純物を基板表面にイオ
ン注入していたので、チャンネル領域（ゲ−ト電極直下
の基板表面近傍）は基板と逆導電型の薄い不純物拡散層
によって形成されていた。
【０００９】上記のような構造のMOSトランジスタ−
は、電流が基板とゲ−ト酸化膜の界面よりも深い部分を
流れるため、“埋込みチャンネル型MOSトランジスタ
−”と呼ばれている。これに対して、チャンネル部が基
板と同型の不純物拡散層によって形成されている場合
は、電流は基板とゲ−ト酸化膜界面を流れるため、“表
面チャンネル型MOSトランジスタ−”と呼ばれている。
は、電流が基板とゲ−ト酸化膜の界面よりも深い部分を
流れるため、“埋込みチャンネル型MOSトランジスタ
−”と呼ばれている。これに対して、チャンネル部が基
板と同型の不純物拡散層によって形成されている場合
は、電流は基板とゲ−ト酸化膜界面を流れるため、“表
面チャンネル型MOSトランジスタ−”と呼ばれている。
【００１０】前記の“埋込みチャンネル型MOSトランジ
スタ−”では、電荷が基板とゲ−ト酸化膜の界面の散乱
を受けにくくなるため、移動度が増加するという長所が
ある反面、短チャンネル効果が生じやすいという欠点が
あった。
スタ−”では、電荷が基板とゲ−ト酸化膜の界面の散乱
を受けにくくなるため、移動度が増加するという長所が
ある反面、短チャンネル効果が生じやすいという欠点が
あった。
【００１１】即ち、“埋込みチャンネル型MOSトランジ
スタ−”では、ドレイン領域、チャンネル領域、ソ−ス
領域ともすべて同型の不純物拡散層によって形成されて
いるため、ドレインに電圧を印加した場合、チャンネル
領域の不純物拡散層中の空乏層の延びが“表面チャンネ
ル型MOSトランジスタ−”の場合よりも拡がり、パンチ
スル−（ドレイン電圧が直接ソ−スとチャンネルの境界
部のポテンシャルエネルギ−を押し下げてしまい、ソ−
スとドレイン間に電流が流れてしまう状態のこと。この
場合のように基板表面付近で起こるパンチスル−は、特
に「表面パンチスル−」と呼ばれている。）を起こしや
すいという欠点があった。これは、ゲ−ト電極の実長よ
りも実効チャンネル長がかなり短いことによる。
スタ−”では、ドレイン領域、チャンネル領域、ソ−ス
領域ともすべて同型の不純物拡散層によって形成されて
いるため、ドレインに電圧を印加した場合、チャンネル
領域の不純物拡散層中の空乏層の延びが“表面チャンネ
ル型MOSトランジスタ−”の場合よりも拡がり、パンチ
スル−（ドレイン電圧が直接ソ−スとチャンネルの境界
部のポテンシャルエネルギ−を押し下げてしまい、ソ−
スとドレイン間に電流が流れてしまう状態のこと。この
場合のように基板表面付近で起こるパンチスル−は、特
に「表面パンチスル−」と呼ばれている。）を起こしや
すいという欠点があった。これは、ゲ−ト電極の実長よ
りも実効チャンネル長がかなり短いことによる。
【００１２】以上の欠点により従来の“埋込みチャンネ
ル型MOSトランジスタ−”は、そのゲ−ト電極の実長を
短くし、素子の微細化を行うことを妨げていた。本発明
は、このような従来の“埋込みチャンネル型MOSトラン
ジスタ−”の有する欠点を解消することを技術的課題と
するものであり、その目的は、実効チャンネル長を長く
し、従来問題となっていた短チャンネル効果が生じにく
くし、“埋込みチャンネル型MOSトランジスタ−”の更
なる微細化を可能とする半導体装置の構造及び製造方法
を提供することにある。
ル型MOSトランジスタ−”は、そのゲ−ト電極の実長を
短くし、素子の微細化を行うことを妨げていた。本発明
は、このような従来の“埋込みチャンネル型MOSトラン
ジスタ−”の有する欠点を解消することを技術的課題と
するものであり、その目的は、実効チャンネル長を長く
し、従来問題となっていた短チャンネル効果が生じにく
くし、“埋込みチャンネル型MOSトランジスタ−”の更
なる微細化を可能とする半導体装置の構造及び製造方法
を提供することにある。
【００１３】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、上記目的を達成するため、(1) 一導電
型を有する半導体基板上に、フィ−ルド領域となるべき
厚い酸化膜領域と活性領域となるべき領域とを形成し、
活性領域上にゲ−ト酸化膜を形成する工程と、(2) 閾値
電圧を制御するために基板と逆導電型の不純物イオン注
入し、ゲ−ト酸化膜の直下に基板と逆導電型の第１のイ
オン注入層を形成する工程と、(3) ゲ−ト酸化膜上部の
所定領域に、ゲ−ト電極となるべき基板と同じ導電型の
多結晶シリコン層又は高融点金属とシリコンの化合物層
を形成する工程と、(4) 該基板と同じ導電型の不純物
を、ゲ−ト電極をマスクとしてソ−ス、ドレインとなる
部分に自己接合的にイオン注入し、第２のイオン注入層
を形成する工程と、(5) 該基板と逆導電型の不純物を、
ゲ−ト電極又はゲ−ト電極とその側面に形成した酸化膜
をマスクとしてソ−スドレインとなる部分に自己接合的
にイオン注入する工程と、(6) 熱処理を施し、イオン注
入した不純物を活性化させる工程と、を含んでいる。
置の製造方法は、上記目的を達成するため、(1) 一導電
型を有する半導体基板上に、フィ−ルド領域となるべき
厚い酸化膜領域と活性領域となるべき領域とを形成し、
活性領域上にゲ−ト酸化膜を形成する工程と、(2) 閾値
電圧を制御するために基板と逆導電型の不純物イオン注
入し、ゲ−ト酸化膜の直下に基板と逆導電型の第１のイ
オン注入層を形成する工程と、(3) ゲ−ト酸化膜上部の
所定領域に、ゲ−ト電極となるべき基板と同じ導電型の
多結晶シリコン層又は高融点金属とシリコンの化合物層
を形成する工程と、(4) 該基板と同じ導電型の不純物
を、ゲ−ト電極をマスクとしてソ−ス、ドレインとなる
部分に自己接合的にイオン注入し、第２のイオン注入層
を形成する工程と、(5) 該基板と逆導電型の不純物を、
ゲ−ト電極又はゲ−ト電極とその側面に形成した酸化膜
をマスクとしてソ−スドレインとなる部分に自己接合的
にイオン注入する工程と、(6) 熱処理を施し、イオン注
入した不純物を活性化させる工程と、を含んでいる。
【００１４】また、本発明にかかる半導体装置は、一導
電型の半導体基板上にゲ−ト絶縁膜を介してゲ−ト電極
を設け、このゲ−ト電極の両側部には絶縁膜から成るサ
イドウォ−ルが形成され、このサイドウォ−ルの下方近
傍から外側にかけての前記半導体基板表面に一対のソ−
ス領域とドレイン領域を形成して埋め込みチャンネル型
MOSトランジスタ−を構成する半導体装置において、
“ゲ−ト電極端直下の半導体基板表面に、ゲ−ト電極中
心部直下の半導体基板表面の濃度よりも薄い不純物拡散
層を有する”構造のものである。
電型の半導体基板上にゲ−ト絶縁膜を介してゲ−ト電極
を設け、このゲ−ト電極の両側部には絶縁膜から成るサ
イドウォ−ルが形成され、このサイドウォ−ルの下方近
傍から外側にかけての前記半導体基板表面に一対のソ−
ス領域とドレイン領域を形成して埋め込みチャンネル型
MOSトランジスタ−を構成する半導体装置において、
“ゲ−ト電極端直下の半導体基板表面に、ゲ−ト電極中
心部直下の半導体基板表面の濃度よりも薄い不純物拡散
層を有する”構造のものである。
【００１５】
（第１の実施例）図１は、第１の実施例を示す工程Ａ〜
Ｅよりなる工程順縦断面図である。このうち図１工程Ｅ
は、本発明の製造方法を適用したときの第１の実施例に
おける最終製品の縦断面図である。この半導体装置は、
図１工程Ｅに示すように、ゲ−ト電極端下のＮ型シリコ
ン基板１の表面に、４で示すＰ型不純物拡散層よりも薄
いＰ型又はＮ型の拡散層１５を備えている構造からな
る。
Ｅよりなる工程順縦断面図である。このうち図１工程Ｅ
は、本発明の製造方法を適用したときの第１の実施例に
おける最終製品の縦断面図である。この半導体装置は、
図１工程Ｅに示すように、ゲ−ト電極端下のＮ型シリコ
ン基板１の表面に、４で示すＰ型不純物拡散層よりも薄
いＰ型又はＮ型の拡散層１５を備えている構造からな
る。
【００１６】この半導体装置の製造法について説明する
と、まず図１工程Ａに示すように、Ｎ型シリコン基板１
の上にフィ−ルド領域となるべきフィ−ルド酸化膜２と
活性領域とを形成し、活性領域上にゲ−ト酸化膜３を形
成する。次に、所望の閾値電圧を得るために、Ｐ型不純
物をＮ型シリコン基板１中に低エネルギ−でイオン注入
する。例えばボロンを10〜30keVのエネルギ−で1011〜1
013個／ｃｍ2程度である。これにより低濃度のＰ型不純
物拡散層４を形成する。
と、まず図１工程Ａに示すように、Ｎ型シリコン基板１
の上にフィ−ルド領域となるべきフィ−ルド酸化膜２と
活性領域とを形成し、活性領域上にゲ−ト酸化膜３を形
成する。次に、所望の閾値電圧を得るために、Ｐ型不純
物をＮ型シリコン基板１中に低エネルギ−でイオン注入
する。例えばボロンを10〜30keVのエネルギ−で1011〜1
013個／ｃｍ2程度である。これにより低濃度のＰ型不純
物拡散層４を形成する。
【００１７】続いて図１工程Ｂに示すように、ゲ−ト酸
化膜３の上部に所定のパタ−ニングによりＮ型多結晶シ
リコンから成るゲ−ト電極５を形成する。次に、Ｎ型シ
リコン基板１と同じ導電型の不純物を、ゲ−ト電極５を
マスクとしてこの基板１に低エネルギ−でイオン注入す
る。例えばリンを10〜30keVで1012〜1014個／ｃｍ2程度
である。これによりＮ型の不純物拡散層１３を形成す
る。その後、酸化膜を全面に例えば1500〜2000オングス
トロ−グほど成長させた後、異方性エッチングを行って
この酸化膜を除去し、ゲ−トの側壁に酸化膜（側壁酸化
膜８）を形成する。
化膜３の上部に所定のパタ−ニングによりＮ型多結晶シ
リコンから成るゲ−ト電極５を形成する。次に、Ｎ型シ
リコン基板１と同じ導電型の不純物を、ゲ−ト電極５を
マスクとしてこの基板１に低エネルギ−でイオン注入す
る。例えばリンを10〜30keVで1012〜1014個／ｃｍ2程度
である。これによりＮ型の不純物拡散層１３を形成す
る。その後、酸化膜を全面に例えば1500〜2000オングス
トロ−グほど成長させた後、異方性エッチングを行って
この酸化膜を除去し、ゲ−トの側壁に酸化膜（側壁酸化
膜８）を形成する。
【００１８】次に、図１工程Ｃに示すように、Ｎ型シリ
コン基板１と逆導電型であるＰ型不純物を、ゲ−ト電極
５と側壁酸化膜８をマスクとしてこの基板１に対して斜
めからイオン注入する。例えばボロンを45度程度の角
度、30〜60keV程度のエネルギ−、1013〜1014個／ｃｍ2
程度の注入量である。これによりＮ型不純物拡散層１３
よりも深いＰ型の不純物拡散層１４を形成する。このと
き側壁酸化膜８の直下におけるイオン注入されたＰ型不
純物の濃度は、基板１の表面よりも少し深いところで最
も濃くなる。
コン基板１と逆導電型であるＰ型不純物を、ゲ−ト電極
５と側壁酸化膜８をマスクとしてこの基板１に対して斜
めからイオン注入する。例えばボロンを45度程度の角
度、30〜60keV程度のエネルギ−、1013〜1014個／ｃｍ2
程度の注入量である。これによりＮ型不純物拡散層１３
よりも深いＰ型の不純物拡散層１４を形成する。このと
き側壁酸化膜８の直下におけるイオン注入されたＰ型不
純物の濃度は、基板１の表面よりも少し深いところで最
も濃くなる。
【００１９】次に、図１工程Ｄに示すように、再びＮ型
シリコン基板１と逆導電型であるＰ型の不純物を、ゲ−
ト電極５及び側壁酸化膜８をマスクとしてこの基板１に
対して垂直あるいはそれに近い角度で高濃度のイオン注
入を行う。例えば２フッ化ボロン(BF2)を40〜70KeV程度
のエネルギ−、1015〜1016個／ｃｍ2程の注入量であ
る。これによりＰ型不純物拡散層９を形成する。
シリコン基板１と逆導電型であるＰ型の不純物を、ゲ−
ト電極５及び側壁酸化膜８をマスクとしてこの基板１に
対して垂直あるいはそれに近い角度で高濃度のイオン注
入を行う。例えば２フッ化ボロン(BF2)を40〜70KeV程度
のエネルギ−、1015〜1016個／ｃｍ2程の注入量であ
る。これによりＰ型不純物拡散層９を形成する。
【００２０】続いて熱処理を行い、注入されたすべての
不純物を活性化させる。その後、図１工程Ｅ（第１の実
施例の最終工程断面図）に示すように、通常の方法に従
って層間の絶縁膜１０の形成、コンタクトホ−ル１１の
開孔、金属配線１２の形成を行う。
不純物を活性化させる。その後、図１工程Ｅ（第１の実
施例の最終工程断面図）に示すように、通常の方法に従
って層間の絶縁膜１０の形成、コンタクトホ−ル１１の
開孔、金属配線１２の形成を行う。
【００２１】この第１の実施例による構造のＰチャンネ
ルMOSトランジスタ−では、そのＮ型不純物拡散層１３
は、Ｐ型の拡散層１４やＰ型不純物拡散層９との重なり
のため、あるいは熱処理による不純物拡散のため、最終
的にＰ型拡散層に変わる。但し、ソ−ス、ドレイン拡散
層のチャンネル領域との境界部分である１５で示す箇所
の不純物濃度は、Ｎ型拡散層１３を形成しない場合に比
べ低下し、Ｐ型拡散層４よりも濃度の薄いＰ型又はＮ型
の拡散層となる。
ルMOSトランジスタ−では、そのＮ型不純物拡散層１３
は、Ｐ型の拡散層１４やＰ型不純物拡散層９との重なり
のため、あるいは熱処理による不純物拡散のため、最終
的にＰ型拡散層に変わる。但し、ソ−ス、ドレイン拡散
層のチャンネル領域との境界部分である１５で示す箇所
の不純物濃度は、Ｎ型拡散層１３を形成しない場合に比
べ低下し、Ｐ型拡散層４よりも濃度の薄いＰ型又はＮ型
の拡散層となる。
【００２２】そのため上記境界点は、従来よりもよりソ
−ス、ドレイン側に近ずくので表面パンチスル−は起こ
りにくくなる。このことは、実効チャンネル長が長くな
ることを表わすものである。
−ス、ドレイン側に近ずくので表面パンチスル−は起こ
りにくくなる。このことは、実効チャンネル長が長くな
ることを表わすものである。
【００２３】また、ソ−ス、ドレイン拡散層とチャンネ
ル領域との境界部分である１５で示す箇所は、この部分
での電界緩和を生じさせるので、従来問題であったホッ
トエレクトロンの発生が抑えられる。即ち、ホットエレ
クトロンによるMOSトランジスタ−の劣化が抑えられ、
高い信頼性が実現できる。また、Ｎ型拡散層１３の形成
のためのイオン注入の投影飛程（Projection Range：本
明細書では“Ｒｐ”と略称する。）は、Ｐ型拡散層１４
の形成のためのイオン注入のＲｐよりも小さい必要があ
る。特にＮ型拡散層１３の基板１表面からの深さと、チ
ャンネル部分のＰ型拡散層４の基板１表面からの深さと
が同程度のときに表面パンチスル−を抑え、かつホット
エレクトロンの発生を最小限に抑える効果が高い。
ル領域との境界部分である１５で示す箇所は、この部分
での電界緩和を生じさせるので、従来問題であったホッ
トエレクトロンの発生が抑えられる。即ち、ホットエレ
クトロンによるMOSトランジスタ−の劣化が抑えられ、
高い信頼性が実現できる。また、Ｎ型拡散層１３の形成
のためのイオン注入の投影飛程（Projection Range：本
明細書では“Ｒｐ”と略称する。）は、Ｐ型拡散層１４
の形成のためのイオン注入のＲｐよりも小さい必要があ
る。特にＮ型拡散層１３の基板１表面からの深さと、チ
ャンネル部分のＰ型拡散層４の基板１表面からの深さと
が同程度のときに表面パンチスル−を抑え、かつホット
エレクトロンの発生を最小限に抑える効果が高い。
【００２４】図５は、第１の実施例のPMOSトランジスタ
−について、シリコン基板内の深さ（μｍ）方向の「正
味の不純物濃度（個／ｃｍ3）」を計算したものであ
る。この図５からも理解できるとおり、シリコン基板表
面では、チャンネル部(ａ)よりゲ−ト電極端(ｂ)のほう
が濃度が薄くなっている。
−について、シリコン基板内の深さ（μｍ）方向の「正
味の不純物濃度（個／ｃｍ3）」を計算したものであ
る。この図５からも理解できるとおり、シリコン基板表
面では、チャンネル部(ａ)よりゲ−ト電極端(ｂ)のほう
が濃度が薄くなっている。
【００２５】この計算に用いた条件では、ゲ−ト端直下
のシリコン基板表面は非常に薄い濃度のＰ型拡散層であ
るが、条件によっては非常に薄いＮ型となる。いずれに
しろ、本発明は、ゲ−ト電極中央部下よりも端部下のシ
リコン基板表面の不純物濃度が薄いことが特徴である。
のシリコン基板表面は非常に薄い濃度のＰ型拡散層であ
るが、条件によっては非常に薄いＮ型となる。いずれに
しろ、本発明は、ゲ−ト電極中央部下よりも端部下のシ
リコン基板表面の不純物濃度が薄いことが特徴である。
【００２６】（第２の実施例）図２は、第２の実施例を
示す工程Ａ〜Ｄよりなる工程順縦断面図である。このう
ち図２工程Ｄは第２の実施例における最終製品の縦断面
図である。この場合もゲ−ト電極端付近のＮ型シリコン
基板１表面に４で示すＰ型拡散層よりも薄いＰ型又はＮ
型の拡散層１７を備えている構造からなる。
示す工程Ａ〜Ｄよりなる工程順縦断面図である。このう
ち図２工程Ｄは第２の実施例における最終製品の縦断面
図である。この場合もゲ−ト電極端付近のＮ型シリコン
基板１表面に４で示すＰ型拡散層よりも薄いＰ型又はＮ
型の拡散層１７を備えている構造からなる。
【００２７】この半導体装置の製造法について説明する
と、まず第１の実施例に従い図２工程Ａに示すように、
Ｐ型拡散層４の形成、ゲ−ト電極５の形成、Ｎ型不純物
拡散層１３の形成を行う。次に、図２工程Ｂに示すよう
に、ゲ−ト電極５をマスクとしてＮ型シリコン基板１に
対し垂直かそれに近い角度でＰ型の不純物をイオン注入
し、Ｐ型不純物拡散層１６を形成する。例えばボロンを
15〜70keV程のエネルギ−で、1012〜1014個／ｃｍ2程の
イオン注入量で行う。
と、まず第１の実施例に従い図２工程Ａに示すように、
Ｐ型拡散層４の形成、ゲ−ト電極５の形成、Ｎ型不純物
拡散層１３の形成を行う。次に、図２工程Ｂに示すよう
に、ゲ−ト電極５をマスクとしてＮ型シリコン基板１に
対し垂直かそれに近い角度でＰ型の不純物をイオン注入
し、Ｐ型不純物拡散層１６を形成する。例えばボロンを
15〜70keV程のエネルギ−で、1012〜1014個／ｃｍ2程の
イオン注入量で行う。
【００２８】続いて、図２工程Ｃに示すように、第１の
実施例と同様にしてゲ−ト電極５の側壁に酸化膜（側壁
酸化膜８）を形成する。その後再びＰ型の不純物を、ゲ
−ト電極５及び側壁酸化膜８をマスクとして基板１に対
して垂直か又はそれに近い角度で高濃度のイオン注入を
行う。例えば２フッ化ボロン(BF2)を40〜70keV程のエネ
ルギ−、1015〜1016個／ｃｍ2程の注入量である。これ
によりＰ型不純物拡散層９を形成する。
実施例と同様にしてゲ−ト電極５の側壁に酸化膜（側壁
酸化膜８）を形成する。その後再びＰ型の不純物を、ゲ
−ト電極５及び側壁酸化膜８をマスクとして基板１に対
して垂直か又はそれに近い角度で高濃度のイオン注入を
行う。例えば２フッ化ボロン(BF2)を40〜70keV程のエネ
ルギ−、1015〜1016個／ｃｍ2程の注入量である。これ
によりＰ型不純物拡散層９を形成する。
【００２９】次に熱処理を行い、注入された全ての不純
物を活性化させる。その後は、図２工程Ｄに示すよう
に、通常の方法に従って層間絶縁膜１０の形成、コンタ
クトホ−ル１１の開孔、金属配線１２の形成を行う。
物を活性化させる。その後は、図２工程Ｄに示すよう
に、通常の方法に従って層間絶縁膜１０の形成、コンタ
クトホ−ル１１の開孔、金属配線１２の形成を行う。
【００３０】図２工程Ｄは、第２の実施例の最終工程断
面図であって、この場合も側面酸化膜８直下の基板表面
における拡散層１７は、４で示すＰ型拡散層よりも薄い
Ｐ型又はＮ型となっている。このため、表面パンチスル
−が起こりにくくなる。即ち、実効チャンネル長が長く
なるので、ゲ−ト電極実長を短くすることができる。
面図であって、この場合も側面酸化膜８直下の基板表面
における拡散層１７は、４で示すＰ型拡散層よりも薄い
Ｐ型又はＮ型となっている。このため、表面パンチスル
−が起こりにくくなる。即ち、実効チャンネル長が長く
なるので、ゲ−ト電極実長を短くすることができる。
【００３１】（第３の実施例）図３は、第３の実施例を
示す工程Ａ〜Ｃよりなる工程順縦断面図である。このう
ち図３工程Ｃは第３の実施例における最終製品の縦断面
図である。この場合もゲ−ト電極端下のシリコン基板の
表面に４で示すＰ型拡散層よりも薄いＰ型又はＮ型の拡
散層１９を備えている構造からなる。
示す工程Ａ〜Ｃよりなる工程順縦断面図である。このう
ち図３工程Ｃは第３の実施例における最終製品の縦断面
図である。この場合もゲ−ト電極端下のシリコン基板の
表面に４で示すＰ型拡散層よりも薄いＰ型又はＮ型の拡
散層１９を備えている構造からなる。
【００３２】この半導体装置の製造法について説明する
と、まず、第１及び第２の実施例と同様、Ｐ型不純物拡
散層４の形成、ゲ−ト電極５の形成、Ｎ型不純物拡散層
１３の形成を行い、次に、第１及び第２の実施例と同様
な方法でゲ−ト電極５の両壁に酸化膜の側壁（側面酸化
膜８）を形成する（図３工程Ａ）。
と、まず、第１及び第２の実施例と同様、Ｐ型不純物拡
散層４の形成、ゲ−ト電極５の形成、Ｎ型不純物拡散層
１３の形成を行い、次に、第１及び第２の実施例と同様
な方法でゲ−ト電極５の両壁に酸化膜の側壁（側面酸化
膜８）を形成する（図３工程Ａ）。
【００３３】続いてＰ型の不純物を、ゲ−ト電極５及び
側面酸化膜８をマスクとして基板１に対して垂直か又は
角度を付けて高濃度に注入し、Ｐ型不純物拡散層１８を
形成する（図３工程Ｂ）。
側面酸化膜８をマスクとして基板１に対して垂直か又は
角度を付けて高濃度に注入し、Ｐ型不純物拡散層１８を
形成する（図３工程Ｂ）。
【００３４】次に、熱処理を行い、注入された不純物を
活性化させる。例えば２フッ化ボロン(BF2)を角度30〜4
5度、40〜80keV程のエネルギ−、1015〜1016個／ｃｍ2
程の注入量、850℃で30分程の熱処理である。その後
は、第１及び第２の実施例のように層間の絶縁膜１０の
形成、コンタクトホ−ル１１の開孔、金属配線１２の形
成を行う（図３工程Ｃ）。
活性化させる。例えば２フッ化ボロン(BF2)を角度30〜4
5度、40〜80keV程のエネルギ−、1015〜1016個／ｃｍ2
程の注入量、850℃で30分程の熱処理である。その後
は、第１及び第２の実施例のように層間の絶縁膜１０の
形成、コンタクトホ−ル１１の開孔、金属配線１２の形
成を行う（図３工程Ｃ）。
【００３５】図３工程Ｃは、第３の実施例の最終工程順
断面図であって、この場合も最終的にソ−ス、ドレイン
拡散層とチャンネル領域との境界部分である１９で示す
箇所の不純物濃度は、Ｎ型拡散層１３を形成しない場合
に比べ低下し、境界点はよりソ−ス、ドレイン側に近ず
くので、表面パンチスル−が起こりにくくなる。
断面図であって、この場合も最終的にソ−ス、ドレイン
拡散層とチャンネル領域との境界部分である１９で示す
箇所の不純物濃度は、Ｎ型拡散層１３を形成しない場合
に比べ低下し、境界点はよりソ−ス、ドレイン側に近ず
くので、表面パンチスル−が起こりにくくなる。
【００３６】図６は、ドレインに一定電圧を印加し、ソ
−ス、ゲ−ト電極、基板を接地した場合に表面パンチス
ル−を起こさずに達成できるゲ−ト電極５の最小の実長
と、Ｎ型拡散層１３を形成するために注入したリンの注
入量との関係を示す実験デ−タである。この図６から理
解できるように、リンを注入することで表面パンチスル
−は生じにくくなるため、達成できる最小のゲ−ト電極
の実長を短くできる。
−ス、ゲ−ト電極、基板を接地した場合に表面パンチス
ル−を起こさずに達成できるゲ−ト電極５の最小の実長
と、Ｎ型拡散層１３を形成するために注入したリンの注
入量との関係を示す実験デ−タである。この図６から理
解できるように、リンを注入することで表面パンチスル
−は生じにくくなるため、達成できる最小のゲ−ト電極
の実長を短くできる。
【００３７】以上第１〜第３の実施例で示したように、
本発明の製造方法による特徴は、ゲ−ト電極５を形成し
た後に、このゲ−ト電極５をマスクとしてソ−ス及びド
レイン領域に自己整合的に基板と同じ導電型の浅い不純
物拡散層を形成することにある。これにより「実効ゲ−
ト長の縮少（素子の微細化）」、「短チャンネル効果の
抑制」の効果が生じ、具体的には、Ｐチャンネルトラン
ジスタ−のゲ−ト長を0.26μｍ程度まで細くしてもパン
チスル−が起きない。
本発明の製造方法による特徴は、ゲ−ト電極５を形成し
た後に、このゲ−ト電極５をマスクとしてソ−ス及びド
レイン領域に自己整合的に基板と同じ導電型の浅い不純
物拡散層を形成することにある。これにより「実効ゲ−
ト長の縮少（素子の微細化）」、「短チャンネル効果の
抑制」の効果が生じ、具体的には、Ｐチャンネルトラン
ジスタ−のゲ−ト長を0.26μｍ程度まで細くしてもパン
チスル−が起きない。
【００３８】なお、第１〜第３の実施例においては、
「埋込みチャンネル型のＰチャンネルMOSトランジスタ
−」を例にとり説明したが、「埋込みチャンネル型のＮ
チャンネルMOSトランジスタ−」の場合にも本発明は適
用される。その場合は、各実施例においてＰとＮを入れ
かえればよい。また、各実施例では、ゲ−ト電極５は基
板１と同型の多結晶シリコンゲ−トを用いているが、高
融点金属とシリコンの化合物であるシリサイド（例えば
タングステンシリサイド：WSi）を用いることもでき
る。
「埋込みチャンネル型のＰチャンネルMOSトランジスタ
−」を例にとり説明したが、「埋込みチャンネル型のＮ
チャンネルMOSトランジスタ−」の場合にも本発明は適
用される。その場合は、各実施例においてＰとＮを入れ
かえればよい。また、各実施例では、ゲ−ト電極５は基
板１と同型の多結晶シリコンゲ−トを用いているが、高
融点金属とシリコンの化合物であるシリサイド（例えば
タングステンシリサイド：WSi）を用いることもでき
る。
【００３９】
【発明の効果】以上説明したように本発明は、ゲ−ト電
極をマスクとしてソ−ス及びドレイン部に自己整合的に
基板と同型の不純物をイオン注入して浅い不純物拡散層
を形成し、その後基板と逆導電型の不純物でソ−ス及び
ドレイン拡散層を形成しているので、ソ−ス及びドレイ
ン拡散層のチャンネルとの境界部分の不純物濃度は、従
来技術で製造した場合よりも薄くなり、実効チャンネル
長が長くなる。
極をマスクとしてソ−ス及びドレイン部に自己整合的に
基板と同型の不純物をイオン注入して浅い不純物拡散層
を形成し、その後基板と逆導電型の不純物でソ−ス及び
ドレイン拡散層を形成しているので、ソ−ス及びドレイ
ン拡散層のチャンネルとの境界部分の不純物濃度は、従
来技術で製造した場合よりも薄くなり、実効チャンネル
長が長くなる。
【００４０】そのため、従来問題となっていた短チャン
ネル効果が生じにくくなり、MOSトランジスタ−の更な
る微細化が可能になるという効果を有する。更に、ソ−
ス及びドレイン拡散層のチャンネルとの境界部分の不純
物濃度の低下は、電界の緩和をもたらすので、従来問題
となっていたホットエレクトロンによるMOSトランジス
タ−の劣化が抑えられ、高信頼性のMOSトランジスタ−
の製造が可能になるという効果を有する。
ネル効果が生じにくくなり、MOSトランジスタ−の更な
る微細化が可能になるという効果を有する。更に、ソ−
ス及びドレイン拡散層のチャンネルとの境界部分の不純
物濃度の低下は、電界の緩和をもたらすので、従来問題
となっていたホットエレクトロンによるMOSトランジス
タ−の劣化が抑えられ、高信頼性のMOSトランジスタ−
の製造が可能になるという効果を有する。
【図１】第１の実施例を示す工程順縦断面図。
【図２】第２の実施例を示す工程順縦断面図。
【図３】第３の実施例を示す工程順縦断面図。
【図４】従来例の工程順縦断面図。
【図５】シュミレ−ションの結果を示す図。
【図６】実験デ−タを示す図。
１ Ｎ型シリコン基板 ２ フィ−ルド酸化膜 ３ ゲ−ト酸化膜 ４ Ｐ型不純物拡散層 ５ Ｎ型多結晶シリコンゲ−ト電極 ６ Ｐ型不純物拡散層 ７ 酸化膜 ８ 側面酸化膜 ９ Ｐ型不純物拡散層 １０ 層間絶縁膜 １１ コンタクトホ−ル １２ 金属配線 １３ Ｎ型不純物拡散層 １４ Ｐ型又はＮ型拡散層 １５ 薄いＰ型又は薄いＮ型拡散層 １６ Ｐ型拡散層 １７ 薄いＰ型又は薄いＮ型拡散層 １８ Ｐ型拡散層 １９ 薄いＰ型又は薄いＮ型拡散層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】Ｎ型半導体基板及びＮ型の多結晶シリコ
ンから成るゲート電極を有するＰチャンネルＭＯＳトラ
ンジスターは、Ｐ型半導体基板及びＮ型多結晶シリコン
から成るゲート電極を有するＮチャンネルＭＯＳトラン
ジスターに比べ、ゲート電極と基板との間の仕事関数差
が小さいため、閾値電圧の絶対値はＮチャンネルＭＯＳ
トランジスターの閾値電圧よりも大きくなる。従来、こ
の閾値電圧を所望の電圧まで下げるため、半導体基板と
逆導電型の不純物を該基板表面にイオン注入していた。
ンから成るゲート電極を有するＰチャンネルＭＯＳトラ
ンジスターは、Ｐ型半導体基板及びＮ型多結晶シリコン
から成るゲート電極を有するＮチャンネルＭＯＳトラン
ジスターに比べ、ゲート電極と基板との間の仕事関数差
が小さいため、閾値電圧の絶対値はＮチャンネルＭＯＳ
トランジスターの閾値電圧よりも大きくなる。従来、こ
の閾値電圧を所望の電圧まで下げるため、半導体基板と
逆導電型の不純物を該基板表面にイオン注入していた。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】次に、図４工程Ｂに示すように、ゲート酸
化膜３の上にＮ型多結晶シリコンから成るゲート電極５
をパターニングにより形成する。続いてＰ型の不純物
を、基板１にゲート電極５をマスクとしてイオン注入す
る。例えば１０１３〜１０１４個／ｃｍ２程度のボロン
を３０〜７０ｋｅＶのエネルギーで行う。これにより不
純物拡散層４よりも濃いＰ型不純物拡散層６を形成す
る。
化膜３の上にＮ型多結晶シリコンから成るゲート電極５
をパターニングにより形成する。続いてＰ型の不純物
を、基板１にゲート電極５をマスクとしてイオン注入す
る。例えば１０１３〜１０１４個／ｃｍ２程度のボロン
を３０〜７０ｋｅＶのエネルギーで行う。これにより不
純物拡散層４よりも濃いＰ型不純物拡散層６を形成す
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】次に、図４工程Ｃに示すように、全面に酸
化膜７を成長させた後、この酸化膜７を異方性エッチン
グにより全面エッチングし、図４工程Ｄに示すように、
ゲート電極側壁に酸化膜（側壁酸化膜８）を形成する。
続いて再びＰ型の不純物を、前記ゲート電極５と側壁酸
化膜８をマスクとしてイオン注入する。例えば１０１４
〜１０１６個／ｃｍ２程度の２フッ化ボロン（ＢＦ２）
を５０〜７０ｋｅＶのエネルギーで行う。これにより不
純物拡散層６よりも濃いＰ型不純物拡散層９を形成す
る。その後熱処理を施し、注入された不純物を活性化さ
せる。このときＰ型不純物拡散層６とＰ型不純物拡散層
９は、ソース又はドレイン拡散層となる。
化膜７を成長させた後、この酸化膜７を異方性エッチン
グにより全面エッチングし、図４工程Ｄに示すように、
ゲート電極側壁に酸化膜（側壁酸化膜８）を形成する。
続いて再びＰ型の不純物を、前記ゲート電極５と側壁酸
化膜８をマスクとしてイオン注入する。例えば１０１４
〜１０１６個／ｃｍ２程度の２フッ化ボロン（ＢＦ２）
を５０〜７０ｋｅＶのエネルギーで行う。これにより不
純物拡散層６よりも濃いＰ型不純物拡散層９を形成す
る。その後熱処理を施し、注入された不純物を活性化さ
せる。このときＰ型不純物拡散層６とＰ型不純物拡散層
９は、ソース又はドレイン拡散層となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】続いて図１工程Ｂに示すように、ゲート酸
化膜３の上部に所定のパターニングによりＮ型多結晶シ
リコンから成るゲート電極５を形成する。次に、Ｎ型シ
リコン基板１と同じ導電型の不純物を、ゲート電極５を
マスクとしてこの基板１に低エネルギーでイオン注入す
る。例えばリンを１０〜３０ｋｅＶで１０１２〜１０
１４個／ｃｍ２程度である。これによりＮ型の不純物拡
散層１３を形成する。その後、酸化膜を全面に例えば１
５００〜２０００オングストロームほど成長させた後、
異方性エッチングを行ってこの酸化膜を除去し、ゲート
の側壁に酸化膜（側壁酸化膜８）を形成する。
化膜３の上部に所定のパターニングによりＮ型多結晶シ
リコンから成るゲート電極５を形成する。次に、Ｎ型シ
リコン基板１と同じ導電型の不純物を、ゲート電極５を
マスクとしてこの基板１に低エネルギーでイオン注入す
る。例えばリンを１０〜３０ｋｅＶで１０１２〜１０
１４個／ｃｍ２程度である。これによりＮ型の不純物拡
散層１３を形成する。その後、酸化膜を全面に例えば１
５００〜２０００オングストロームほど成長させた後、
異方性エッチングを行ってこの酸化膜を除去し、ゲート
の側壁に酸化膜（側壁酸化膜８）を形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】次に、図１工程Ｄに示すように、再びＮ型
シリコン基板１と逆導電型であるＰ型の不純物を、ゲー
ト電極５及び側壁酸化膜８をマスクとしてこの基板１に
対して垂直あるいはそれに近い角度で高濃度のイオン注
入を行う。例えば２フッ化ボロン（ＢＦ２）を４０〜７
０ＫｅＶ程度のエネルギー、１０１５〜１０１６個／ｃ
ｍ２程の注入量である。これによりＰ型不純物拡散層９
を形成する。
シリコン基板１と逆導電型であるＰ型の不純物を、ゲー
ト電極５及び側壁酸化膜８をマスクとしてこの基板１に
対して垂直あるいはそれに近い角度で高濃度のイオン注
入を行う。例えば２フッ化ボロン（ＢＦ２）を４０〜７
０ＫｅＶ程度のエネルギー、１０１５〜１０１６個／ｃ
ｍ２程の注入量である。これによりＰ型不純物拡散層９
を形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ Ｎ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ Ｐ型不純物拡散層 ５ Ｎ型多結晶シリコンゲート電極 ６ Ｐ型不純物拡散層 ７ 酸化膜 ８ 側面酸化膜 ９ Ｐ型不純物拡散層 １０ 層間絶縁膜 １１ コンタクトホール １２ 金属配線 １３ Ｎ型不純物拡散層 １４ Ｐ型拡散層 １５ 薄いＰ型又は薄いＮ型拡散層 １６ Ｐ型拡散層 １７ 薄いＰ型又は薄いＮ型拡散層 １８ Ｐ型拡散層 １９ 薄いＰ型又は薄いＮ型拡散層
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１１月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｌ
Claims (7)
- 【請求項１】 (1) 一導電型を有する半導体基板上にフ
ィ−ルド領域となるべき厚い酸化膜領域と活性領域とな
るべき領域を形成し、該活性領域上にゲ−ト絶縁膜を形
成する工程、(2) 前記半導体基板に該基板と逆導電型の
第１の不純物を注入し、第１の不純物注入層を形成する
工程、(3) 前記ゲ−ト絶縁膜の上部の所定領域に、ゲ−
ト電極となるべき前記半導体基板と同じ導電型を持つ多
結晶シリコン層を形成する工程、(4) 前記半導体基板と
同じ導電型の第２の不純物を、前記ゲ−ト電極をマスク
として自己整合的にソ−ス及びドレインとなるべき領域
の前記半導体基板にイオン注入し、第２のイオン注入層
を形成する工程、(5) 前記半導体基板と逆導電型の第３
の不純物を、前記ゲ−ト電極をマスクとして前記半導体
基板中にイオン注入して第３のイオン注入層を形成する
工程、(6) 熱処理を施し、前記イオン注入された不純物
を活性化させ、ソ−ス及びドレインを形成する工程、を
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 (1) 一導電型を有する半導体基板上にフ
ィ−ルド領域となるべき厚い酸化膜領域と活性領域とな
るべき領域を形成し、該活性領域上にゲ−ト絶縁膜を形
成する工程、(2) 前記半導体基板に該基板と逆導電型の
第１の不純物を注入し、第１の不純物注入層を形成する
工程、(3) 前記ゲ−ト絶縁膜の上部の所定領域に、ゲ−
ト電極となるべき前記半導体基板と同じ導電型を持つ多
結晶シリコン層を形成する工程、(4) 前記半導体基板と
同じ導電型の第２の不純物を、前記ゲ−ト電極をマスク
として自己整合的にソ−ス及びドレインとなるべき領域
の前記半導体基板にイオン注入し、第２のイオン注入層
を形成する工程、(5) 前記第２のイオン注入層を形成さ
せた後、前記半導体装置基板上に絶縁膜を成長させる工
程、(6) 前記絶縁膜を除去し、前記ゲ−ト電極の側面に
サイドウォ−ルを形成する工程、(7) 前記半導体装置基
板と逆導電型の第３の不純物を、前記ゲ−ト電極及びサ
イドウォ−ルをマスクとして自己整合的にソ−ス及びド
レインとなるべき領域の前記半導体基板にイオン注入
し、第３のイオン注入層を形成する工程、(8) 熱処理を
施し、前記イオン注入された不純物を活性化させ、ソ−
ス及びドレインを形成する工程、を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項３】 前記第２の不純物のイオン注入の投影飛
程（Ｒｐ）が、前記第３の不純物のイオン注入のＲｐよ
りも小さいことを特徴とする請求項１又は請求項２記載
の半導体装置の製造方法。 - 【請求項４】 前記第３の不純物のイオン注入が、前記
半導体基板に対して斜めから行うことを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項５】 前記ゲ−ト電極が高融点金属とシリコン
の化合物であるシリサイドにより形成されていることを
特徴とする請求項１又は請求項２記載の半導体装置の製
造方法。 - 【請求項６】 前記基板上に成長させた絶縁膜を除去す
る工程が、異方性エッチングを用いることを特徴とする
請求項２記載の半導体装置の製造方法。 - 【請求項７】 一導電型の半導体基板上にゲ−ト絶縁膜
を介してゲ−ト電極を設け、このゲ−ト電極の両側部に
は絶縁膜から成るサイドウォ−ルが形成され、このサイ
ドウォ−ルの下方近傍から外側にかけての前記半導体基
板表面に一対のソ−ス領域とドレイン領域を形成して埋
め込みチャンネル型MOSトランジスタ−を構成する半導
体装置において、ゲ−ト電極端直下の半導体基板表面に
ゲ−ト電極中心部直下の半導体基板表面の濃度よりも薄
い不純物拡散層を有することを特徴とする半導体装置。
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|---|---|---|---|
| JP5128024A JP2513402B2 (ja) | 1993-05-01 | 1993-05-01 | 半導体装置の構造及び製造方法 |
| KR1019940009236A KR0137625B1 (ko) | 1993-05-01 | 1994-04-29 | 매립 채널형 mos 트랜지스터 및 그 제조방법 |
| US08/747,745 US5719430A (en) | 1993-05-01 | 1996-11-12 | Buried-channel MOS transistor and process of producing same |
| US08/895,260 US5933737A (en) | 1993-05-01 | 1997-07-16 | Buried-channel MOS transistor and process of producing same |
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|---|---|---|---|
| JP5128024A JP2513402B2 (ja) | 1993-05-01 | 1993-05-01 | 半導体装置の構造及び製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH06318699A true JPH06318699A (ja) | 1994-11-15 |
| JP2513402B2 JP2513402B2 (ja) | 1996-07-03 |
Family
ID=14974609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128024A Expired - Fee Related JP2513402B2 (ja) | 1993-05-01 | 1993-05-01 | 半導体装置の構造及び製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5719430A (ja) |
| JP (1) | JP2513402B2 (ja) |
| KR (1) | KR0137625B1 (ja) |
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| JPH08186250A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体装置の製造方法 |
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| US5786620A (en) * | 1992-01-28 | 1998-07-28 | Thunderbird Technologies, Inc. | Fermi-threshold field effect transistors including source/drain pocket implants and methods of fabricating same |
| US6603685B2 (en) | 2000-06-07 | 2003-08-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device capable of ensuring reliability of transistor driving high voltage |
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| JP3762002B2 (ja) * | 1996-11-29 | 2006-03-29 | 株式会社東芝 | 薄膜トランジスタ、及び液晶表示装置 |
| JP3075225B2 (ja) * | 1997-09-11 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
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1993
- 1993-05-01 JP JP5128024A patent/JP2513402B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-29 KR KR1019940009236A patent/KR0137625B1/ko not_active IP Right Cessation
-
1996
- 1996-11-12 US US08/747,745 patent/US5719430A/en not_active Expired - Lifetime
-
1997
- 1997-07-16 US US08/895,260 patent/US5933737A/en not_active Expired - Lifetime
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| US5933737A (en) | 1999-08-03 |
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