JPS63182866A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＦＥＴ　（電界効果トランジスタ）の信頼性
向上に適用して有効な技術に関する。

〔従来の技術〕

Ｆ　Ｅ　Ｔ　（ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓ
ｉｓｔｏｒ）　　には、いわゆる単チャネル効果防止等
を目的とする、ＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　
ｄｒａｉｎ）　構造のものがある。このＬＤＤ構造につ
いては、たとえば、昭和６１年６月１日、日経マグロウ
ヒル社発行、日経マイクロデバイス、Ｐ７４以下に説明
がある。

上記ＬＤＤ構造のＦＥＴは、通常ゲート電極の側面に二
酸化ケイ素（Ｓｉｎ２）等の絶縁材料からなる側壁が被
着形成されているという構造上の特徴を有しているもの
である。上記ＦＥＴは、一般に次のようにして形成され
る。すなわち、常法によりゲート電極を形成した後、該
ゲート電極を含む半導体基板の表面に二酸化ケイ素等か
らなる絶縁膜をＣＶＤ法等により等方向に被着形成する
。

次いで、上記半導体基板の表面に対して垂直な方向に異
方性エツチングを行い、上記絶縁膜をエツチングするこ
とにより、ゲート電極の側面にのみ絶縁材料からなる上
記側壁が被着形成された構造を形成することができる。

その後、常法に基づいて不純物イオンの打ち込み、オー
ミック電極の形成等を行うことにより上記ＦＥＴの形成
を達成することができるものである。

ところで、上記の如く異方性エツチングでゲート電極の
側面に位置する側壁を形′成する場合、ドライエツチン
グで半導体基板の表面が露出するまでエツチングし、絶
縁膜をエツチングしている時の発光スペクトルから上記
基板による発光スペクトルに変化する時点をエツチング
の終点とすることにより、正確な処理を達成することが
考えられる。

〔発明が解決しようとする問題点〕

ところが、上記の如く発光スペクトルにより、ドライエ
ツチングが絶縁膜から半導体基板に移行する時点を終点
にする場合は、常に上記基板がある程度エツチングされ
ることを防ぐことができない。このように、半導体基板
の表面がドライエツチングされると、該基板自体がダメ
ージを受け、またその表面がエツチングガス等で汚染さ
れるため、上記ＦＥＴの電気的特性に変動を来すという
問題のあることが本発明者により見出された。

本発明の目的は、ＬＤＤ構造のＦＥＴについて、電気的
特性に変動を来すことを有効に防止できる技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、ＬＤＤ構造のＦＥＴについて、そのゲート電
極の側面に、積層構造の側壁を被着形成するものである
。

〔作用〕

上記した手段によれば、ゲート電極を含む半導体基板の
表面全体に、膜を等方向に被着して積層部を形成し、次
いで該積層部を異方性エツチングして上記ゲート電極の
側面に被着された側壁を形成する場合、エツチングの進
行に従い表面に露出する積層膜の変化を伴うため、該露
出積層膜の種類からエツチングの進度を確認することが
できる。

したがって、上記露出積層膜の種類を、たとえばプラズ
マエツチング時の発光スペクトルで検出することにより
、任意の積層膜まで正確にエツチングすることができ、
結果として半導体表面を露出させることなく、そのエツ
チングの終点を決定することができ、上記目的を達成す
ることができるものである。

〔実施例１〕 第１図は本発明による実施例１である半導体装置の概略
を示す拡大部分断面図であり、第２図（ａ）〜（ｅ）は
上記半導体装置の製造工程の概略を示す部分断面図であ
る。

本実施例１の半導体装置は、ガリウム・ヒ素（ＧａＡｓ
）単結晶からなる半導体（半絶縁性）基板１に、ＬＤＤ
構造のＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　（Ｍｅｔａｌ　Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔ
ｒａｎｓｉｓｔｏｒ）が形成されてなるものである。

すなわち、上記半導体基板１には、中央に位置するｎ型
領域からなるチャネル２と、その左右に隣接されている
ｎ゛型領領域３よび、さらに該領び領域とが形成されて
いる。また、上記チャネル△ ２０基板主表面上には、ケイ化タングステン（ＷＳｉｘ
）からなるゲート電極５がショットキー接合されている
。

そして、上記ゲート電極５および半導体基板１の表面に
は、二酸化ケイ素からなる第１積層膜６と、その上の窒
化ケイ素からなる第２積層膜７とが被着形成されている
。まｆこ、ｎ＋″型領域の上に位置する第１．第２積層
膜６，７には、該領域の基板面が露出されて開口部が形
成され、該開口部にはオーミックな電極８が接続されて
いる。そして、本実施例においては、ゲート電極５の側
方に上記第１．第２積層膜６．７を介して二酸化ケイ素
からなる第３積層膜９が被着され、結果として上記第１
〜第３積層膜の３層構造の側壁１０がゲート電極５の側
面に被着形成されている。

次に、上記半導体装置の製造方法について説明する。

まず、第２図（ａ）に示すように、ガリウム・ヒ素単結
晶からなる半導体基板１に浅いｎ型領域２ａおよびその
基板面にゲート電極５を常法に基づいて形成する。次に
、第２図ら）に示すように、ゲート電極５の表面および
半導体基板１の表面に薄い第１積層膜６を等方向にＣＶ
Ｄ形成し、該第１積層膜６の上に所定形状のレジスト膜
１１を形成する。そして、上記レジスト膜１１とゲート
電極５とをマスクにしてシリコンイオン（Ｓｉ”）を矢
印方向に打ち込み、ｎ＋型領領域３ａ形成する。

この結果、電極５下にチャネル２が形成される。

次いで、レジスト膜１１を除去し、薄い第２積層膜７と
厚い第３積層膜９とを順次等方向にＣＶＤ形成し、その
後第２図（Ｃ）に示すように、上記第１〜第３積層膜か
らなる３層構造を形成する。

続いて、常法に基づいて上記積層部について第２積層膜
７が露出するまで異方性のプラズマエツチングを行い、
第２図（ｄ）に示すような３層構造の側壁１０を形成す
る。なお、このプラズマエツチングを行う場合は、エツ
チング時の発光スペクトルのモニタを併行して行う。す
なわち、第２積層膜７が露出することによって発せられ
る窒素のスペクトルを検出してエツチングを停止する。

さらに、第２図（ｅ）に示すように、露出された上記第
２積層膜７の上に、再び所定形状のレジスト膜ｔｉａを
形成し、矢印方向にシリコンイオンを打ち込み、ｎ　”
型領域４を形成しソースおよび領域を形成する。その後
、常法に基づいて、上記第１、第２積層膜６．７に開口
部を形成し、オーミック電極８を被着形成することによ
り、本実施例の半導体装置の製造が達成されるものであ
る。

このように、本実施例によれば以下の効果を得ることが
できる。

〔１）、ゲート電極５の側面に、第１積層膜６．第２積
層膜７および第３積層膜９の３層からなる側壁１０を被
着形成してＬＤＤ構造のＭＥ　Ｓ　Ｆ　ＥＴを形成する
ことにより、発光スペクトルをモニタしながら上記積層
部１２をプラズマエツチングする場合、上記第２積層膜
７の窒化ケイ素に起因する発光スペクトルの検出時をエ
ツチングの終点とすることができるので、上記側壁１０
を備えたＭＥＳＦＥＴを容易かつ正確に形成することが
できる。

（２）、上記（１）により、エツチングの終点を半導体
基板１の表面が露出される前に感知することができるの
で、該表面がエツチングされることに起因する特性変動
等の発生を有効に防止することができる。

（３）、上記（１）の如（、プラズマエツチングの終点
を第２積層膜の露出時にすることにより、半導体基板１
の表面に被着されている第１積層膜および第２積層膜か
らなる膜の厚さを常に一定にすることができるので、そ
の後工程のイオン打ち込みを常に同一の条件で行うこと
ができる。

（４）、上記（３）により、安定した性能を備えたＭＥ
ＳＦＥＴを形成できるので、半導体装置の信頼性向上を
達成できる。

（５）、二酸化ケイ素からなる第１積層膜６を介在させ
ることにより、積層部１２の半導体基板１０表面に対す
る接着性を向上できるので、半導体装置の信頼性を向上
できる。

〔実施例２〕 第３１！ｌは本発明による実施例２である半導体装置の
概略を示す拡大部分断面図である。

本実施例２０半導体装置は、ＬＤＤ構造のＦＥＴである
点においては共通であるが、半導体基板１がシリコン（
Ｓｉ）単結晶からなるものであって、かつＭ　ＯＳ　（
Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
）　構造のＦＥＴが形成されているものである。

成されている。そして、ゲート電極５と半導体基板１と
の間にはゲート酸化膜１３が形成されているものである
。

本実施例２０半導体装置は、概ね前記実施例１の場合と
同様の方法により、またその他常法に基づいて製造する
ことができる。

このように、本実施例によれば以下の効果を得ることが
できる。

すなわち、ＬＤＤ構造のＭＯＳＦＥＴについて、そのゲ
ート電極５の側面に３層構造の側壁１０を被着形成する
ことにより、ＭＯＳＦＥＴについても前記実施例１の場
合とほぼ同一の効果を得ることができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、前記実施例では側壁１０が３層構造であるも
のについて説明したが、これに限るものでないことはい
うまでもな（、また各積層膜の形成材料も実施例に示し
たものに限るものでなく、所期の目的を達成できる構造
および材料の組み合わせであれば如何なるものであって
もよい。

また、実施例１では第２積層膜７が残存されているもの
を示したが、該第２積層膜７をもエツチングして、第１
積層膜６のみが残存された第４図に示すＭＥＳＦＥＴに
してもよい。第１積層膜６のみが残存する構造にするこ
とは、実施例２のＭＯＳＦＥＴの場合でも同様に可能で
ある。

以上の説明では主として本発明者によってなされた発明
をその利用分野であるガリウム・ヒ素単結晶に形成され
たＭＥＳＦＥＴおよびシリコン単結晶に形成されている
ＭＯＳＦＥＴについて説明したが、これに限定されるも
のではなく、たとえばＬＤＤ構造のＦＥＴであれば、Ｆ
ＥＴの形式の如何に関わらず、また種々の半導体基板か
らなる半導体装置に適用して有効な技術である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、ＬＤＤ構造のＦＥＴについて、そのゲート電
極の側面に積層構造の側壁を被着形成することにより、
ゲート電極を含む半導体基板の表面全体に、膜を等方向
に被着して積層部を形成し、次いで該積層部を異方性エ
ツチングして上記ゲート電極の側面に被着された側壁を
形成する場合、エツチングの進行に従い表面に露出する
積層膜の変化を伴うので、該露出積層膜の種類からエツ
チングの進度を確認することができる。したがって、上
記露出積層膜の種類を検出することにより、任意の積層
膜まで正確にエツチングすることができ、結果として半
導体表面を露出させることなく、、そのエツチングの終
点を決定することができるので、該半導体表面のエツチ
ングに起因する特性変動が発生することを有効に防止で
きるものである。

【図面の簡単な説明】

第１図は本発明による実施例１である半導体装置の概略
を示す拡大部分断面図、 第２図（ａ）〜（ｅ）は上記半導体装置の製造工程の概
略を示す部分断面図、 第３図は本発明による実施例２である半導体装置の概略
を示す拡大部分断面図、 第４図は本発明による他の実施例である半導体装置の概
略を示す拡大部分断面図である。 １・・・半導体基板、２・・・チャネル、２ａ・・・ｎ
型領域、３・・・繋部、３ａ・・・ｎゝ型領領域４・・
・ソース（ドレイン）、５・・・ゲート電極、６・・・
第１積層膜、７・・・第２積層膜、８・・・オーミック
電極、９・・・第３積層膜、１０・・・側壁、１１．１
１８・・・レジスト膜、１３・・・ゲート酸化膜。 第　　１　　図 ／θ−県１ダ 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、ＬＤＤ構造のＦＥＴであって、ゲート電極の側面に
   被着されている側壁が３層以上積層形成されてなる半導
   体装置。 ２、上記側壁がゲート電極の側面に順次積層された二酸
   化ケイ素、二酸化ケイ素とは異なる中間層および二酸化
   ケイ素の３層からなり、中間層はケイ素、もしくはケイ
   素化合物で形成されていることを特徴とする特許請求の
   範囲第１項記載の半導体装置。