JP3023933B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3023933B2 JP3023933B2 JP3185426A JP18542691A JP3023933B2 JP 3023933 B2 JP3023933 B2 JP 3023933B2 JP 3185426 A JP3185426 A JP 3185426A JP 18542691 A JP18542691 A JP 18542691A JP 3023933 B2 JP3023933 B2 JP 3023933B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。具体的にいうと、本発明は、ＬＤＤ構造の半
導体装置の製造方法に関する。
に関する。具体的にいうと、本発明は、ＬＤＤ構造の半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来よりＬＤＤ（Lightly Doped Drai
n）構造をもつＭＥＳＦＥＴやＨＥＭＴ等の半導体装置
が提案されている。これは、図２２（ｄ）に示すよう
に、ゲート電極５３の下のｎ型活性層（チャネル領域）
５２と高不純物密度を有するｎ+注入層（ソース・ドレ
イン領域）５５との間に、両領域の中間の不純物密度を
有するｎ′層５６を形成したものであり、これによりＭ
ＥＳＦＥＴ等の相互コンダクタンスｇmを増加させなが
ら短チャネル効果を抑制しようとするものである。
n）構造をもつＭＥＳＦＥＴやＨＥＭＴ等の半導体装置
が提案されている。これは、図２２（ｄ）に示すよう
に、ゲート電極５３の下のｎ型活性層（チャネル領域）
５２と高不純物密度を有するｎ+注入層（ソース・ドレ
イン領域）５５との間に、両領域の中間の不純物密度を
有するｎ′層５６を形成したものであり、これによりＭ
ＥＳＦＥＴ等の相互コンダクタンスｇmを増加させなが
ら短チャネル効果を抑制しようとするものである。
【０００３】ＬＤＤ構造の形成プロセスとしては、耐熱
ゲート法やダミーゲート法（Ｔ型ゲート法、側壁ゲート
法）が知られている。
ゲート法やダミーゲート法（Ｔ型ゲート法、側壁ゲート
法）が知られている。
【０００４】図２２（ａ）〜（ｄ）は耐熱ゲート法によ
るＬＤＤ構造のＧａＡｓＭＥＳＦＥＴの製造プロセスを
示す。まず、図２２（ａ）に示すように、半絶縁性Ｇａ
Ａｓ基板５１の表面の素子形成領域にイオン注入により
ｎ型活性層５２を形成し、ｎ型活性層５２の上に耐熱性
金属によってゲート電極５３を設ける。さらに、図２２
（ｂ）のように、ゲート電極５３の両側面に絶縁膜から
なるサイドウォール５４を設け、ゲート電極５３及びサ
イドウォール５４をマスクとしてＧａＡｓ基板５１の素
子形成領域にイオン注入を行ない、ｎ型活性層５２の両
側にｎ+注入層５５を形成する。ついで、サイドウォー
ル５４を除去した後、ゲート電極５３をマスクとして素
子形成領域にイオン注入を行ない、図２２（ｃ）に示す
ように、ｎ+注入層５５とｎ型活性層５２との間に中間
の不純物密度のｎ′層５６を形成する。この後、ｎ+注
入層５５の上にソース電極５７及びドレイン電極５８を
形成し、合金化のための熱処理を施し、図２２（ｄ）の
ようなＬＤＤ構造のＧａＡｓＭＥＳＦＥＴを製作する。
るＬＤＤ構造のＧａＡｓＭＥＳＦＥＴの製造プロセスを
示す。まず、図２２（ａ）に示すように、半絶縁性Ｇａ
Ａｓ基板５１の表面の素子形成領域にイオン注入により
ｎ型活性層５２を形成し、ｎ型活性層５２の上に耐熱性
金属によってゲート電極５３を設ける。さらに、図２２
（ｂ）のように、ゲート電極５３の両側面に絶縁膜から
なるサイドウォール５４を設け、ゲート電極５３及びサ
イドウォール５４をマスクとしてＧａＡｓ基板５１の素
子形成領域にイオン注入を行ない、ｎ型活性層５２の両
側にｎ+注入層５５を形成する。ついで、サイドウォー
ル５４を除去した後、ゲート電極５３をマスクとして素
子形成領域にイオン注入を行ない、図２２（ｃ）に示す
ように、ｎ+注入層５５とｎ型活性層５２との間に中間
の不純物密度のｎ′層５６を形成する。この後、ｎ+注
入層５５の上にソース電極５７及びドレイン電極５８を
形成し、合金化のための熱処理を施し、図２２（ｄ）の
ようなＬＤＤ構造のＧａＡｓＭＥＳＦＥＴを製作する。
【０００５】
【発明が解決しようとする課題】上記のような耐熱ゲー
ト法にあっては、ｎ′層の長さは、サイドウォールの厚
みによって調整しなければならないが、サイドウォール
はゲート電極壁部に形成される絶縁膜からなるため、そ
の厚みは平面部分に堆積する絶縁膜の膜厚以上にはなり
得ず、十分厚いサイドウォールを形成することは困難で
あり、このためｎ+注入層（特に、ドレイン側）とゲー
ト電極の離間距離を十分にとることが困難であった。さ
らに、ゲート電極材料としては、耐熱性金属を選択する
必要があるので、ゲート電極の材質の選択幅が制限され
るという欠点がある。
ト法にあっては、ｎ′層の長さは、サイドウォールの厚
みによって調整しなければならないが、サイドウォール
はゲート電極壁部に形成される絶縁膜からなるため、そ
の厚みは平面部分に堆積する絶縁膜の膜厚以上にはなり
得ず、十分厚いサイドウォールを形成することは困難で
あり、このためｎ+注入層（特に、ドレイン側）とゲー
ト電極の離間距離を十分にとることが困難であった。さ
らに、ゲート電極材料としては、耐熱性金属を選択する
必要があるので、ゲート電極の材質の選択幅が制限され
るという欠点がある。
【０００６】また、側壁ゲート法でも、厚いサイドウォ
ールを形成することが困難であるため、ｎ+注入層（特
に、ドレイン側）とゲート電極の離間距離を十分にとる
ことが困難であった。さらに、側壁ゲート法では、ＬＤ
Ｄ構造を実現するための工程が極めて複雑となる欠点が
あった。
ールを形成することが困難であるため、ｎ+注入層（特
に、ドレイン側）とゲート電極の離間距離を十分にとる
ことが困難であった。さらに、側壁ゲート法では、ＬＤ
Ｄ構造を実現するための工程が極めて複雑となる欠点が
あった。
【０００７】また、従来のＴゲート法の標準工程では、
プロセス上、ＬＤＤ構造を実現することが不可能であっ
た。
プロセス上、ＬＤＤ構造を実現することが不可能であっ
た。
【０００８】本発明は、叙上の従来例の欠点に鑑みてな
されたものであり、その目的とするところは、Ｔゲート
法に類似した手法でＬＤＤ構造の半導体装置の製造を可
能にし、ゲート電極とソース・ドレイン領域の間の距離
の自由度を大きくとることができるようにすることにあ
る。
されたものであり、その目的とするところは、Ｔゲート
法に類似した手法でＬＤＤ構造の半導体装置の製造を可
能にし、ゲート電極とソース・ドレイン領域の間の距離
の自由度を大きくとることができるようにすることにあ
る。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、ソース及びドレイン領域とゲート電極の
側壁部との間に、ソース及びドレイン領域よりも低不純
物密度のイオン注入領域を設けたＬＤＤ構造の半導体装
置の製造方法であって、半導体基板に近い側で各層のダ
ミーゲートの幅が順次短くなるよう、半導体基板のチャ
ネル領域の表面に３層のダミーゲートを積層し、前記３
層のダミーゲートをマスクとしてチャネル領域の両側に
イオン注入を行ってソース及びドレイン領域を形成した
後、最上層のダミーゲートを除去された２層のダミーゲ
ートをマスクとしてチャネル領域の両側にイオン注入を
行い、前記低不純物密度のイオン注入領域を形成し、さ
らに、２層のダミーゲートと同一形状のゲート電極をチ
ャネル領域の表面に設けることを特徴としている。
の製造方法は、ソース及びドレイン領域とゲート電極の
側壁部との間に、ソース及びドレイン領域よりも低不純
物密度のイオン注入領域を設けたＬＤＤ構造の半導体装
置の製造方法であって、半導体基板に近い側で各層のダ
ミーゲートの幅が順次短くなるよう、半導体基板のチャ
ネル領域の表面に３層のダミーゲートを積層し、前記３
層のダミーゲートをマスクとしてチャネル領域の両側に
イオン注入を行ってソース及びドレイン領域を形成した
後、最上層のダミーゲートを除去された２層のダミーゲ
ートをマスクとしてチャネル領域の両側にイオン注入を
行い、前記低不純物密度のイオン注入領域を形成し、さ
らに、２層のダミーゲートと同一形状のゲート電極をチ
ャネル領域の表面に設けることを特徴としている。
【００１０】
【作用】本発明にあっては、幅の異なる３層のダミーゲ
ートを用いることにより、比較的簡単なプロセスでＬＤ
Ｄ構造の半導体装置を製造することができるので、相互
コンダクタンスｇmを増大させながら短チャネル効果を
抑制することができる。
ートを用いることにより、比較的簡単なプロセスでＬＤ
Ｄ構造の半導体装置を製造することができるので、相互
コンダクタンスｇmを増大させながら短チャネル効果を
抑制することができる。
【００１１】しかも、例えば３層のダミーゲートをドラ
イエッチング等によって作製する場合、最適な条件を選
択することにより、各層のダミーゲートの幅を大きく異
ならせることができるので、最上層のダミーゲートの幅
を大きくすることによってゲート電極とソース・ドレイ
ン領域との離間距離を大きくすることができる。
イエッチング等によって作製する場合、最適な条件を選
択することにより、各層のダミーゲートの幅を大きく異
ならせることができるので、最上層のダミーゲートの幅
を大きくすることによってゲート電極とソース・ドレイ
ン領域との離間距離を大きくすることができる。
【００１２】また、ゲート電極の材質も耐熱性金属に限
定されない。
定されない。
【００１３】さらに、ゲート電極の断面形状が、マッシ
ュルーム形のいわゆる「マッシュルームゲート」となる
ので、ゲート抵抗が低減し、電界効果型半導体装置の低
雑音化にも大きな効果がある。
ュルーム形のいわゆる「マッシュルームゲート」となる
ので、ゲート抵抗が低減し、電界効果型半導体装置の低
雑音化にも大きな効果がある。
【００１４】
【実施例】図１〜図１１は本発明の一実施例であって、
イオン注入法を用いて自己整合型ＭＥＳＦＥＴを製造す
るための主要工程を示す断面図である。
イオン注入法を用いて自己整合型ＭＥＳＦＥＴを製造す
るための主要工程を示す断面図である。
【００１５】まず、半絶縁性ＧａＡｓ基板１のフィール
ド部をフォトレジスト２で覆い、このフォトレジスト２
をマスクとしてＧａＡｓ基板１の表面に選択的イオン注
入を行なってｎ型活性層（チャネル領域）３を形成する
〔図１〕。
ド部をフォトレジスト２で覆い、このフォトレジスト２
をマスクとしてＧａＡｓ基板１の表面に選択的イオン注
入を行なってｎ型活性層（チャネル領域）３を形成する
〔図１〕。
【００１６】ついで、フォトレジスト２を除去した後、
ＧａＡｓ基板１の表面にＳｉＮｘ等の窒化膜４及びＳｉ
Ｏ2等の酸化膜５をプラズマＣＶＤ装置を用いて連続的
に形成し、さらに、リフトオフ法またはエッチングによ
りｎ型活性層３のほぼ中央部にアルミニウム膜等の金属
膜６を形成する〔図２〕。この窒化膜４、酸化膜５及び
金属膜６は、互いにエッチング比が異なっており、下層
から上層に向けて順次エッチング比が小さくなってい
る。
ＧａＡｓ基板１の表面にＳｉＮｘ等の窒化膜４及びＳｉ
Ｏ2等の酸化膜５をプラズマＣＶＤ装置を用いて連続的
に形成し、さらに、リフトオフ法またはエッチングによ
りｎ型活性層３のほぼ中央部にアルミニウム膜等の金属
膜６を形成する〔図２〕。この窒化膜４、酸化膜５及び
金属膜６は、互いにエッチング比が異なっており、下層
から上層に向けて順次エッチング比が小さくなってい
る。
【００１７】つぎに、ＣＨＦ3／Ｏ2系のガスを用いた異
方性を持つ反応性イオンエッチング（ＲＩＥ）により、
図３のような構造の３層ダミーゲート４ａ，５ａ，６ａ
を作る。
方性を持つ反応性イオンエッチング（ＲＩＥ）により、
図３のような構造の３層ダミーゲート４ａ，５ａ，６ａ
を作る。
【００１８】つぎに、ＣＦ4／Ｏ2等のガスを用いた反応
性イオンエッチング（ＲＩＥ）により、窒化膜４及び酸
化膜５を等方的にエッチングし、第１層ダミーゲート４
ａ、第２層ダミーゲート５ａ及び第３層ダミーゲート６
ａを得る。この時、上記ガス中のＮ2の添加量を調整す
ることにより、第１層ダミーゲート（ＳｉＮｘ膜）４ａ
と第２層ダミーゲート（ＳｉＯ2膜）５ａのエッチング
比を変えることができ、第１層ダミーゲート４ａの幅
（ゲート長方向の幅）が最も短く、第３層ダミーゲート
６ａの幅が最も長い３層のダミーゲート４ａ，５ａ，６
ａを形成することができる〔図４〕。実際に第３層ダミ
ーゲート６ａのエッチングレートは第１層及び第２層ダ
ミーゲート４ａ，５ａに比べて極めて小さいため、幅の
コントロールは第１層及び第２層ダミーゲート４ａ，５
ａのみを考えればよく、これはそれ程困難ではない。こ
の後、フィールド部にフォトマスク７を形成し、フォト
マスク７及び３層のダミーゲート４ａ，５ａ，６ａをマ
スクとして高濃度のｎ型イオン注入を行い、ｎ+注入層
（ソース及びドレイン領域）８を形成する。
性イオンエッチング（ＲＩＥ）により、窒化膜４及び酸
化膜５を等方的にエッチングし、第１層ダミーゲート４
ａ、第２層ダミーゲート５ａ及び第３層ダミーゲート６
ａを得る。この時、上記ガス中のＮ2の添加量を調整す
ることにより、第１層ダミーゲート（ＳｉＮｘ膜）４ａ
と第２層ダミーゲート（ＳｉＯ2膜）５ａのエッチング
比を変えることができ、第１層ダミーゲート４ａの幅
（ゲート長方向の幅）が最も短く、第３層ダミーゲート
６ａの幅が最も長い３層のダミーゲート４ａ，５ａ，６
ａを形成することができる〔図４〕。実際に第３層ダミ
ーゲート６ａのエッチングレートは第１層及び第２層ダ
ミーゲート４ａ，５ａに比べて極めて小さいため、幅の
コントロールは第１層及び第２層ダミーゲート４ａ，５
ａのみを考えればよく、これはそれ程困難ではない。こ
の後、フィールド部にフォトマスク７を形成し、フォト
マスク７及び３層のダミーゲート４ａ，５ａ，６ａをマ
スクとして高濃度のｎ型イオン注入を行い、ｎ+注入層
（ソース及びドレイン領域）８を形成する。
【００１９】図５のように、りん酸系のエッチング液を
用いてウエットエッチングすることにより第３層ダミー
ゲート６ａを除去した後、フォトマスク７及び２層のダ
ミーゲート４ａ，５ａをマスクとしてｎ+注入層８より
も若干ドーズ量の少ないイオン注入を行い、ｎ+注入層
８とｎ型活性層３との間にｎ′層９を形成する。つい
で、フォトマスク７を除去した後、Ａｓ分圧３Torr、８
５０℃の条件下で１５分間キャップレスアニールを行
い、各領域の活性化処理を行う。
用いてウエットエッチングすることにより第３層ダミー
ゲート６ａを除去した後、フォトマスク７及び２層のダ
ミーゲート４ａ，５ａをマスクとしてｎ+注入層８より
も若干ドーズ量の少ないイオン注入を行い、ｎ+注入層
８とｎ型活性層３との間にｎ′層９を形成する。つい
で、フォトマスク７を除去した後、Ａｓ分圧３Torr、８
５０℃の条件下で１５分間キャップレスアニールを行
い、各領域の活性化処理を行う。
【００２０】つぎに、フォトリソグラフィ工程によりＡ
ｕＧｅ／Ｎｉ／Ａｕのオーミック電極（ソース電極及び
ドレイン電極）１０をｎ+注入層８の上に形成し、合金
化処理を行った〔図６〕後、フォトレジスト１１の粘度
やスピンコート時の回転数を調整することによりダミー
ゲート４ａ，５ａ及びオーミック電極１０を覆うように
ＧａＡｓ基板１の表面にフォトレジスト１１をコーティ
ングする〔図７〕。続けて、Ｏ2ガスを用いた反応性イ
オンエッチングにより第２層ダミーゲート５ａの頂上面
が露出するまでフォトレジスト１１をエッチングする
〔図８〕。
ｕＧｅ／Ｎｉ／Ａｕのオーミック電極（ソース電極及び
ドレイン電極）１０をｎ+注入層８の上に形成し、合金
化処理を行った〔図６〕後、フォトレジスト１１の粘度
やスピンコート時の回転数を調整することによりダミー
ゲート４ａ，５ａ及びオーミック電極１０を覆うように
ＧａＡｓ基板１の表面にフォトレジスト１１をコーティ
ングする〔図７〕。続けて、Ｏ2ガスを用いた反応性イ
オンエッチングにより第２層ダミーゲート５ａの頂上面
が露出するまでフォトレジスト１１をエッチングする
〔図８〕。
【００２１】つぎに、フォトレジスト１１をマスクとし
て反応性イオンエッチングにより第１層及び第２層ダミ
ーゲート４ａ，５ａをエッチング除去し、フォトレジス
ト１１内にダミーゲート４ａ，５ａが除去された跡のマ
ッシュルーム形をしたコンタクト孔１２を形成する〔図
９〕。この後、Ｔｉ／Ｐｔ／Ａｕのショットキー電極用
金属１３を蒸着させた〔図１０〕後、フォトレジスト１
１を除去してリフトオフ法によりマッシュルーム形のゲ
ート電極１３ａを形成する〔図１１〕。
て反応性イオンエッチングにより第１層及び第２層ダミ
ーゲート４ａ，５ａをエッチング除去し、フォトレジス
ト１１内にダミーゲート４ａ，５ａが除去された跡のマ
ッシュルーム形をしたコンタクト孔１２を形成する〔図
９〕。この後、Ｔｉ／Ｐｔ／Ａｕのショットキー電極用
金属１３を蒸着させた〔図１０〕後、フォトレジスト１
１を除去してリフトオフ法によりマッシュルーム形のゲ
ート電極１３ａを形成する〔図１１〕。
【００２２】しかして、上記製造方法によれば、セルフ
アライメントによってゲート電極１３ａを形成できるの
で、ゲート長の短いゲート電極１３ａを精度良く形成す
ることができ、相互コンダクタンスｇmを増大させるこ
とができる。しかも、ゲート電極１３ａとｎ+注入層８
の間にｎ′層９を形成してＬＤＤ構造としているので、
同時に短チャネル効果を防止することができる。
アライメントによってゲート電極１３ａを形成できるの
で、ゲート長の短いゲート電極１３ａを精度良く形成す
ることができ、相互コンダクタンスｇmを増大させるこ
とができる。しかも、ゲート電極１３ａとｎ+注入層８
の間にｎ′層９を形成してＬＤＤ構造としているので、
同時に短チャネル効果を防止することができる。
【００２３】図１２〜図２１は本発明の別な実施例によ
る半導体装置の製造方法を示す断面図である。この実施
例にあっても、まず、ｎ型活性層３を形成されたＧａＡ
ｓ基板１の表面に窒化膜４、酸化膜５及び金属膜６を形
成する〔図１２、図１３〕。
る半導体装置の製造方法を示す断面図である。この実施
例にあっても、まず、ｎ型活性層３を形成されたＧａＡ
ｓ基板１の表面に窒化膜４、酸化膜５及び金属膜６を形
成する〔図１２、図１３〕。
【００２４】つぎに、ＣＨＦ3／Ｏ2系のガスを用いた異
方性を有する反応性イオンエッチングにより、窒化膜４
を残した状態に加工し、図１４に示すような３層構造の
ダミーゲート４ａ，５ａ，６ａを形成する。
方性を有する反応性イオンエッチングにより、窒化膜４
を残した状態に加工し、図１４に示すような３層構造の
ダミーゲート４ａ，５ａ，６ａを形成する。
【００２５】さらに、ＳｉＮｘ膜等の窒化膜４を約１０
００Å残すようにして窒化膜４及び酸化膜５を反応性イ
オンエッチングにより等方的にエッチングする。この工
程によりゲート長方向の幅が異なる３層のダミーゲート
４ａ，５ａ，６ａが得られ、同時に窒化膜４の残存部分
によって保護膜４ｂが形成される〔図１５〕。このとき
の反応性イオンエッチングは、ＣＦ4＋Ｏ2プラズマを用
いた等方性エッチングであって、エッチング深さの終点
検出はモニター部分のレーザー干渉法による。
００Å残すようにして窒化膜４及び酸化膜５を反応性イ
オンエッチングにより等方的にエッチングする。この工
程によりゲート長方向の幅が異なる３層のダミーゲート
４ａ，５ａ，６ａが得られ、同時に窒化膜４の残存部分
によって保護膜４ｂが形成される〔図１５〕。このとき
の反応性イオンエッチングは、ＣＦ4＋Ｏ2プラズマを用
いた等方性エッチングであって、エッチング深さの終点
検出はモニター部分のレーザー干渉法による。
【００２６】この後、フォトマスク７及び３層のダミー
ゲート４ａ，５ａ，６ａをマスクとして高濃度のｎ型イ
オン注入を行い、ｎ+注入層８を形成し〔図１６〕、ウ
エットエッチングにより第３層ダミーゲート６ａを除去
した後、フォトマスク７及び２層のダミーゲート４ａ，
５ａをマスクとしてｎ+注入層８よりも若干ドーズ量の
少ないイオン注入を行い、ｎ′層９を形成する〔図１
７〕。
ゲート４ａ，５ａ，６ａをマスクとして高濃度のｎ型イ
オン注入を行い、ｎ+注入層８を形成し〔図１６〕、ウ
エットエッチングにより第３層ダミーゲート６ａを除去
した後、フォトマスク７及び２層のダミーゲート４ａ，
５ａをマスクとしてｎ+注入層８よりも若干ドーズ量の
少ないイオン注入を行い、ｎ′層９を形成する〔図１
７〕。
【００２７】ついで、フォトマスク７を除去した後、Ｎ
2雰囲気中において８５０℃で１５分間アニールを行
い、各領域の活性化処理を行う。
2雰囲気中において８５０℃で１５分間アニールを行
い、各領域の活性化処理を行う。
【００２８】保護膜４ｂを部分的に除去してオーミック
電極１０をｎ+注入層８の上に形成した〔図１８〕後、
ＧａＡｓ基板１の表面にフォトレジスト１１をコーティ
ングし〔図１９〕、ついで、フォトレジスト１１をエッ
チングして第２層ダミーゲート５ａの頂上面を露出さ
せ、フォトレジスト１１をマスクとして反応性イオンエ
ッチングにより第１層及び第２層ダミーゲート４ａ，５
ａをエッチング除去してマッシュルーム形のコンタクト
孔１２を形成し〔図２０〕、リフトオフ法によりショッ
トキー電極用金属からなるゲート電極１３ａを形成する
〔図２１〕。
電極１０をｎ+注入層８の上に形成した〔図１８〕後、
ＧａＡｓ基板１の表面にフォトレジスト１１をコーティ
ングし〔図１９〕、ついで、フォトレジスト１１をエッ
チングして第２層ダミーゲート５ａの頂上面を露出さ
せ、フォトレジスト１１をマスクとして反応性イオンエ
ッチングにより第１層及び第２層ダミーゲート４ａ，５
ａをエッチング除去してマッシュルーム形のコンタクト
孔１２を形成し〔図２０〕、リフトオフ法によりショッ
トキー電極用金属からなるゲート電極１３ａを形成する
〔図２１〕。
【００２９】この実施例によれば、ダミーゲート用の窒
化膜４をアニール用の保護膜４ｂとして用いることがで
きるので、Ｎ2雰囲気中でアニールを行うことができ、
有毒なＡｓを含む雰囲気ガスを用いる必要がなくなる。
化膜４をアニール用の保護膜４ｂとして用いることがで
きるので、Ｎ2雰囲気中でアニールを行うことができ、
有毒なＡｓを含む雰囲気ガスを用いる必要がなくなる。
【００３０】
【発明の効果】本発明によれば、比較的簡単なプロセス
でＬＤＤ構造の半導体装置を製造することができ、しか
も、ゲート電極とソース・ドレイン領域との離間距離を
従来よりも大きくでき、短チャネル効果の抑制とソース
抵抗の低減（相互コンダクタンスｇmの増大）を両立さ
せることができ、信頼性の高い高相互コンダクタンスの
電界効果型半導体装置を製作することができる。
でＬＤＤ構造の半導体装置を製造することができ、しか
も、ゲート電極とソース・ドレイン領域との離間距離を
従来よりも大きくでき、短チャネル効果の抑制とソース
抵抗の低減（相互コンダクタンスｇmの増大）を両立さ
せることができ、信頼性の高い高相互コンダクタンスの
電界効果型半導体装置を製作することができる。
【００３１】また、ゲート電極の材質も耐熱性金属に限
定されない。
定されない。
【００３２】さらに、ゲート電極がマッシュルームゲー
トとなるので、ゲート抵抗が低減し、低雑音化にも大き
な効果がある。
トとなるので、ゲート抵抗が低減し、低雑音化にも大き
な効果がある。
【図１】図１ないし図１１は、本発明の一実施例による
半導体装置の製造方法を示す断面図である。
半導体装置の製造方法を示す断面図である。
【図２】図１の分図である。
【図３】図１の分図である。
【図４】図１の分図である。
【図５】図１の分図である。
【図６】図１の分図である。
【図７】図１の分図である。
【図８】図１の分図である。
【図９】図１の分図である。
【図１０】図１の分図である。
【図１１】図１の分図である。
【図１２】図１２ないし図２１は、本発明の別な実施例
による半導体装置の製造方法を示す断面図である。
による半導体装置の製造方法を示す断面図である。
【図１３】図１２の分図である。
【図１４】図１２の分図である。
【図１５】図１２の分図である。
【図１６】図１２の分図である。
【図１７】図１２の分図である。
【図１８】図１２の分図である。
【図１９】図１２の分図である。
【図２０】図１２の分図である。
【図２１】図１２の分図である。
【図２２】（ａ）〜（ｄ）は従来例による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
１ ＧａＡｓ基板 ３ ｎ型活性層 ４ａ 第１層ダミーゲート ５ａ 第２層ダミーゲート ６ａ 第３層ダミーゲート ８ ｎ+注入層 ９ ｎ′層 １０ オーミック電極 １３ａ ショットキー電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/265 H01L 29/80 - 29/812
Claims (1)
- 【請求項１】 ソース及びドレイン領域とゲート電極の
側壁部との間に、ソース及びドレイン領域よりも低不純
物密度のイオン注入領域を設けたＬＤＤ構造の半導体装
置の製造方法であって、 半導体基板に近い側で各層のダミーゲートの幅が順次短
くなるよう、半導体基板のチャネル領域の表面に３層の
ダミーゲートを積層し、 前記３層のダミーゲートをマスクとしてチャネル領域の
両側にイオン注入を行ってソース及びドレイン領域を形
成した後、 最上層のダミーゲートを除去された２層のダミーゲート
をマスクとしてチャネル領域の両側にイオン注入を行
い、前記低不純物密度のイオン注入領域を形成し、 さらに、２層のダミーゲートと同一形状のゲート電極を
チャネル領域の表面に設けることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185426A JP3023933B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185426A JP3023933B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513456A JPH0513456A (ja) | 1993-01-22 |
| JP3023933B2 true JP3023933B2 (ja) | 2000-03-21 |
Family
ID=16170583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185426A Expired - Fee Related JP3023933B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3023933B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274421B1 (en) * | 1998-01-09 | 2001-08-14 | Sharp Laboratories Of America, Inc. | Method of making metal gate sub-micron MOS transistor |
| US8105889B2 (en) * | 2009-07-27 | 2012-01-31 | Cree, Inc. | Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions |
| KR101670238B1 (ko) * | 2015-03-25 | 2016-10-28 | 경북대학교 산학협력단 | 반도체 소자 제조방법 |
-
1991
- 1991-06-28 JP JP3185426A patent/JP3023933B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513456A (ja) | 1993-01-22 |
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