JP3030123B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に高性能なＧａＡｓ ＭＥＳＦＥＴの製造に
好適な製造方法に関する。

【０００２】

【従来の技術】ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有するＧａＡｓＭＥＳＦＥＴの製造
方法としては、従来よりダミーゲートプロセスが用いら
れている。図１３に従い従来の製造方法につき説明す
る。

【０００３】まず、図１３（ａ）に示すように、ｎ型層
１の下部に選択的にｐ^-型層２が形成されたＧａＡｓ半
導体基板１０上にＳｉ₃Ｎ₄からなる絶縁膜１１を堆積
後、選択的にレジストパターン１２を形成し、このレジ
ストパターン１２をマスクとして、シリコン（Ｓｉ）か
らなるｎ型不純物をイオン注入することによって、ｎ++
型低抵抗層３を形成する。

【０００４】続いて、図１３（ｂ）に示すように、レジ
スト１２をプラズマエッチングにより、エッチング処理
し、レジストパターン１２の細線化を行なう。この工程
により、ＬＤＤ構造が出来上がる。

【０００５】その後、図１３（ｃ）に示すように、酸化
膜（ＳｉＯ₂）１３を半導体基板１０上の全面に堆積さ
せる。

【０００６】そして、図１３（ｄ）に示すように、Ｓｉ
Ｏ₂膜１３をリフトオフ法により選択的に除去後に、絶
縁膜１１をＳｉＯ₂膜１３をマスクにして選択的にエッ
チング除去する。

【０００７】然る後、図１３（ｅ）に示すように、Ｔｉ
／Ａｌからなるゲート電極４及び図示していないソー
ス、ドレイン電極を形成し、ＬＤＤ構造を有するＧａＡ
ｓ ＭＥＳＦＥＴが作成される。

【０００８】

【発明が解決しようとする課題】しかし、従来の方法に
より、ＬＤＤ構造のＧａＡｓ ＭＥＳＦＥＴを形成する
と、ソース側とドレイン側の構造が左右対称となる。

【０００９】このため、ソース抵抗を低くしようとする
ドレイン耐圧も小さくなる。逆に、ドレイン耐圧を大き
くしようとすると、ソース抵抗が大きくなってしまいソ
ース抵抗の低減及びドレイン耐圧の向上を同時に構造さ
せることはできなかった。

【００１０】また、上述した従来の方法を用いてＤｕａ
ｌ Ｇａｔｅ ＦＥＴを作成しようとすると、ｎ++層か
らなる低抵抗層を形成する際にゲート部分を除いて、全
面にｎ型不純物をイオン注入するため、第１ゲートと第
２ゲート間にｎ++層がイオン注入されてしまい素子特性
上好ましくなかった。

【００１１】更に、ｐ層埋め込み型のＬＤＤ構造のＧａ
Ａｓ ＭＥＳＦＥＴを作成する場合、従来ｐ型不純物を
全面にイオン注入しているが、短チャネル効果の低減を
図るため、ｐ不純濃度を高くすると、しきい値シフトが
大きくなり、しきい値調整のためにｎ型不純物の量を大
きくする必要があるなどの問題があった。

【００１２】また、セルフアライン法で上述した方法と
同様にＬＤＤ構造のＭＥＳＦＥＴを作成する方法もある
が、イオン注入後ｎ+型低抵抗層を活性化するために熱
処理を行なうが、この熱処理の際、保護膜とゲート電極
の界面付近の基板に大きな欠陥を生じることがあった。

【００１３】この発明は上述した従来の問題点を解消す
べくなされたものにして、ＬＤＤ構造を有するＭＥＳＦ
ＥＴの高性能化を図ることをその目的とする。

【００１４】

【課題を解決するための手段】この発明の第１の発明
は、一導電型動作層が形成された半導体基板上に、タン
グステン又はタングステン系の化合物からなる電極を選
択的に形成する工程と、上記基板表面に対して斜め方向
から一導電型不純物をイオン注入することにより、一導
電型不純物が多量にドープされた低抵抗層を形成する工
程と、上記基板上に絶縁膜を堆積し、上記イオン注入と
同一の斜め方向から上記絶縁膜にエッチングを施して、
絶縁膜を選択的に除去する工程と、上記電極をエッチン
グする工程と、を備えてなることを特徴とする。

【００１５】第２の発明の半導体装置の製造方法は、半
導体基板上に凸上の絶縁膜パターンを基板に平行に複数
個形成する工程と、一導電型不純物が多量にドープされ
た低抵抗層を上記半導体基板表面上部の左右の斜め方向
からイオン注入によって形成する工程と、前記絶縁膜を
エッチングによって細線化する工程と、前記絶縁膜の間
の半導体表面を選択的に開口する工程と、を備えてなる
ことを特徴とする。

【００１６】第３の発明の半導体装置の製造方法は、半
絶縁性ＧａＡｓ基板に一導電型不純物をイオン注入する
工程と、この基板上にタングステン又はタングステン系
の化合物からなる電極を選択的に形成する工程と、この
電極上に酸化膜を形成した後異方性エッチングにより、
電極の側壁にのみ酸化膜を残す工程と、このゲート電極
及び酸化膜をマスクとして、一導電型不純物をイオン注
入する工程と、上記酸化膜を除去した後ゲート電極をマ
スクとして、一導電型不純物をイオン注入する工程と、
上記ゲート電極をマスクとして、基板を回転しながら他
導電型の不純物を斜め方向からイオン注入する工程と、
を備えてなることを特徴とする。

【００１７】第４の発明の半導体装置の製造方法は、半
絶縁性ＧａＡｓ基板に一導電型不純物イオンを注入する
工程と、この基板上にタングステンからなる電極を選択
的に形成する工程と、この電極をマスクとして一導電型
の不純物をイオン注入する工程と、この電極の側面にの
みタングステン系の化合物からなる側壁を形成する工程
と、このタングステン系の化合物側壁にのみ酸化膜を形
成する工程と、上記電極、側壁及び酸化膜をマスクとし
て一導電型の不純物をイオン注入する工程と、を備えて
なることを特徴とする。

【００１８】

【作用】第１の発明は、一導電型不純物が多量にドープ
された低抵抗層をイオン注入により形成する際の入射角
を制御することによって、ソース直列抵抗が制御でき
る。更に、ゲート電極のエッチング量によりドレイン耐
圧が制御できる。すなわち、この第１の発明によれば、
ＬＤＤ構造を非対称にすることによって、ソース直列抵
抗とドレイン耐圧が独立に制御可能となり、超高性能の
ＧａＡｓ ＭＥＳＦＥＴが実現できる。

【００１９】また、第２の発明によれば、ダミーゲート
プロセスを用いて、ＬＤＤ構造を有するデュアルゲート
ＧａＡｓ ＭＥＳＦＥＴを作成することが可能となる。
また多給点型のＦＥＴも作成することができる。

【００２０】更に、第３の発明によれば、斜め方向から
イオン注入するので、不純物注入量が同程度であって
も、チャネル領域へ注入される他導電型の不純物濃度は
小さく、チャネル下部へ注入される他導電型の不純物濃
度は２倍程度大きくなるため、短チャネル効果を抑制で
きる。そして、チャネル層への不純物の注入量が小さい
ので、他導電型の不純物注入によるしきい値シフトも少
なく、しきい値調整のため増加させる一導電型不純物量
も少なくてすみ、結果的に同じしきい値を得るためのチ
ャネル層の不純物量の総和を少なくでき、チャネル量に
おける電子錯乱因子の発生を抑制できる。

【００２１】また、第４の発明は、熱処理前にゲート電
極の側壁部に耐熱性の優れた電極材料を形成することに
より、熱処理時、保護膜と側壁電極界面並び低抵抗電極
と側壁界面からの基板構成原子の抜けを抑えることが出
来るので、ゲート電極付近の基板構成原子の抜けを抑え
ることが出来る。

【００２２】従って、基板の大きな欠陥を防ぐことがで
きる。また、側壁部に、熱処理時、ゲート電極と熱処理
保護膜の中間的な中部応力になるような耐熱材料を形成
すれば、ゲート電極、保護膜、半導体材料の界面付近に
発生する大きな合成応力（せん断応力）を緩和すること
ができ、熱処理時に発生する半導体基板の欠陥を防ぐこ
とができる。

【００２３】

【実施例】以下、この発明の実施例を図面を参照して説
明する。

【００２４】まず、図１および図２に従い第１の発明を
ＧａＡｓ ＭＥＳＦＥＴに適用した実施例につき説明す
る。

【００２５】図１（ａ）に示すように、ＧａＡｓ半導体
基板１０表面に加速電圧４０ｋＶ、ドーズ量５×１０¹²
／cm²でシリコン（Ｓｉ）をイオン注入し、ｎ型動作層
１を形成する。そして、タングステン（Ｗ）系化合物と
して、ＷＳｉをスパッタ法で基板１０表面に１μｍの膜
厚で堆積させ、ゲートが１μｍになるように、ＳＦ₆ガ
スを用いた選択ＲＩＥ（反応性イオンエッチング）でエ
ッチングして、ゲート電極５を形成する。続いて、この
ゲート電極５をマスクとして、セルフアライン法により
基板１０の斜め方向、この実施例では、θ＝８０゜の入
射角で、ｎ型不純物としてＳｉをイオン注入２０して、
ｎ++型の低抵抗層３ａ、３ｂを形成する。このイオン注
入の条件は、注入ドーズ量が５×１０¹³／cm²、加速エ
ネルギが９０ｋｅＶである。このときＲｓを支配するゲ
ート端とソース側ｎ++型低抵抗層３ａ端面の距離は０．
１μｍ程度に制御できる。そして、このイオン注入した
領域を活性化するため、８５０℃、Ｈ₂零囲気中でアニ
ールを行なう。

【００２６】次に、図１（ｂ）に示すように、Ｓｉ₃Ｎ₄
からなる絶縁膜６をＥＣＲＣＶＤ法で３０００Å堆積さ
せる。このときの堆積温度は室温である。

【００２７】続いて、図１（ｃ）に示すように、ｎ型不
純物のイオン注入と同じ入射方向で、入射角度、この実
施例ではθ＝４５゜でＣＦ₄を用いた反応性イオンビー
ムエッチング（ＲＩＢＥ）により、絶縁膜６をエッチン
グする。図１（ｃ）において、２２はイオンビームを示
す。

【００２８】その後、図２（ａ）に示すように、ゲート
電極５をＳＦ₆を用いたＲＩＥで０．５μｍエッチング
する。この結果ドレイン耐圧を支配するゲート端とドレ
イン側のｎ++型低抵抗層３ｂ端の距離を０．５μｍに制
御することができる。

【００２９】最後に図２（ｂ）に示すように、ソース電
極７及びドレイン電極８を蒸着等により設けることによ
り、ＬＤＤ構造のＧａＡｓ ＭＥＳＦＥＴが得られる。

【００３０】尚、上述した図２（ａ）で示す工程、すな
わち、ゲート電極５のエッチング量を制御することによ
って、サブミクロン以下のゲート長を有するＦＥＴも実
現可能である。

【００３１】図３はこの第１の発明をＡｌＧａＡｓ／Ｇ
ａＡｓ系のＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍ
ｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）に応用した例
を示す断面図である。

【００３２】この図３に示す実施例では、ＧａＡｓ基板
１０上に、膜厚８００ÅのノンドープのＧａＡｓ層３
１、膜厚２０ÅのノンドープのＡｌＧａＡｓ層３２、ｎ
型不純物が２×１０¹⁸／cm³ドープされた膜厚３００Å
のｎ+型ＡｌＧａＡｓ層３３、ｎ型不純物が２×１０¹⁷
／cm³ドープされた膜厚１００Åのｎ型ＧａＡｓ層３４
をこの順序でＭＢＥ（分子線エピタキシー）を用いて形
成した後、前述の図１（ａ）から図２（ｂ）の工程と同
様にして、ｎ++型低抵抗層３ａ、３ｂすなわち、ソース
及びドレイン領域を形成したものである。すなわち、ｎ
型不純物を斜め方向からイオン注入して形成した後、絶
縁膜６を堆積し、同方向からエッチングする。そして、
ゲート電極５をエッチングして細くして、ドレイン側の
ｎ++低抵抗層３ｂ端からゲート電極５の所望の間隔を制
御した後、ソース、ドレイン電極７、８を設けたもので
ある。

【００３３】図４はこの第１の発明をＡｌＧａＡｓ／Ｉ
ｎＧａＡｓ系Ｐｓｅｕｄｍｏｒｐｈｉｃ ＨＥＭＴに応
用した例を示す断面図である。

【００３４】この実施例では、ＧａＡｓ基板１０上に、
膜厚８００ÅのノンドープのＧａＡｓ層３１、ノンドー
プの膜厚１５０ÅのＩｎＧａＡｓ３５、膜厚２０Åのノ
ンドープのＡｌＧａＡｓ層３２、ｎ型不純物が２×１０
¹⁸／cm³ドープされた膜厚３００Åのｎ+型ＡｌＧａＡｓ
層３３、ｎ型不純物が２×１０¹⁷／cm³ドープされた膜
厚１００Åのｎ型ＧａＡｓ層３４をこの順序でＭＢＥ
（分子線エピタキシー）を用いて形成した。

【００３５】次に前述と同様に実施例で示したｎ++低抵
抗層の斜めイオン注入を行なう。後の工程順序及び工程
条件は、前述した実施例の場合と同一である。

【００３６】次に、図５及び図６を参照してこの発明の
第２の発明について説明する。

【００３７】まず第２の発明をＭＥＳＦＥＴに用いた実
施例を図５に従って説明する。図５（ａ）に示すよう
に、ｎ／ｐ^-層５１が形成された半導体基板５０上に凸
状の絶縁膜パターン６０、６１を２ヶ所選択的に前記半
導体基板５０上に平行に形成する。この時、絶縁膜６
０、６１の膜厚は夫々１μｍで幅も１μｍである。ま
た、絶縁膜６０、６１の間隔も１μｍである。

【００３８】次に、ｎ++低抵抗層５２ａ、５２ｂを前記
半導体基板５０表面の左右の斜め方向、この実施例で
は、共に６０゜の方向からＳｉをイオン注入することに
より形成する。このときの条件は、加速電圧１００ｋ
Ｖ、ドーズ量５×１０¹³／cm²である。尚、図中６６は
注入イオンを示す。

【００３９】続いて、図５（ｂ）に示すように、前記絶
縁膜６０、６１をＯ₂プラズマを用いたドライエッチン
グによってパターンを細線化する。すなわち、片側で
０．２μｍだけエッチングする。

【００４０】そして、図５（ｃ）に示すように、レジス
ト６５を全面に塗布した後、このレジスト６５をパター
ニングして開孔を設ける。

【００４１】続いて、図５（ｄ）に示すように、ゲート
金属、例えば、Ａｕ／Ｐｄ／Ｔｉを真空蒸着法で堆積
後、リフトオフを行ないＴ字型のゲート電極６６を完成
させる。

【００４２】次に、この第２の発明をＤｕａｌ Ｇａｔ
ｅ ＭＥＳＦＥＴに用いた実施例を図６に従って説明す
る。

【００４３】図６（ａ）に示すように、ｎ／ｐ^-層５１
の形成された半導体基板５０上に凸状の絶縁膜のパター
ン６０、６１、６２を３ケ所選択的に前記半導体基板５
０上に平行に形成する。

【００４４】この時絶縁膜の膜厚は１μｍで、幅は、周
囲が１μｍで中が２μｍである。また、絶縁膜の間隔も
１μｍである。

【００４５】次に、ｎ++低抵抗層５２ａ、５２ｂを前記
半導体基板５０表面の左右の斜め方向、前述と同様に共
に６０゜の方向からイオン注入し、形成する。このとき
の条件は、加速電圧１００ｋＶ、ドーズ量５×１０¹³／
cm²である。

【００４６】そして、図６（ｂ）に示すように、前記絶
縁膜６０、６２をＯ₂プラズマを用いたドライエッチン
グによってそのパターンを細線化する。片側で０．２μ
ｍだけエッチングする。

【００４７】その後、図６（ｃ）レジストを全面に塗布
した後、このレジスト６５をパターニングして開孔を形
成する。

【００４８】続いて、図６（ｄ）に示すように、ゲート
金属、例えばＡｕ／Ｐｂ／Ｔｉを真空蒸着法で堆積後、
リフトオフを行ないＴ字型のゲート電極６７、６８を形
成することにより、Ｄｕａｌ ゲート電極６７、６８を
有するＭＥＳＦＥＴが完成する。

【００４９】このように、この発明を用いることによっ
て、ダミーゲートプロセスを用いてＬＤＤ構造を有する
Ｄｕａｌ Ｇｅｔｅ ＧａＡｓ ＭＥＳＦＥＴを作成す
ることが可能になる。

【００５０】また本発明は、多給点型のＦＥＴにも用い
ることができる。

【００５１】次に第３の発明の実施例につき図７、図８
を参照して説明する。まず、図７（ａ）に示すように、
半絶縁性ＧａＡｓ基板７０にｎ型動作層７１をシリコン
（Ｓｉ）イオンを注入することにより形成する。

【００５２】次に図７（ｂ）に示すように、基板７０に
スパッタリング法によりＷＳｉを２０００Å堆積し、ゲ
ートパターン形状に加工して、ゲート電極７２を形成し
た後、プラズマＣＶＤ法によりＳｉＯ₂を１２００Å堆
積し、異方性ドライエッチングにより側壁７３、７３を
形成する。そして、ゲート電極７２、ゲート側壁７３、
７３をマスクとしてＳｉイオン注入を行いｎ+層７４、
７４を形成する。

【００５３】その後、図８（ａ）に示すように、ＳｉＯ
₂側壁７３、７３をバッファドフッ酸で除去した後、ゲ
ート電極７２をマスクとしてシリコン（Ｓｉ）イオンを
注入し、ｎ’層７５を形成した後、さらに基板７０を回
転させながら、ｐ型不純物としてのマグネシウムイオン
を斜め方向から注入することによりｐ型埋め込み層を形
成する。

【００５４】続いて、図８（ｂ）に示すように、プラズ
マＣＶＤにより、２０００Åの膜厚のＳｉＮ₄をキャッ
プ膜７６として堆積し、その後、注入イオンの活性化の
ための熱処理を８００℃で２０分間行う。さらに、ソー
ス電極７７、ドレイン電極７８として、オーミック金属
を形成して、ＬＤＤ構造のＧａＡｓセルフアラインＭＥ
ＳＦＥＴが完成する。

【００５５】前述した各工程の条件を以下に述べる。ま
ず、ｎ型不純物としてシリコンイオン（Ｓｉ+）、ｐ型
不純物としてマグネシウムイオン（Ｍｇ+）を用いる。
さらに、ｐ型不純物は前述したように、大傾角回転注入
を行う。ｎ層７１のイオン注入条件は、加速電圧３５ｋ
ｅＶ、ドーズ量３×１０¹²／cm²、ｎ’層７４のイオン
注入条件は、加速電圧件５５ｋｅＶ、ドーズ量５×１０
¹²／cm²、ｎ+層７５のイオン注入条件は、加速電圧１０
０ｋｅＶ、ドーズ量３×１０¹³／cm²である。そして、
ｐ層は加速電圧１５０ｋｅＶ、ドーズ量１×１０¹²／cm
²の注入条件で３０度の基板傾射角で行なった。

【００５６】このように、ｐ層を全面に埋め込まず、ゲ
ート電極７２をマスクとして大傾角回転注入し、ｎチャ
ネル層Ａにはｐ不純物の注入が軽微で、ｎチャネル層下
部Ｂのｐ不純物濃度が大きく、ｎ’（中間濃度）層Ｃの
ｐ不純物濃度は、ｎチャネル下部より小さい、という構
造のｐ埋め込み層が構成される。

【００５７】上述したように、この第３の発明によれ
ば、チャネル（ｎ層）下部のｐ不純物濃度が大きい程、
チャネル層下部を流れる電子の量を抑制することがで
き、短チャネル効果の低減に効果的である。そして本発
明によれば、従来の構造とｐ不純物の注入料が同程度で
あっても、チャネル領域（Ａ）へ注入されるｐ不純物濃
度は小さく、チャネル下部（Ｃ）へ注入されるｐ不純物
濃度は大きく（２倍程度）なるため、より短チャネル効
果を抑制しやすい構造となっている。さらに、チャネル
層へのｐ不純物の注入量が小さいので、ｐ不純物注入に
よるしきい値シフトも小さく、しきい値調整のため増や
さなければならないｎ不純物の量も少なくてすみ、結果
的に同じしきい値を得るためのチャネル層の不純物（ｎ
不純物＋ｐ不純物）量の総和は、従来よりも少ない。こ
のためチャネル層における電子錯乱因子の発生をより抑
えることができる。

【００５８】この本発明は、ＨＥＭＴ、ＭＩＳＦＥＴな
どにも適用できる。

【００５９】次に、第４の発明の実施例につき、図８な
いし図１２を参照して説明する。

【００６０】まず、第４の発明の構成並びに作用を簡単
に説明すると、ゲート電極の側壁部に、熱処理前に、よ
り耐熱性に優れた電極材料を形成する。この結果、熱処
理時、保護膜と側壁電極界面や低抵抗電極と側壁界面か
らの基板構成原子の抜けを抑えることが可能となる。従
って、ゲート電極付近の基板構成原子の抜けを抑えるこ
とができ、基板の大きな欠陥を防ぐことができる。ま
た、側壁部に熱処理時、ゲート電極と熱処理保護膜の中
間的な内部応力になるような耐熱材料を形成すれば、ゲ
ート電極、保護膜、半導体材料の界面付近に発生する大
きな合成応力（せん断応力）を緩和することができ、熱
処理時に発生する半導体基板の欠陥を防ぐことができ
る。

【００６１】第４の発明の第１の実施例につき図９を参
照して説明する。図９（ａ）に示すように、ＧａＡｓ半
絶縁性基板９０にＳｉイオンを注入し、ｎ層９１を形成
する。このときの条件は、加速エネルギー３０ｋｅＶ、
ドーズ量５×１０¹²ｃｍ^-2である。そしてスパッタ法に
より、タングステン（Ｗ）を基板９０上に１２０００Å
堆積した後、レジストパターニングを行なう。その後、
異方性エッチングにより、Ｗをエッチングして、ゲート
電極９２を形成する。このゲート長は０．４μｍであ
る。

【００６２】そして、図９（ｂ）に示すように、ゲート
電極９２をイオン注入マスクとして用いＳｉイオンを注
入しｎ’層９３、９３を形成する。このときの条件は、
加速エネルギー５０ｋｅＶ、ドーズ量７×１０¹²cm^-2で
ある。

【００６３】次に、図９（ｃ）に示すように、全面にＷ
Ｓｉ_0.4をＣＶＤ法により１５００Å堆積し、その後Ｃ
Ｆ₄ガスによる異方性エッチングを行なって、ゲート電
極９２の横にＷＳｉ_0.4からなる側壁９４、９４を形成
する。

【００６４】さらに、図９（ｄ）に示すように、Ｗ／Ｗ
Ｓｉ電極９２、９４の横にプラズマＣＶＤにより２００
０Åの厚みのＳｉＯ₂側壁９５を形成した後、イオン注
入を行ないｎ+層９６を形成する。

【００６５】その後、図９（ｅ）に示すように、ＳｉＯ
₂側壁９５をウエットエッチングにより除去した後、注
入層の活性化率の良いＳｉＮ₄膜を保護膜９７としてＥ
ＣＲ−ＣＶＤにより堆積し、熱処理を行なう。最後に、
ソース電極９８、ドレイン電極９９を形成すれば、ｎ’
層９１をゲート電極９２の下に持ち耐圧の大きなＧＯＬ
Ｄ構造のＧａＡｓ ＭＥＳＦＥＴが完成する。

【００６６】そして、熱処理後、選択エッチングにより
保護膜９７のみを除去すれば、ゲート長の増大を防ぐこ
とができ、高ｇｍが得られる。

【００６７】また、側壁材料としては、前述したＷＳｉ
x（ｘ〜０．４）の他にＷＳｉＮ、ＴｉＷＮ等の耐熱性
の良い、すなわち、結晶化温度の高い材料を用いること
もできる。

【００６８】また、熱処理後のオーミック電極形成法と
して、図１０に示すような方法も用いることができる。
図１０に従いこの形成方法につき説明する。

【００６９】まず、図１０（ａ）に示すように、オーミ
ック用のＡｕＧｅ／Ｎｉ／Ａｕ１００を全面蒸着する。

【００７０】そして、図１０（ｂ）に示すように、レジ
スト１０１を塗布し、加熱フローする。

【００７１】次に、図１０（ｃ）に示すようにレジスト
１０１をドライエッチング、すなわちアッシングする。

【００７２】その後、図１０（ｄ）に示すようにオーミ
ック電極の選択エッチングを行なう。そして、オーミッ
クアロイを行なう。

【００７３】図１０（ｅ）に示すように、ＷＳｉ９４、
９４の選択除去を行なうことにより、オーミック電極が
形成される。

【００７４】第４の発明の第２の実施例について図１１
に従い説明する。まず、図１１（ａ）に示すように、Ｇ
ａＡｓ半絶縁性基板にＳｉイオン注入し、ｎ層９１形成
する。そして、ＣＶＤ法によりＳｉＮを２０００Å堆積
し、レジストでパターニングした後、異方性エッチング
によりＳｉＮ4１１０をゲート電極にエッチング形状す
る。すなわち、０．５μｍの間隔を開ける。

【００７５】次に、図１１（ｂ）に示すように、ＷＳｉ
Ｎを堆積し、異方性エッチングを行ない。ＳｉＮ₄の横
にＷＳｉＮ側壁１１１、１１１を幅１０００Å形成す
る。さらに、その上にタングステン（Ｗ）１１１を全面
堆積する。

【００７６】続いて、図１１（ｃ）に示すように、レジ
スト１１３を塗布し、このレジストをパターニングす
る。その後、ＷとＳｉＮを異方性エッチングし、レジス
ト除去後、Ｗをマスクとしてｎ+層９６を加速電圧１０
０ｋｅＶ、ドーズ量２×１０¹³cm^-2でイオン注入するこ
とにより形成する。

【００７７】その後、図１１（ｄ）に示すようにＳｉＮ
１１４を全面に堆積後、イオン注入活性化のための熱処
理を行ない。最後に、図１１（ｅ）に示すように、ソー
ト・ドレイン電極９８、９９を形成すれば、ＧａＡｓ
ＭＥＳＦＥＴが完成する。

【００７８】この構造では、側壁形成によるゲート長の
増大はなく、さらにＷＳｉＮを選択的にエッチングすれ
ばゲート寸法を低減することもできる。

【００７９】第４の発明の第３の実施例について図１２
に従い説明する。タングステン（Ｗ）をレジスト１２３
マスクとしてエッチングしゲート電極の１２２を形成す
る。このときＬｇは０．５μｍである。また、このレジ
スト１２３を残したまま、イオン注入によりｎ’層１２
０、１２０形成を形成する。このときの注入条件は、加
速電圧５０ｋｅＶ、ドーズ量７×１０¹²cm^-2である。

【００８０】次に図１２（ｂ）に示すように、７００Å
のＳｉＮ₄１２４を堆積する。そして、レジスト除去
し、リフトオフ法により、ｎ’層１２０、１２０部分に
のみＳｉＮ膜１２４を残す。

【００８１】続いて、図１２（ｃ）に示すように、ＷＳ
ｉ全面堆積と異方性エッチングにより側壁１２５を形成
する。この時の側壁１２５の形成法としては、選択ＣＶ
Ｄ−ＷＳｉ膜形成法を用いることもできる。

【００８２】その後、図１２（ｄ）に示すように、Ｓｉ
Ｎ₄スル−注入によりＮ+層９６を形成後、熱処理を行な
い、ソース・ドレイン電極９８、９９を形成すれば、Ｇ
ａＡｓ ＭＥＳＦＥＴが完成する。

【００８３】

【発明の効果】以上説明したように、第１の発明は、一
導電型不純物が多量にドープされた低抵抗層をイオン注
入により形成する際の入射角を制御することによって、
ソース直列抵抗が制御できると共に、ゲート電極のエッ
チング量によりドレイン耐圧が制御できる。すなわち、
この第１の発明によれば、ＬＤＤ構造を非対象にするこ
とによって、ソース直列抵抗とドレイン耐圧が独立に制
御可能となり、超高性能のＧａＡｓ ＭＥＳＦＥＴが実
現できる。

【００８４】また、第２の発明によれば、ダミーゲート
プロセスを用いて、ＬＤＤ構造を有するデュアルゲート
ＧａＡｓ ＭＥＳＦＥＴを作成することが可能となる。

【００８５】更に、第３の発明によれば、斜め方向から
イオン注入するので、不純物注入量が同程度であって
も、チャネル領域へ注入される他導電型の不純物濃度は
小さく、チャネル下部へ注入される他導電型の不純物濃
度は２程度大きくなるため、短チャネル効果を抑制でき
る。そして、チャネル層への不純物の注入量が小さいの
で、他導電型の不純物注入によるしきい値シフトも少な
くしきい値調整のため増加させる一導電型不純物量も少
なくてすみ、結果的に同じしきい値を得るためのチャネ
ル層の不純物量の総和を少なくでき、チャネル層におけ
る電子錯乱因子に発生を抑制できる。

【００８６】また、第４の発明は、ゲート電極の側壁部
に熱処理前により耐熱性に優れた電極材料を形成するこ
とにより、熱処理時、保護膜と側壁電極界面並び低抵抗
電極と側壁界面からの基板構成原子の抜けを抑えること
ができるので、ゲート電極付近の基板構成原子の抜けを
抑えることができる。従って、基板の大きな欠陥を防ぐ
ことができる。また、側壁部に、熱処理時、ゲート電極
と熱処理保護膜の中間的な中部応力になるような耐熱材
料を形成すれば、ゲート電極、保護膜、半導体材料の界
面付近に発生する大きな合成応力（せん断応力）を緩和
することができ、熱処理時に発生する半導体基板の欠陥
を防ぐことができる。

【図面の簡単な説明】

【図１】第１の発明をＧａＡｓ ＭＥＳＦＥＴに適用し
た実施例の製造方法を工程別に示す断面図である。

【図２】第１の発明をＧａＡｓ ＭＥＳＦＥＴに適用し
た実施例の製造方法を工程別に示す断面図である。

【図３】第１の発明をＡｌＧａＡｓ／ＧａＡｓ系のＨＥ
ＭＴに応用した例を示す断面図である。

【図４】第１の発明をＡｌＧａＡｓ／ＩｎＧａＡｓ系Ｐ
ｓｅｕｄｍｏｒｐｈｉｃＨＥＭＴに応用した例を示す断
面図である。

【図５】第２の発明の製造方法を工程別に示す断面図で
ある。

【図６】第２の発明の製造方法を工程別に示す断面図で
ある。

【図７】第３の発明の第１の実施例の製造方法を工程別
に示す断面図である。

【図８】第３の発明の第２の実施例の製造方法を工程別
に示す断面図である。

【図９】第４の発明の第１の実施例の製造方法を工程別
に示す断面図である。

【図１０】第４の発明の第１の実施例の電極部分の製造
方法を工程別に示す断面図である。

【図１１】第４の発明の第２の実施例の製造方法を工程
別に示す断面図である。

【図１２】第４の発明の第３の実施例の製造方法を工程
別に示す断面図である。

【図１３】従来のＧａＡｓ ＭＥＳＦＥＴの製造方法を
工程順に示す断面図である。

【符号の説明】

３ａ ｎ+型低抵抗層 ３ｂ ｎ+型低抵抗層 ５ ゲート電極 ７ ソース電極 ８ ドレイン電極 １０ ＧａＡｓ基板 ２０ Ｓｉイオン

フロントページの続き (56)参考文献 特開 昭56−137672（ＪＰ，Ａ) 特開 昭62−185377（ＪＰ，Ａ) 特開 昭61−152079（ＪＰ，Ａ) 特開 平２−170439（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/337 - 21/338 H01L 21/265 H01L 29/80 - 29/812

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型動作層が形成された半導体基板
   上に、タングステン又はタングステン系の化合物からな
   る電極を選択的に形成する工程と、上記基板表面に対し
   て斜め方向から一導電型不純物をイオン注入することに
   より、一導電型不純物が多量にドープされた低抵抗層を
   形成する工程と、上記基板上に絶縁膜を堆積し、上記イ
   オン注入と同一の斜め方向から上記絶縁膜にエッチング
   を施して、絶縁膜を選択的に除去する工程と、上記電極
   をエッチングする工程と、を備えてなる半導体装置の製
   造方法。
2. 【請求項２】 半絶縁性ＧａＡｓ基板に一導電型不純物
   をイオン注入する工程と、この基板上にタングステン又
   はタングステン系の化合物からなる電極を選択的に形成
   する工程と、この電極上に酸化膜を形成した後異方性エ
   ッチングにより、電極の側壁にのみ酸化膜を残す工程
   と、このゲート電極及び酸化膜をマスクとして、一導電
   型不純物をイオン注入する工程と、上記酸化膜を除去し
   た後ゲート電極をマスクとして、一導電型不純物をイオ
   ン注入する工程と、上記ゲート電極をマスクとして、基
   板を回転しながら他導電型の不純物を斜め方向からイオ
   ン注入する工程と、を備えてなる半導体装置の製造方
   法。