JP2642769B2 - 化合物半導体装置 - Google Patents
化合物半導体装置Info
- Publication number
- JP2642769B2 JP2642769B2 JP2147583A JP14758390A JP2642769B2 JP 2642769 B2 JP2642769 B2 JP 2642769B2 JP 2147583 A JP2147583 A JP 2147583A JP 14758390 A JP14758390 A JP 14758390A JP 2642769 B2 JP2642769 B2 JP 2642769B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- compound semiconductor
- semiconductor device
- type
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、化合物半導体装置に関し、特に、電界効果
トランジスタを有するGaAs化合物半導体装置に関する。
トランジスタを有するGaAs化合物半導体装置に関する。
（従来の技術） 近年、GaAsを用いた大規模集積回路（LSI）の研究が
盛んに行われており、例えば、16kbit SRAMの動作が確
認されている。このようなLSIを構成する金属−半導体
構造（Metal−Semiconductor）FET（MESFET）は、表面
空乏層による直列抵抗の増加を抑えるために、ソースお
よびドレインのｎ型高濃度層（n+層）がゲートに対して
自己整合的に形成されるセルフアライン構造を有するの
が一般的である。
盛んに行われており、例えば、16kbit SRAMの動作が確
認されている。このようなLSIを構成する金属−半導体
構造（Metal−Semiconductor）FET（MESFET）は、表面
空乏層による直列抵抗の増加を抑えるために、ソースお
よびドレインのｎ型高濃度層（n+層）がゲートに対して
自己整合的に形成されるセルフアライン構造を有するの
が一般的である。
さらに、LSIの高性能化を実現するためには、ゲート
長を短縮し、ゲートとソースまたはドレインとソースと
の間の容量（CgsまたはCgd）を低減する、微細化技術が
必要不可欠である。しかし、ゲート長を短縮すると、そ
れにともなって閾値電圧Vthがマイナス方向に変化した
り、電流遮断特性が劣化するなどの欠陥が生じる。この
ような現象は短チャネル効果と呼ばれる。この短チャネ
ル効果は、自己整合的にFETが構成された場合に、特に
顕著に現れる。
長を短縮し、ゲートとソースまたはドレインとソースと
の間の容量（CgsまたはCgd）を低減する、微細化技術が
必要不可欠である。しかし、ゲート長を短縮すると、そ
れにともなって閾値電圧Vthがマイナス方向に変化した
り、電流遮断特性が劣化するなどの欠陥が生じる。この
ような現象は短チャネル効果と呼ばれる。この短チャネ
ル効果は、自己整合的にFETが構成された場合に、特に
顕著に現れる。
短チャネル効果には、以下の３つの原因が考えられ
る。
る。
（１）ゲート長を短縮すると、能動層の不純物の濃度を
高め、能動層の厚さを薄くする必要があるが、その場合
のスケールが適切でない（スケーリング不良）。
高め、能動層の厚さを薄くする必要があるが、その場合
のスケールが適切でない（スケーリング不良）。
（２）ゲート長を短縮すると、ゲート電極下のポテンシ
ャルが基板の深さ方向に伸びていくため、チャネル厚が
厚くなり、Vthがマイナル側に変化する。この効果は、n
+層がゲート電極に接近し、不純物がゲート電極下に拡
散した場合にさらに顕著になる。
ャルが基板の深さ方向に伸びていくため、チャネル厚が
厚くなり、Vthがマイナル側に変化する。この効果は、n
+層がゲート電極に接近し、不純物がゲート電極下に拡
散した場合にさらに顕著になる。
（３）ソースとドレインとが近接して互いに対向するよ
うに配置されるため、それぞれのn+層間に半絶縁性基板
を介して基板リーク電流が流れ、Vthがマイナス側にシ
フトする。
うに配置されるため、それぞれのn+層間に半絶縁性基板
を介して基板リーク電流が流れ、Vthがマイナス側にシ
フトする。
特に、上記（２）および（３）の問題点が重要であ
り、それを解決する手段として、第２図に示すような、
BP−LDD（Ｂuried Ｐ−layer Ｌightly Ｄoped Ｄrai
n）構造と呼ばれる構造の装置が提案されている（例え
ば、石田らによる「0.5μm WNxゲートGaAsMESFETを用い
た5GHz MSI」、信学技報ED88−148）。このような装置
では、ソースおよびドレインのn+層と、半絶縁性基板と
の間にｐ型の層が埋め込まれてウエルが形成されてお
り、ｎ型能動層とn+層との間に中間的な深さおよび濃度
を有するｎ′層を設けている。このような構造では、ｐ
型のウエルが電気的障壁として機能するので、ポテンシ
ャルの半絶縁性基板側への伸びと基板リーク電流を抑制
することができる。さらに、ｎ′層を設けることにより
ソース抵抗が低減し、ゲート電極下へのｎ′型不純物の
拡散を抑制して、容量の増加を抑えることができる。
り、それを解決する手段として、第２図に示すような、
BP−LDD（Ｂuried Ｐ−layer Ｌightly Ｄoped Ｄrai
n）構造と呼ばれる構造の装置が提案されている（例え
ば、石田らによる「0.5μm WNxゲートGaAsMESFETを用い
た5GHz MSI」、信学技報ED88−148）。このような装置
では、ソースおよびドレインのn+層と、半絶縁性基板と
の間にｐ型の層が埋め込まれてウエルが形成されてお
り、ｎ型能動層とn+層との間に中間的な深さおよび濃度
を有するｎ′層を設けている。このような構造では、ｐ
型のウエルが電気的障壁として機能するので、ポテンシ
ャルの半絶縁性基板側への伸びと基板リーク電流を抑制
することができる。さらに、ｎ′層を設けることにより
ソース抵抗が低減し、ゲート電極下へのｎ′型不純物の
拡散を抑制して、容量の増加を抑えることができる。
しかし、この構造では、短チャネル効果を充分に抑制
することができない。例えば、第３図は、第２図に示す
FETにおける、Vthシフトのゲート長依存性を表したグラ
フである。第３図から明らかなように、ゲート長が短縮
するとVthがマイナス側にシフトしている。この方法に
よる短チャネル効果の抑制効果は、ｐ型のウエルにより
形成される電気的障壁の高さを高くするほど大きい。特
に、基板リーク電流を抑制するためにはより高濃度のｐ
型ウエルが要求される。しかし、ｐ型ウエルの濃度が高
くなりすぎるとpn接合部（主としてｎ型能動層とｐ型ウ
エルとの間）に生じる寄生容量が増大するため、ｐ型ウ
エル濃度を高くすることには限界がある（例えば、三島
らによる「ｐバッファ層付きGaAs MESFETの２次元解
析」、電子情報通信学会論文誌Vol.J70−C No.5 p.631
など）。
することができない。例えば、第３図は、第２図に示す
FETにおける、Vthシフトのゲート長依存性を表したグラ
フである。第３図から明らかなように、ゲート長が短縮
するとVthがマイナス側にシフトしている。この方法に
よる短チャネル効果の抑制効果は、ｐ型のウエルにより
形成される電気的障壁の高さを高くするほど大きい。特
に、基板リーク電流を抑制するためにはより高濃度のｐ
型ウエルが要求される。しかし、ｐ型ウエルの濃度が高
くなりすぎるとpn接合部（主としてｎ型能動層とｐ型ウ
エルとの間）に生じる寄生容量が増大するため、ｐ型ウ
エル濃度を高くすることには限界がある（例えば、三島
らによる「ｐバッファ層付きGaAs MESFETの２次元解
析」、電子情報通信学会論文誌Vol.J70−C No.5 p.631
など）。
短チャネル効果を抑制する方法としては、さらに、n+
層を薄層化する方法がある。その効果を第４図に示す
（K.Yamasaki et al.「EB−writing n+self−alained G
aAs MESFETs for high−speed LSIs」,IEDM Tech.DIg.,
pp166（1982））。しかし、イオン注入法により形成さ
れたn+層は、薄層化するにしたがって表面準位の影響に
より抵抗が高くなり、セルフアライン構造の特徴である
ソース抵抗の低減が不充分となる。あるいは、第５図に
示すように、n+層をｎ層より基板表面側に形成する構造
も有効であることが報告されている（例えば、上武らに
よる「MOCVDによるn+−GaAs選択成長を用いた高Gm GaAs
MESFETの製作と特性」、信学技報SSD84−122,pp.7,（1
985））。しかし、この方法では、MOCVD法などによるn+
層の選択再成長を行うことが必要であり、高性能化のた
めに薄層化されているｎ型能動層のプロファイルが再成
長時の基板加熱により拡散して、装置の性能が劣化す
る。
層を薄層化する方法がある。その効果を第４図に示す
（K.Yamasaki et al.「EB−writing n+self−alained G
aAs MESFETs for high−speed LSIs」,IEDM Tech.DIg.,
pp166（1982））。しかし、イオン注入法により形成さ
れたn+層は、薄層化するにしたがって表面準位の影響に
より抵抗が高くなり、セルフアライン構造の特徴である
ソース抵抗の低減が不充分となる。あるいは、第５図に
示すように、n+層をｎ層より基板表面側に形成する構造
も有効であることが報告されている（例えば、上武らに
よる「MOCVDによるn+−GaAs選択成長を用いた高Gm GaAs
MESFETの製作と特性」、信学技報SSD84−122,pp.7,（1
985））。しかし、この方法では、MOCVD法などによるn+
層の選択再成長を行うことが必要であり、高性能化のた
めに薄層化されているｎ型能動層のプロファイルが再成
長時の基板加熱により拡散して、装置の性能が劣化す
る。
近年、LDD型FETの電気的特性が非対称になることが報
告されている（河野らによる「GaAs SAGFETの電気的特
性の非対称性に及ぼすピエゾ効果の影響」、信学技報ED
89−131）。例えば、ソースとドレインを入れ換えて使
用すると特性が異なる。この原因は、注入層がゲート電
極に対して非対称になることであると考えられる。この
注入層の非対称性は、ｎ′層のイオン注入がチャネリン
グを防止するために斜め方向から行われるので、イオン
の入射方向に対して反対側のゲート電極近傍に、ゲート
電極によりマスクされてイオンが注入されない領域が形
成されるために生じる。このような電気的特性における
の非対称は、ゲート電極端部でのピエゾ効果により助長
される。
告されている（河野らによる「GaAs SAGFETの電気的特
性の非対称性に及ぼすピエゾ効果の影響」、信学技報ED
89−131）。例えば、ソースとドレインを入れ換えて使
用すると特性が異なる。この原因は、注入層がゲート電
極に対して非対称になることであると考えられる。この
注入層の非対称性は、ｎ′層のイオン注入がチャネリン
グを防止するために斜め方向から行われるので、イオン
の入射方向に対して反対側のゲート電極近傍に、ゲート
電極によりマスクされてイオンが注入されない領域が形
成されるために生じる。このような電気的特性における
の非対称は、ゲート電極端部でのピエゾ効果により助長
される。
（発明が解決しようとする課題） 本発明は上記従来の欠点を解決するものであり、その
目的とするところは、短チャネル効果が少なく、高性能
な化合物半導体装置を提供することにある。本発明の他
の目的は、pn接合部における寄生容量の増大が起こら
ず、高速処理が可能な化合物半導体装置を提供すること
にある。さらに、本発明の他の目的は対称な電気的特性
を有する化合物半導体装置を提供することにある。
目的とするところは、短チャネル効果が少なく、高性能
な化合物半導体装置を提供することにある。本発明の他
の目的は、pn接合部における寄生容量の増大が起こら
ず、高速処理が可能な化合物半導体装置を提供すること
にある。さらに、本発明の他の目的は対称な電気的特性
を有する化合物半導体装置を提供することにある。
（課題を解決するための手段） 本発明の化合物半導体装置は、LDD構造のFETを有する
化合物半導体装置であって、逆メサ型開口部の両側壁に
形成されたｎ型ドープドオキサイド領域、該開口部の底
部に形成されたｎ型能動層、および該ｎ型能動層の上部
に該ｎ型能動層とは離れて形成されたn+層を有し、ｎ型
能動層の不純物濃度より高くかつ該n+層の不純物濃度よ
り低い不純物濃度のｎ′層が、該ｎ型ドープドオキサイ
ド領域から不純物を拡散させることによって形成され、
それによって該ｎ型能動層と該n+型層が電気的に接続さ
れそのことにより上記目的が達成される。
化合物半導体装置であって、逆メサ型開口部の両側壁に
形成されたｎ型ドープドオキサイド領域、該開口部の底
部に形成されたｎ型能動層、および該ｎ型能動層の上部
に該ｎ型能動層とは離れて形成されたn+層を有し、ｎ型
能動層の不純物濃度より高くかつ該n+層の不純物濃度よ
り低い不純物濃度のｎ′層が、該ｎ型ドープドオキサイ
ド領域から不純物を拡散させることによって形成され、
それによって該ｎ型能動層と該n+型層が電気的に接続さ
れそのことにより上記目的が達成される。
本発明の化合物半導体装置は、例えば、半絶縁性基板
の上方に順次形成された、ｐ層および、ソースとドレイ
ンとして働くn+層；該ｐ層の途中に達する逆メサ型開口
部の両側面の凹部（以下リセス構造という）内に形成さ
れたｎ型ドープドオキサイド領域；該開口部の底部のｐ
層上部に形成されたｎ型能動層；該ドープドオキサイド
領域の周辺の該n+層とｐ層との内部に形成されたｎ′
層；該ドープドオキサイド領域に隣接し、互いに密着し
ていないサイドウオール；および該サイドウォールの上
部を覆うゲート電極を有する。
の上方に順次形成された、ｐ層および、ソースとドレイ
ンとして働くn+層；該ｐ層の途中に達する逆メサ型開口
部の両側面の凹部（以下リセス構造という）内に形成さ
れたｎ型ドープドオキサイド領域；該開口部の底部のｐ
層上部に形成されたｎ型能動層；該ドープドオキサイド
領域の周辺の該n+層とｐ層との内部に形成されたｎ′
層；該ドープドオキサイド領域に隣接し、互いに密着し
ていないサイドウオール；および該サイドウォールの上
部を覆うゲート電極を有する。
本発明の化合物半導体装置は、上記のように、BP−LD
D構造と類似した構造を有し、開口部の幅とサイドウォ
ールの幅を適当な値に調整することによって容易にゲー
ト長の短縮を行うことができる。そして高性能化のため
にゲート長を短縮した場合に生じる短チャネル効果を以
下のようにして抑制する。まずｐ層の不純物濃度を、最
適な値に設定することによって、ゲート電極下のポテン
シャルの伸びを抑制することができる。さらに、n+層が
ｎ型能動層より上部に形成されているため、半絶縁性基
板を介して流れるリーク電流を低減することができる。
さらに、ｐ層の不純物濃度がポテンシャルの伸びを抑制
する程度であって、それほど高くないため、pn接合部の
寄生容量の増加がなく、高速処理が可能な化合物半導体
装置を得ることができる。
D構造と類似した構造を有し、開口部の幅とサイドウォ
ールの幅を適当な値に調整することによって容易にゲー
ト長の短縮を行うことができる。そして高性能化のため
にゲート長を短縮した場合に生じる短チャネル効果を以
下のようにして抑制する。まずｐ層の不純物濃度を、最
適な値に設定することによって、ゲート電極下のポテン
シャルの伸びを抑制することができる。さらに、n+層が
ｎ型能動層より上部に形成されているため、半絶縁性基
板を介して流れるリーク電流を低減することができる。
さらに、ｐ層の不純物濃度がポテンシャルの伸びを抑制
する程度であって、それほど高くないため、pn接合部の
寄生容量の増加がなく、高速処理が可能な化合物半導体
装置を得ることができる。
さらに、本発明の化合物半導体装置では、ｎ′層を拡
散により形成するため、非対称性が生じることがなく、
電気的特性も対称となる。
散により形成するため、非対称性が生じることがなく、
電気的特性も対称となる。
さらに、本発明の化合物半導体装置は、以下の実施例
で詳述するように、トランジスタを作製するほとんどの
工程を自己整合的に実施することが可能であり、マスク
を合わせる際のずれに起因して生じる寄生容量が生じに
くく、トランジスタ特性がさらに向上する。
で詳述するように、トランジスタを作製するほとんどの
工程を自己整合的に実施することが可能であり、マスク
を合わせる際のずれに起因して生じる寄生容量が生じに
くく、トランジスタ特性がさらに向上する。
（実施例） 以下に本発明の実施例について説明する。
実施例１ 第１図（ａ）〜（ｈ）に、本発明による化合物半導体
装置の一実施例の製造工程を示す。以下に、これらの図
にしたがって、本実施例の化合物半導体装置の製造方法
を説明する。
装置の一実施例の製造工程を示す。以下に、これらの図
にしたがって、本実施例の化合物半導体装置の製造方法
を説明する。
まず、半絶縁性GaAs基板１の全面に、イオン注入法に
より、ｐ層２およびn+層３を形成する。さらに、n+層３
上に、例えば、SiO2などの熱処理用保護膜である絶縁膜
４を形成する（第１図（ａ）参照）。イオン注入条件
は、n+層３に対しては、例えば、28Si+を、50keVで2x10
13cm-2、そして80keVで3x1013cm-2とし、ｐ層２に対し
ては、例えば、12C+を70keVで5x1012cm-2とする。熱処
理は、例えば、短時間熱アニール（RTA）により、加熱
速度90K/sec、温度900℃で、10秒間程度実施する。n+層
３は充分に深く形成されるので、シート抵抗は充分に低
くなる。さらに、ｐ層２の濃度は、チャネル厚の増加を
抑制するに最適な濃度に設定される。
より、ｐ層２およびn+層３を形成する。さらに、n+層３
上に、例えば、SiO2などの熱処理用保護膜である絶縁膜
４を形成する（第１図（ａ）参照）。イオン注入条件
は、n+層３に対しては、例えば、28Si+を、50keVで2x10
13cm-2、そして80keVで3x1013cm-2とし、ｐ層２に対し
ては、例えば、12C+を70keVで5x1012cm-2とする。熱処
理は、例えば、短時間熱アニール（RTA）により、加熱
速度90K/sec、温度900℃で、10秒間程度実施する。n+層
３は充分に深く形成されるので、シート抵抗は充分に低
くなる。さらに、ｐ層２の濃度は、チャネル厚の増加を
抑制するに最適な濃度に設定される。
次に、レジストマスクを用いて絶縁膜４をエッチング
し、その後レジストマスクを除去する（第１図（ｂ）参
照）。開口部分の寸法は、１μｍ程度であることが好ま
しい。エッチングは、フッ素を用いたウエットエッチン
グでも良いが、反応性イオンエッチング（RIE）などの
ドライエッチングを用いた方が開口部の寸法をより正確
に制御できる。
し、その後レジストマスクを除去する（第１図（ｂ）参
照）。開口部分の寸法は、１μｍ程度であることが好ま
しい。エッチングは、フッ素を用いたウエットエッチン
グでも良いが、反応性イオンエッチング（RIE）などの
ドライエッチングを用いた方が開口部の寸法をより正確
に制御できる。
次いで、ウエットエッチングにより、深さ方向に、n+
層３およびｐ層２の一部を逆メサ型にエッチングする
（第１図（ｃ）参照）。エッチングの深さは0.2μｍ程
度である。このウエットエッチングには、例えば、リン
酸系エッチャント（H3PO4:H2O2:H2O＝3:1:50,21℃）な
どを用いる。
層３およびｐ層２の一部を逆メサ型にエッチングする
（第１図（ｃ）参照）。エッチングの深さは0.2μｍ程
度である。このウエットエッチングには、例えば、リン
酸系エッチャント（H3PO4:H2O2:H2O＝3:1:50,21℃）な
どを用いる。
続いて、全面に、GaAsに対するｎ型不純物が含まれた
スピンオン（spin on）SiO2を塗布した後、焼成するこ
とにより、ドープドオキサイド（doped oxide）層51を
形成する（第１図（ｄ）参照）。ｎ型の不純物として
は、Sn,S,Te,Seなどが用いられる。ここでは、Snを使用
する。さらにスピンオンSiO2としては、東京応化製OCD
などがある。ドープドオキサイド層51の形成条件として
は、例えば、3000rpm、15秒で塗布し、500℃で30分間焼
成する。得られるドープドオキサイド層51の厚さは、30
00Å程度である。
スピンオン（spin on）SiO2を塗布した後、焼成するこ
とにより、ドープドオキサイド（doped oxide）層51を
形成する（第１図（ｄ）参照）。ｎ型の不純物として
は、Sn,S,Te,Seなどが用いられる。ここでは、Snを使用
する。さらにスピンオンSiO2としては、東京応化製OCD
などがある。ドープドオキサイド層51の形成条件として
は、例えば、3000rpm、15秒で塗布し、500℃で30分間焼
成する。得られるドープドオキサイド層51の厚さは、30
00Å程度である。
次いで、RIE法により塗布したドープドオキサイド層5
1を異方性エッチングする（第１図（ｅ））。低温で焼
成を行っているため、ドープオキサイド層51のエッチン
グ速度は速い。したがって、第１図（ｅ）に示すドープ
ドオキサイド領域５が容易に形成される。RIE法は、例
えば、CF4:H2＝1:1を用いて、圧力50mtorr、出力300Wで
実施する。ウエットエッチングにより、表面を清浄化し
た後、イオン注入を行ってｎ型能動層６を形成する。イ
オン注入の条件は、例えば28Si+を30keVで9x1012cm-2注
入する。
1を異方性エッチングする（第１図（ｅ））。低温で焼
成を行っているため、ドープオキサイド層51のエッチン
グ速度は速い。したがって、第１図（ｅ）に示すドープ
ドオキサイド領域５が容易に形成される。RIE法は、例
えば、CF4:H2＝1:1を用いて、圧力50mtorr、出力300Wで
実施する。ウエットエッチングにより、表面を清浄化し
た後、イオン注入を行ってｎ型能動層６を形成する。イ
オン注入の条件は、例えば28Si+を30keVで9x1012cm-2注
入する。
次に、全面に化学的気相成長（CVD）法などにより、S
iO2などの絶縁膜を0.3μｍの厚さで堆積させ、続いてRI
E法により異方性エッチングを行い、サイドウォール７
を形成する（第１図（ｆ））。RIE法の条件は、上記の
場合と同様である。CVD法によって形成されるSiO2層は
エッチング速度が遅いため、第１図（ｆ）に示したよう
なサイドウォール７が形成される。約0.3μｍ幅のサイ
ドウォールにより、約１μｍの開口部は、約0.4μｍに
縮められる。続いて、熱処理用保護膜を積層した後、熱
処理により、ｎ型能動層６の活性化およびドープドーキ
サイド領域５からの不純物の拡散を行う。拡散により形
成されるｎ型の層８はLDD構造におけるｎ′層として作
用する。熱処理は、例えば、RTA法により、加熱速度90K
/sec、加熱温度950℃で、15秒間実施する。
iO2などの絶縁膜を0.3μｍの厚さで堆積させ、続いてRI
E法により異方性エッチングを行い、サイドウォール７
を形成する（第１図（ｆ））。RIE法の条件は、上記の
場合と同様である。CVD法によって形成されるSiO2層は
エッチング速度が遅いため、第１図（ｆ）に示したよう
なサイドウォール７が形成される。約0.3μｍ幅のサイ
ドウォールにより、約１μｍの開口部は、約0.4μｍに
縮められる。続いて、熱処理用保護膜を積層した後、熱
処理により、ｎ型能動層６の活性化およびドープドーキ
サイド領域５からの不純物の拡散を行う。拡散により形
成されるｎ型の層８はLDD構造におけるｎ′層として作
用する。熱処理は、例えば、RTA法により、加熱速度90K
/sec、加熱温度950℃で、15秒間実施する。
熱処理用保護膜を除去した後、全面にゲート金属を蒸
着し、レジストマスク10を用いてエッチングし、ゲート
電極９を形成する（第１図（ｇ））。ここでは、ゲート
電極としてAlを用い、リン酸を用いたウエットエッチン
グによりエッチングを行った。例えば、Auなどの他の金
属を用いてイオン・ミリング法によりエッチングを行っ
ても良い。サイドウォール7,7間の距離が0.4μｍである
ので、このFETのゲート長は0.4μｍとなる。次いで、H+
などのイオン注入によりトランジスタに必要な部分以外
を高抵抗化して、素子間を分離する。最後にソースおよ
びドレインのオーミック電極11を形成して、本実施例の
化合物半導体装置が得られる（第１図（ｈ））。
着し、レジストマスク10を用いてエッチングし、ゲート
電極９を形成する（第１図（ｇ））。ここでは、ゲート
電極としてAlを用い、リン酸を用いたウエットエッチン
グによりエッチングを行った。例えば、Auなどの他の金
属を用いてイオン・ミリング法によりエッチングを行っ
ても良い。サイドウォール7,7間の距離が0.4μｍである
ので、このFETのゲート長は0.4μｍとなる。次いで、H+
などのイオン注入によりトランジスタに必要な部分以外
を高抵抗化して、素子間を分離する。最後にソースおよ
びドレインのオーミック電極11を形成して、本実施例の
化合物半導体装置が得られる（第１図（ｈ））。
実施例２ 実施例１で熱処理用保護膜を堆積させてドープドオキ
サイド領域５からSnを拡散させた後に、ゲート電極を形
成していることに代えて、従来のセルフアライン型トラ
ンジスタで使用されているゲート金属である、Ｗ系金属
（WNまたはWSi）を蒸着した後、熱処理を行い、次いで
レジストマスクを用いてゲート電極を形成したこと以外
は、実施例１と同様にして、化合物半導体装置を作製し
た。
サイド領域５からSnを拡散させた後に、ゲート電極を形
成していることに代えて、従来のセルフアライン型トラ
ンジスタで使用されているゲート金属である、Ｗ系金属
（WNまたはWSi）を蒸着した後、熱処理を行い、次いで
レジストマスクを用いてゲート電極を形成したこと以外
は、実施例１と同様にして、化合物半導体装置を作製し
た。
実施例３ ゲート金属として、Auなどの低抵抗の金属を用いたこ
と以外は、実施例１と同様にして、化合物半導体装置を
作製した。Auを用いることによってゲート抵抗が低くな
りアナログ用トランジスタの特性が改善される。従来の
セルフアライン型トランジスタでは熱処理前にゲート電
極を加工する必要があるが、このときAuがGaAs表面に付
着し、このAuが熱処理により活性化するとGaAs中でアク
セプタ（ｐ型）として働き、ｎ、ｎ′、n+層のキャリア
を相殺し、ソースとドレインとの間に電流が流れないな
どの不良を生じ易い。しかし、本実施例では、GaAs表面
を絶縁膜が覆っているためGaAsに直接Auが付着すること
がなく、付着した場合にも熱処理の後にAuの蒸着が行わ
れるためAuが活性化することがない。従って、良好な特
性を有するトランジスタを構成することができる。
と以外は、実施例１と同様にして、化合物半導体装置を
作製した。Auを用いることによってゲート抵抗が低くな
りアナログ用トランジスタの特性が改善される。従来の
セルフアライン型トランジスタでは熱処理前にゲート電
極を加工する必要があるが、このときAuがGaAs表面に付
着し、このAuが熱処理により活性化するとGaAs中でアク
セプタ（ｐ型）として働き、ｎ、ｎ′、n+層のキャリア
を相殺し、ソースとドレインとの間に電流が流れないな
どの不良を生じ易い。しかし、本実施例では、GaAs表面
を絶縁膜が覆っているためGaAsに直接Auが付着すること
がなく、付着した場合にも熱処理の後にAuの蒸着が行わ
れるためAuが活性化することがない。従って、良好な特
性を有するトランジスタを構成することができる。
（発明の効果） このように、本発明の化合物半導体装置は、ゲート長
を縮小しても短チャネル効果が効果的に抑制され、高性
能の化合物半導体が得られる。さらに、pn接合部におけ
る容量の増加を最小限に抑えることができるため、高速
処理が可能である。さらに、本発明によれば、電気的特
性が対称な化合物半導体装置が得られる。
を縮小しても短チャネル効果が効果的に抑制され、高性
能の化合物半導体が得られる。さらに、pn接合部におけ
る容量の増加を最小限に抑えることができるため、高速
処理が可能である。さらに、本発明によれば、電気的特
性が対称な化合物半導体装置が得られる。
第１図（ａ）〜（ｈ）は本発明の化合物半導体装置の一
実施例の製造方法を示す断面図、第２図は従来の化合物
半導体装置のBP−LDD構造FETの断面図、第３図は第２図
に示されたBP−LDD構造FETにおける閾値電圧（Vth）シ
フトのゲート長依存性を表すグラフ、第４図は短チャネ
ル効果に対するn+層の薄層化の効果を表すグラフ、第５
図はn+層がｎ層の上部に形成されている従来の化合物半
導体装置の断面図である。 １……半絶縁性GaAs基板、２……ｐ層、３……n+層、５
……ｎ型ドープドオキサイド領域、６……ｎ型能動層、
７……サイドウォール、８……ｎ′層、９……ゲート電
極、11……オーミック電極。
実施例の製造方法を示す断面図、第２図は従来の化合物
半導体装置のBP−LDD構造FETの断面図、第３図は第２図
に示されたBP−LDD構造FETにおける閾値電圧（Vth）シ
フトのゲート長依存性を表すグラフ、第４図は短チャネ
ル効果に対するn+層の薄層化の効果を表すグラフ、第５
図はn+層がｎ層の上部に形成されている従来の化合物半
導体装置の断面図である。 １……半絶縁性GaAs基板、２……ｐ層、３……n+層、５
……ｎ型ドープドオキサイド領域、６……ｎ型能動層、
７……サイドウォール、８……ｎ′層、９……ゲート電
極、11……オーミック電極。
Claims (1)
- 【請求項１】LDD構造のFETを有する化合物半導体装置で
あって、 逆メサ型開口部の両側壁に形成されたｎ型ドープドオキ
サイド領域、該開口部の底部に形成されたｎ型能動層、
および該ｎ型能動層の上部に該ｎ型能動層とは離れて形
成されたn+層を有し、ｎ型能動層の不純物濃度より高く
かつ該n+層の不純物濃度より低い不純物濃度のｎ′層
が、該ｎ型ドープドオキサイド領域から不純物を拡散さ
せることによって形成され、それによって該ｎ型能動層
と該n+型層が電気的に接続される、 化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147583A JP2642769B2 (ja) | 1990-06-05 | 1990-06-05 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147583A JP2642769B2 (ja) | 1990-06-05 | 1990-06-05 | 化合物半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0439940A JPH0439940A (ja) | 1992-02-10 |
| JP2642769B2 true JP2642769B2 (ja) | 1997-08-20 |
Family
ID=15433635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147583A Expired - Lifetime JP2642769B2 (ja) | 1990-06-05 | 1990-06-05 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642769B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120471A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | シヨツトキ障壁ゲ−ト電界効果トランジスタ |
| JPH01117367A (ja) * | 1987-10-30 | 1989-05-10 | Nec Corp | ショットキー・ゲート型電界効果トランジスタの製造方法 |
-
1990
- 1990-06-05 JP JP2147583A patent/JP2642769B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120471A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | シヨツトキ障壁ゲ−ト電界効果トランジスタ |
| JPH01117367A (ja) * | 1987-10-30 | 1989-05-10 | Nec Corp | ショットキー・ゲート型電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439940A (ja) | 1992-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7288470B2 (en) | Semiconductor device comprising buried channel region and method for manufacturing the same | |
| JP2826924B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| US5371024A (en) | Semiconductor device and process for manufacturing the same | |
| US5444282A (en) | Semiconductor device and a method of manufacturing thereof | |
| US7303965B2 (en) | MIS transistor and method for producing same | |
| US5093275A (en) | Method for forming hot-carrier suppressed sub-micron MISFET device | |
| JPH0629532A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPH09172173A (ja) | 半導体装置及びその製造方法 | |
| KR100344375B1 (ko) | 반도체 장치의 제조 방법 | |
| US20060211197A1 (en) | Mos transistor and method of manufacturing the same | |
| US6225663B1 (en) | Semiconductor device having SOI structure and method of fabricating the same | |
| JPS6344770A (ja) | 電界効果型トランジスタの製造方法 | |
| JPS63257231A (ja) | 半導体装置の製造方法 | |
| JP2642769B2 (ja) | 化合物半導体装置 | |
| JP2952570B2 (ja) | 半導体デバイスの製造方法 | |
| JPH09191106A (ja) | 半導体装置およびその製造方法 | |
| JPH11345963A (ja) | Ｍｏｓｆｅｔ半導体装置およびその製造方法 | |
| JPH11145457A (ja) | 縦型電界効果トランジスタ | |
| JPH02196434A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH07297275A (ja) | 半導体装置の製造方法 | |
| KR930006853B1 (ko) | 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법 | |
| JPS60198863A (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| JPH07120675B2 (ja) | 半導体装置製造方法 | |
| JPH0571191B2 (ja) | ||
| JPS641068B2 (ja) |